JP2000259413A

JP2000259413A - 演算装置

Info

Publication number: JP2000259413A
Application number: JP6277499A
Authority: JP
Inventors: Ryoko Fujita; 涼子藤田; Tomohiko Kanemitsu; 朋彦金光
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-03-10
Filing date: 1999-03-10
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】複数の演算器を用いてデータの並列処理を行
う演算装置において、不要な演算器を消費電力の少ない
非動作モードにし、消費電力を削減する。【解決手段】ＤＳＰチップ１２８は、チップ内部に動
作モードと動作モードより消費電力の小さい非動作モー
ドとを有する演算器１０１〜１０６と、演算器１０１〜
１０６の動作モードと非動作モードを切り替えるセレク
ター１０７〜１１２と、セレクター１０７〜１１２を制
御する切り替え信号生成回路１２７を備える。必要演算
器数情報１２９を切り替え信号生成回路１２７に入力
し、演算器１０１〜１０６のうち、不要な演算器が非動
作モードになるようにセレクター１０７〜１１２を制御
する。以上のようにして、不要な演算器を動作させない
ことで消費電力を削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の演算器を用い
てデータの並列処理を行う演算装置に関する。

【０００２】

【従来の技術】従来、複数の演算器を用いてデータの並
列処理を行う方法としてSIMD方式が提案されている。詳
細な説明は文献（馬場敬信著「コンピュータアーキテク
チャ」、第２７９項〜第２９５項、オーム社、平成６
年）等でなされているので、ここでは概略を説明する。

【０００３】SIMD方式の構成を図６に示す。６０１〜６
０６は演算器、６０７は演算器６０１〜６０６を制御す
る制御回路、６０８は演算器６０１〜６０６から構成さ
れるDSPコア、６０９〜６１４は入力データ、６１５〜
６２０は出力データ、６００はデータの並列処理を行う
DSPチップである。

【０００４】DSPチップ６００はDSPコア６０８と制御回
路６０７から構成される。制御回路６０７は演算器６０
１〜６０６を制御する制御信号を出力する。演算器６０
１、６０２、６０３、６０４、６０５、６０６はそれぞ
れ入力データ６０９、６１０、６１１、６１２、６１
３、６１４を入力し、出力データ６１５、６１６、６１
７、６１８、６１９、６２０を出力する。すなわち、DS
Pコア６０８は、入力データを並列に取り込み、制御回
路６０７から出力される制御信号に従って演算を行う。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来技術によれば、常に全ての演算器を動作させるこ
とになる。従って、不要な演算器がある場合、不要な電
力を消費していることになる。

【０００６】本発明は上記問題点を解決するためのもの
であり、必要な演算器のみ動作させ消費電力を削減する
ことを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載の演算装置は、演算を行なう
モードである第１のモードと、演算を行なわないモード
であって前記第１のモードより消費電力の小さい第２の
モードとを有する複数の演算手段と、前記複数の演算手
段のうちいくつを動作させるかを指示する情報を入力
し、動作させる演算手段は前記第１のモードで、動作さ
せない演算手段は前記第２のモードで動作させる制御手
段とを備えるものである。

【０００８】上記構成により、不要な演算器を消費電力
の小さい第２のモードで動作させることで、消費電力を
削減することができる。

【０００９】上記課題を解決するために、本発明の請求
項２記載の演算装置は、請求項１記載の演算装置におい
て、複数の演算手段のうちある定められた個数を常に第
２のモードで動作させるものである。

【００１０】上記構成により、初めから使わない演算手
段が判明している時は、その制御モードを制御手段から
の制御によらずに設定することで、制御手段の個数を削
減したり制御手段のファンアウト数を減少させることが
でき、請求項１記載の発明のよる効果に加えて、回路規
模を小さくしたり、消費電力をさらに削減することがで
きる。

【００１１】上記課題を解決するために、本発明の請求
項３記載の演算装置は、請求項１記載の演算装置におい
て、制御手段は、第１のモードで動作させる信号と第２
のモードで動作させる信号のうち一方を選択するモード
信号生成手段を演算手段毎に備えるものである。

【００１２】上記構成により、演算手段毎に動作モード
を決定することができる。

【００１３】上記課題を解決するために、本発明の請求
項４記載の演算装置は、請求項１記載の演算装置におい
て、制御手段は、第１のモードで動作させる信号と第２
のモードで動作させる信号のうち一方を選択するモード
信号生成手段をある個数の演算手段毎に備えるものであ
る。

【００１４】上記構成により、モード信号生成手段の数
を少なくすることにより、回路規模を小さくすることが
できる。

【００１５】上記課題を解決するために、本発明の請求
項５記載の演算装置は、請求項１記載の演算装置におい
て、制御手段は、外部から入力する信号によって複数の
演算手段のうちいくつを動作させるかを指示する情報を
生成する必要個数生成手段を備えるものである。

【００１６】上記構成により、外部からの入力信号によ
り、設計の自由度を高めることができる。

【００１７】上記課題を解決するために、本発明の請求
項６記載の演算装置は、請求項５記載の演算装置におい
て、必要個数生成手段は、水平同期信号と前記水平同期
信号をカウントするクロックを入力して複数の演算手段
のうちいくつを動作させるかを指示する情報を生成する
ものである。

【００１８】上記構成により、特に映像信号に対して消
費電力を削減することができる。

【００１９】上記課題を解決するために、本発明の請求
項７記載の演算装置は、請求項５または６記載の演算装
置において、必要個数生成手段は、入力したデータに対
応した格納データを出力する演算手段を備えるものであ
る。

【００２０】上記構成により、請求項５または６記載の
演算装置による効果に加えて、必要個数生成手段におけ
る必要個数の計算において、計算部を論理回路で構成す
るより、ＲＯＭのようなテーブルで構成した方が回路規
模が小さくなる場合に回路規模を小さくすることができ
る。

【００２１】上記課題を解決するために、本発明の請求
項８記載の演算装置は、請求項１ないし７記載の制御手
段は、複数の演算手段は、前記複数の演算手段の出力を
ある固定値にすることのできる出力処理手段を備えるも
のである。

【００２２】上記構成により、演算装置の後段にバッフ
ァーなどを設けた場合に、バッファーにおける消費電力
を削減することができる。

【００２３】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。

【００２４】（実施の形態１）図１に本発明の実施の形
態のブロック図を示す。図１において、１０１〜１０６
は制御信号電圧レベルが０の時動作しない、同じ制御信
号を基にデータ演算を行なう演算器、１２５は演算器１
０１〜１０６から構成されるＤＳＰコア、１０７〜１１
２はそれぞれ演算器１０１〜１０６を動作させるかさせ
ないかを切り換えるセレクター、１２６は演算器１０１
〜１０６を制御する制御回路、１１３〜１１８は入力デ
ータ、１１９〜１２４は出力データ、１２９は動作させ
る演算器数を指定する必要演算器数情報、１２７はセレ
クター１０７〜１１２を制御する切り替え信号生成回
路、１２８は複数のデータの並列演算を行なうＤＳＰチ
ップである。

【００２５】ＤＳＰチップ１２８は、DSPコア１２５
と、制御回路１２６と、切り替え信号生成回路１２７
と、セレクター１０７〜１１２から構成される。制御回
路１２６は、セレクター１０７〜１１２を介してそれぞ
れ演算器１０１〜１０６を制御する制御信号を出力す
る。切り替え信号生成回路１２７は必要演算器数情報１
２９を入力としセレクター１０７〜１１２を制御する。
セレクター１０７〜１１２は切り替え信号生成回路１２
７から１が供給されると、制御回路１２６の出力信号を
演算器１０１〜１０６に接続し、０が供給されると０を
演算器１０１〜１０６に供給する。セレクター１０７、
１０８、１０９、１１０、１１１、１１２はそれぞれ演
算器１０１、１０２、１０３、１０４、１０５、１０６
を動作させるかさせないかを切り替える。演算器１０
１、１０２、１０３、１０４、１０５、１０６はそれぞ
れ入力データ１１３、１１４、１１５、１１６、１１
７、１１８を入力とし、出力データ１１９、１２０、１
２１、１２２、１２３、１２４を出力とする。すなわ
ち、DSPコア１２５では入力データを並列に取り込み演
算を行う。

【００２６】まず、入力データが6個の場合の動作を説
明する。

【００２７】DSPチップ１２８に入力される入力１１３
〜１１８はそれぞれ１つの演算器で処理され、そのデー
タの個数は既知であるとする。

【００２８】DSPチップ１２８の電源をONまたはリセッ
ト信号が入力され入力データが取り込まれる前に必要演
算器数情報１２９が切り替え信号生成回路１２７に入力
される。入力データ数が６個の場合、必要演算器数情報
１２９は６である。

【００２９】次に、切り替え信号生成回路１２７は、必
要演算器数情報１２９をデコードする。必要演算器数情
報１２９が６なので、演算器１０１〜１０６の全てが動
作しなければならない。したがって切り替え信号生成回
路１２７はセレクター１０７〜１１２に１を供給す
る。切り替え信号生成回路１２７からセレクター１０７
〜１１２を制御する信号が出力されると、入力データ１
１３〜１１８が演算器１０１〜１０６に入力され、制御
回路１２６から制御信号が出力される。制御回路１２６
から出力される制御信号はセレクター１０７〜１１２を
介して演算器１０１〜１０６に供給される。演算器１０
１〜１０６において制御回路１２６からの信号によって
所望の演算が行われ出力データ１１９〜１２４を出力す
る。

【００３０】次に入力データ数が3個の場合を説明す
る。

【００３１】入力データ数が３個の場合必要演算器数情
報１２９は３である。入力データ数が６個の場合と同様
にDSPチップ１２８の電源がONまたはリセット信号が入
力され入力データが取り込まれる前に、必要演算器数情
報１２９が切り替え信号生成回路１２７に入力される。
切り替え信号生成回路１２７は必要演算器数情報１２９
をデコードする。必要演算器数情報が３なので、演算器
は１０１〜１０３の3個だけが動作すればよい。したが
って切り替え信号生成回路１２７はセレクター１０７、
１０８、１０９には１を、セレクター１１０、１１１、
１１２には０を供給する。切り替え信号生成回路１２７
からセレクター１０７〜１１２を制御する信号が出力さ
れると、入力データ１１３〜１１５が演算器１０１〜１
０３に入力され、制御回路１２６から制御信号が出力さ
れる。制御回路１２６から出力される制御信号はセレク
ター１０７〜１０９を介して演算器１０１〜１０３に供
給される。演算器１０１〜１０３は制御回路から供給さ
れた制御信号によって所望の演算を行い出力データ１１
９〜１２１を出力する。演算器１０４〜１０６は制御信
号電圧レベルが０であるため動作しない。

【００３２】以上のように本実施の形態によれば、必要
演算器数情報１２９として必要な演算器数をあらかじめ
指定することにより、不必要な演算器の動作がなくなり
消費電力を削減できる。

【００３３】本実施の形態の応用例として映像信号処理
が考えられる。映像信号の1画素が各入力データに対応
させる。リアルタイム処理を行うために1水平走査期間
中に演算を行う処理形式とする。映像信号の場合、映像
信号のフォーマットによって1水平走査期間中の画素数
は決まっている。したがって、入力する映像フォーマッ
トによって必要な演算器数はあらかじめ分かっているの
で、映像ソース毎に必要な演算器数を指定することによ
り不要な演算器の動作させないことができる。なお、本
実施の形態ではＤＳＰコア１０５を構成する演算器数を
６個としたが、任意の演算器数でよい。また、セレクタ
ー数は動作させるかさせないかを切り替えたい演算器数
と同じでよい。すなわち、演算器数とセレクター数は同
一でなくてもよい。また演算器の制御信号はクロックの
場合も考えられる。

【００３４】（実施の形態２）図２に本発明の他の実施
の形態のフ゛ロック図を示す。図２において２０１は演算器
１０１、１０２、１０３、１０４を動作させるかさせな
いかを切り替えるセレクター、２０２は演算器１０５、
１０６を動作させるかさせないかを切り替えるセレクタ
ー、２０３は複数のデータの並列処理を行うDSPチップ
である。図１と同一の機能部分には同じ符号を付してあ
る。

【００３５】DSPチップ２０３はDSPコア１２５、制御回
路１２６、切り替え信号生成回路１２７と、セレクター
２０１と、セレクター２０２から構成される。セレクタ
ー２０１、２０２は切り替え信号生成回路１２７から１
が供給されると、制御回路１２６から出力される制御信
号を演算器１０１〜１０４、１０５〜１０６にそれぞれ
接続し、０が供給されると０を演算器１０１〜１０４、
１０５〜１０６にそれぞれ供給する。

【００３６】まず、入力データ数が６個の場合の動作を
説明する。入力データ１１３〜１１８は実施の形態１と
同様である。

【００３７】DSPチップ２０３の電源をONまたはリセッ
ト信号が入力され入力データが取り込まれる前に必要演
算器数情報１２９が切り替え信号生成回路に入力され
る。入力データ数が６個なので、必要演算器数情報は６
である。切り替え信号生成回路１２７は必要演算器数情
報１２９をデコードする。必要演算器数情報１２９が６
なので演算器１０１〜１０６の全てが動作しなければな
らない。したがって切り替え信号生成回路１２７はセレ
クター２０１、２０２に１を供給する。

【００３８】切り替え信号生成回路１２７からセレクタ
ー２０１、２０２を制御する信号が出力されると、入力
データ１１３〜１１８が演算器１０１〜１０６に入力さ
れ、制御回路から制御信号が出力される。制御回路１２
６から出力される制御信号はセレクター２０１、２０２
を介して演算器１０１〜１０６に供給される。演算器１
０１〜１０６において制御回路１２６から供給された制
御信号によって所望の演算が行われ出力データ１１９〜
１２４を出力する。

【００３９】次に、入力データ数が３個の場合を説明す
る。

【００４０】入力データ数が３個の場合、必要演算器数
情報１２９は３である。入力データ数が６個の場合と同
様にDSPチップ２０３の電源がONまたはリセット信号が
入力されると入力データが取り込まれる前に必要演算器
数情報１２９が切り替え信号生成回路１２７に入力され
る。切り替え信号生成回路１２７は必要演算器数情報１
２９をデコードする。必要演算器数情報１２９が３であ
るので演算器１０１、１０２、１０３は動作しなければ
ならない。したがって切り替え信号生成回路１２７は、
セレクター２０１には１を、セレクター２０２には０を
供給する。切り替え信号生成回路１２７からセレクター
２０１、２０２を制御する信号が出力されると、入力デ
ータ１１３〜１１５が演算器１０１〜１０３に入力さ
れ、制御回路１２６は制御信号を出力する。制御回路１
２６から出力される制御信号はセレクター２０１を介し
て演算器１０１〜１０４に供給される。演算器１０１〜
１０４は制御回路１２６から供給される制御信号によっ
て所望の演算を行い出力データ１１９〜１２１を出力す
る。演算器１０５、１０６は制御信号電圧レベルが０で
あるため動作しない。

【００４１】以上のように本実施形態によれば、１つの
セレクターで複数の演算器を制御することにより、少な
いセレクター数で不要な演算器の動作を抑えることがで
き、消費電力を削減できる。

【００４２】本実の施形態の入力データとして映像信号
が考えられる。映像信号の1画素が１つの入力データに
対応する。入力される映像ソースの種類が決まっている
場合、映像ソース毎の画素数を基に、１つのセレクター
で制御する演算器数を定めれば、少ないセレクター数で
不要な演算器を動作させないことができる。

【００４３】なお、本実施の形態では、ＤＳＰコアを６
個の演算器で構成しているが、任意の個数でよい。また
本実施形態では1個のセレクタで制御する演算器の個数
は任意の個数でよい。

【００４４】（実施の形態３）図３に本発明の他の実施
の形態のブロック図を示す。図３において３０２は必要
な演算器数を導くことのできる入力データ情報、３０１
は切り替え情報３０２から必要な演算器数を求める演算
器数信号生成回路で、３０３は複数のデータの並列処理
を行うDSPチップである。図1と同一の機能部分には同じ
符号を付してある。

【００４５】ＤＳＰチップ３０３は演算器数信号生成回
路３０１と、切り替え信号生成回路１２７と、制御回路
１２６と、DSPコア１２５と、セレクター１０７〜１１
２から構成される。セレクター制御変換回路３０１は切
り替え情報３０２を入力し、切り替え信号生成回路に必
要な演算器数を供給する。演算器数信号生成回路は、ク
ロックと水平同期信号を入力とし、1水平期間のクロッ
ク数をカウントし必要演算器数情報を出力するとする。

【００４６】以上のように構成された本実施形態の例に
ついて、以下、その動作を説明する。

【００４７】入力データは映像信号とする。DSPチップ
３０３の電源をONまたはリセット信号が入力される入力
データが取り込まれる前に、入力データ情報として、水
平同期信号とクロックが入力される。演算器数信号生成
回路３０１で水平同期信号の周期を数え、必要な演算器
数を求める。例えば1水平走査期間が５クロックであっ
た場合、演算器数信号生成回路から必要な演算器数とし
て５が出力される。切り替え信号生成回路１２７は、演
算器数信号生成回路３０１から必要演算器数情報１２９
と等価な信号が供給される。以降の動作は実施の形態１
と同様である。

【００４８】以上のような本実施形態によれば、ユーザ
ーが必要な演算器数を計算し設定を行わなくても、不必
要な演算器の動作を減らすことができ、消費電力を削減
できる。

【００４９】なお、演算器数信号生成回路の構成例はＲ
ＯＭテーブルを用い、切り替え情報として識別情報を入
力し識別情報に対応した格納データを読み出すことによ
り必要な演算器数を出力してもよい。なお、ＲＯＭテー
ブルはＲＡＭテーブルを用い、ユーザーが演算器数生成
アルゴリズムを自由に設定できるようにしてもよい。

【００５０】（実施の形態４）図４に本発明の他の実施
の形態のブロック図を示す。図中４０１〜４０４は演算
器１０１〜１０４が動作していない場合、出力データを
マスクするセレクター、４０５は演算器１０１〜１０
４、セレクター４０１〜４０４から構成されるDSPコ
ア、４０６はデータの並列演算を行うDSPチップであ
る。図1と同一の機能部分には同じ符号を付してある。

【００５１】DSPチップ４０６はDSPコア４０５、セレク
ター１０７〜１１０、制御回路１２６、切り替え信号生
成回路１２７から構成される。セレクター４０１、４０
２、４０３、４０４はそれぞれセレクター１０７、１０
８、１０９、１１０を制御する信号と同じ信号で制御さ
れる。セレクター４０１〜４０４は切り替え信号生成回
路１２７から１が供給されると演算器１０１〜１０４の
出力を選択し、０が供給されると０を選択する。

【００５２】入力データ数が３個の場合の動作を説明す
る。DSPチップ４０６の電源をONまたはリセット信号が
入力され入力データが取り込まれる前に、必要演算器数
情報１２９が切り替え信号生成回路１２７に入力され
る。入力データ数が３個なので、必要演算器数情報１２
９は３である。切り替え信号生成回路１２７において必
要演算器数情報１２９をデコードする。必要演算器数情
報１２９が３なので演算器１０１、１０２、１０３の３
個が動作すればよい。したがって切り替え信号生成回路
１２７はセレクター１０７〜１０９、４０１〜４０３に
は１を、セレクター１１０、４０４には０を供給する。
切り替え信号生成回路１２７からセレクター１０７〜１
１０、４０１〜４０４を制御する信号が出力されると、
入力データ１１３〜１１５が演算器１０１〜１０３に入
力され、制御回路１２６から制御信号が出力される。制
御回路から出力された制御信号はセレクター１０７〜１
０９を介して演算器１０１〜１０２に供給される。演算
器１０１〜１０３は制御回路１２６からの制御信号によ
って所望の演算を行い、セレクター４０１〜４０３を介
して出力データ１１９〜１２１を出力する。演算器１０
４は制御信号電圧レベルが０であるため動作せず、セレ
クター４０４を介して０が出力データ１２２として出力
される。

【００５３】以上の本実施形態によれば、不要な演算器
からの出力データをマスクすることができ、使用してい
ない演算器から固定値を出力することができる。

【００５４】例えば、入力データとして映像信号が考え
られる。映像信号の1画素が１つの入力データに対応す
る。1水平走査期間中の有効画素数が必要演算器数に対
応する。有効画素部分以外は動作させない演算器に対応
する。動作させない演算器から固定値を出力させること
により、有効画素以外の部分にマスク信号を入力するこ
とができる。

【００５５】なお、本実施形態ではDSPコアを4個の演算
器で構成しているが、任意の個数でよい。また、本実施
形態では使用していない演算器から０が出力されるが、
任意の固定値でよい。

【００５６】

【発明の効果】上記課題を解決するために、本発明の演
算装置により、不要な演算器を消費電力の小さい第２の
モードで動作させることで、消費電力を削減することが
できるという効果がある。

【図面の簡単な説明】

【図１】実施の形態１に係わる演算装置の構成図

【図２】実施の形態２に係わる演算装置の構成図

【図３】実施の形態３に係わる演算装置の構成図

【図４】実施の形態４に係わる演算装置の構成図

【図５】従来例に係わる演算装置の構成図

【符号の説明】

１０１〜１０６演算器１０７〜１１２セレクター１１３〜１１８入力データ１１９〜１２４出力データ１２５ＤＳＰコア１２６制御回路１２７切り替え信号生成回路１２８ＤＳＰチップ１２９必要演算器数情報

Claims

【特許請求の範囲】

【請求項１】演算を行なうモードである第１のモード
と、演算を行なわないモードであって前記第１のモード
より消費電力の小さい第２のモードとを有する複数の演
算手段と、前記複数の演算手段のうちいくつを動作させるかを指示
する情報を入力し、動作させる演算手段は前記第１のモ
ードで、動作させない演算手段は前記第２のモードで動
作させる制御手段とを備える演算装置。
【請求項２】請求項１記載の演算装置において、複数
の演算手段のうちある定められた個数を常に第２のモー
ドで動作させることを特徴とする演算装置。
【請求項３】請求項１記載の演算装置において、制御
手段は、第１のモードで動作させる信号と第２のモード
で動作させる信号のうち一方を選択するモード信号生成
手段を演算手段毎に有することを特徴とする演算装置。
【請求項４】請求項１記載の演算装置において、制御
手段は、第１のモードで動作させる信号と第２のモード
で動作させる信号のうち一方を選択するモード信号生成
手段をある個数の演算手段毎に備えることを特徴とする
演算装置。
【請求項５】請求項１記載の演算装置において、制御
手段は、外部から入力する信号によって複数の演算手段
のうちいくつを動作させるかを指示する情報を生成する
必要個数生成手段を有することを特徴とする演算装置。
【請求項６】請求項５記載の演算装置において、必要
個数生成手段は、水平同期信号と前記水平同期信号をカ
ウントするクロックを入力して複数の演算手段のうちい
くつを動作させるかを指示する情報を生成することを特
徴とする演算装置。
【請求項７】請求項５または６記載の演算装置におい
て、必要個数生成手段は、入力したデータに対応した格
納データを出力する演算手段を備えることを特徴とする
演算装置。
【請求項８】請求項１ないし７記載の演算装置におい
て、制御手段は、複数の演算手段は、前記複数の演算手
段の出力をある固定値にすることのできる出力処理手段
を備えることを特徴とする演算装置。