JPH1124928A - データ処理回路及び方法 - Google Patents
データ処理回路及び方法Info
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- JPH1124928A JPH1124928A JP10061177A JP6117798A JPH1124928A JP H1124928 A JPH1124928 A JP H1124928A JP 10061177 A JP10061177 A JP 10061177A JP 6117798 A JP6117798 A JP 6117798A JP H1124928 A JPH1124928 A JP H1124928A
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- 238000012545 processing Methods 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 title claims description 19
- 230000004044 response Effects 0.000 claims abstract description 13
- 238000003672 processing method Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 3
- 238000010606 normalization Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 238000009738 saturating Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
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-
- G—PHYSICS
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- G—PHYSICS
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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-
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Abstract
(57)【要約】 （修正有）
【課題】 クロック信号を受信しながらデコードされた
命令に応答して動作する複数の要素を有するデータ処理
回路を提供する。 【解決手段】 データ処理回路201 は、クロック信号を
受信しながらデコードされた命令に応答して動作する要
素315,310 を有する。命令形式が識別され、そして上記
要素の少なくとも１つへのクロック信号は、その識別さ
れた命令形式の実行のために要素が必要とされるかどう
かに基づいてイネーブル又はディスエイブルされる。
命令に応答して動作する複数の要素を有するデータ処理
回路を提供する。 【解決手段】 データ処理回路201 は、クロック信号を
受信しながらデコードされた命令に応答して動作する要
素315,310 を有する。命令形式が識別され、そして上記
要素の少なくとも１つへのクロック信号は、その識別さ
れた命令形式の実行のために要素が必要とされるかどう
かに基づいてイネーブル又はディスエイブルされる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号を受
信しながらコード化命令に応答して動作する複数の要素
を備えたデータ処理回路に係る。
信しながらコード化命令に応答して動作する複数の要素
を備えたデータ処理回路に係る。
【０００２】
【従来の技術】クロック信号を受信しながらデコードさ
れた命令に応答して要素が動作するようなデータ処理環
境が知られている。クロック信号は、クオツ発振器又は
同様のものによってしばしば発生され、そしてこれら信
号は、要素内で実行される動作の共通の基準を与えるた
めに回路全体に分布される。装置の全処理速度は、クロ
ックの周波数を上昇することにより増加できるが、ある
上限に到達して、これを越えると、満足な動作を行うこ
とができない。更に、回路内の要素のクロック動作は、
電力を消費し、これは、バッテリにより給電されるもの
のような限定された電源により駆動される装置を考慮す
るときには重要なファクタとなる。
れた命令に応答して要素が動作するようなデータ処理環
境が知られている。クロック信号は、クオツ発振器又は
同様のものによってしばしば発生され、そしてこれら信
号は、要素内で実行される動作の共通の基準を与えるた
めに回路全体に分布される。装置の全処理速度は、クロ
ックの周波数を上昇することにより増加できるが、ある
上限に到達して、これを越えると、満足な動作を行うこ
とができない。更に、回路内の要素のクロック動作は、
電力を消費し、これは、バッテリにより給電されるもの
のような限定された電源により駆動される装置を考慮す
るときには重要なファクタとなる。
【０００３】
【発明が解決しようとする課題】消費電力の減少に向け
られた既知の解決策は、回路内の処理が必要とされない
ときにクロックの動作を効果的に停止することである。
チップは、アイドルモードに入ると言われ、そして回路
をその動作モードの１つ、即ちそのアクティブな電力消
費モード又はその電力消費減少型アイドルモードに選択
的に入れるために付加的な要素が必要とされる。この解
決策に伴う問題は、クロックの停止により回路が完全に
遮断され、それ故、クロックが実際に停止される周期が
制限されると共に、遮断の周期を選択するときに行わね
ばならない付加的な測定により電力節約が相殺されるこ
とである。
られた既知の解決策は、回路内の処理が必要とされない
ときにクロックの動作を効果的に停止することである。
チップは、アイドルモードに入ると言われ、そして回路
をその動作モードの１つ、即ちそのアクティブな電力消
費モード又はその電力消費減少型アイドルモードに選択
的に入れるために付加的な要素が必要とされる。この解
決策に伴う問題は、クロックの停止により回路が完全に
遮断され、それ故、クロックが実際に停止される周期が
制限されると共に、遮断の周期を選択するときに行わね
ばならない付加的な測定により電力節約が相殺されるこ
とである。
【０００４】
【課題を解決するための手段】本発明の第１の特徴によ
れば、クロック信号を受信しながらデコードされた命令
に応答して動作する複数の要素を備えたデータ処理回路
において、命令形式を識別する手段と、上記命令形式の
実行のために上記要素が必要とされるかどうかに基づい
て上記要素の少なくとも１つへのクロック信号をイネー
ブル又はディスエイブルする手段とを備えたデータ処理
回路が提供される。
れば、クロック信号を受信しながらデコードされた命令
に応答して動作する複数の要素を備えたデータ処理回路
において、命令形式を識別する手段と、上記命令形式の
実行のために上記要素が必要とされるかどうかに基づい
て上記要素の少なくとも１つへのクロック信号をイネー
ブル又はディスエイブルする手段とを備えたデータ処理
回路が提供される。
【０００５】本発明の第２の特徴によれば、クロック信
号を受信しながらデコードされた命令に応答して動作す
る複数の要素を備えたデータ処理回路において、命令形
式を識別する手段と、上記命令形式の実行のために上記
要素が必要とされるかどうかに基づいて上記要素の少な
くとも１つをイネーブル又はディスエイブルする手段と
を備えたデータ処理回路が提供される。
号を受信しながらデコードされた命令に応答して動作す
る複数の要素を備えたデータ処理回路において、命令形
式を識別する手段と、上記命令形式の実行のために上記
要素が必要とされるかどうかに基づいて上記要素の少な
くとも１つをイネーブル又はディスエイブルする手段と
を備えたデータ処理回路が提供される。
【０００６】好ましい実施形態においては、上記要素
は、データ処理ユニット及びデータアドレス発生ユニッ
トを備え、そして上記データ処理ユニットは、協働する
マルチプレクス回路を伴う２つ以上のマプチプライヤ及
び２つ以上の演算ユニットを備えている。好ましくは、
命令形式を識別する上記手段は、命令形式デコーダを有
する命令デコードユニットであり、その命令形式デコー
ダは、クロック信号をゲート動作するように構成され
る。好ましくは、ゲート動作を受けたクロック信号及び
入力された命令は、複数の命令デコーダに供給される。
任意であるが、命令形式デコーダは、各命令形式に対し
命令デコーダをイネーブル又はディスエイブルするよう
に構成され、そして命令デコーダは、クロック信号をク
ロック動作するように構成される。
は、データ処理ユニット及びデータアドレス発生ユニッ
トを備え、そして上記データ処理ユニットは、協働する
マルチプレクス回路を伴う２つ以上のマプチプライヤ及
び２つ以上の演算ユニットを備えている。好ましくは、
命令形式を識別する上記手段は、命令形式デコーダを有
する命令デコードユニットであり、その命令形式デコー
ダは、クロック信号をゲート動作するように構成され
る。好ましくは、ゲート動作を受けたクロック信号及び
入力された命令は、複数の命令デコーダに供給される。
任意であるが、命令形式デコーダは、各命令形式に対し
命令デコーダをイネーブル又はディスエイブルするよう
に構成され、そして命令デコーダは、クロック信号をク
ロック動作するように構成される。
【０００７】本発明の第３の特徴によれば、データ処理
回路内の複数の要素がクロック信号を受信しながらデコ
ードされた命令に応答して動作するデータ処理方法にお
いて、命令形式を識別し、そして上記命令形式の実行の
ために上記要素が必要とされるかどうかに基づいて上記
要素の少なくとも１つへのクロック信号をイネーブル又
はディスエイブルするという段階を備えた方法が提供さ
れる。
回路内の複数の要素がクロック信号を受信しながらデコ
ードされた命令に応答して動作するデータ処理方法にお
いて、命令形式を識別し、そして上記命令形式の実行の
ために上記要素が必要とされるかどうかに基づいて上記
要素の少なくとも１つへのクロック信号をイネーブル又
はディスエイブルするという段階を備えた方法が提供さ
れる。
【０００８】本発明の第４の特徴によれば、データ処理
回路内の複数の要素がクロック信号を受信しながらデコ
ードされた命令に応答して動作するデータ処理方法にお
いて、命令形式を識別し、そして上記命令形式の実行の
ために上記要素が必要とされるかどうかに基づいて上記
要素の少なくとも１つをイネーブル又はディスエイブル
するという段階を備えた方法が提供される。
回路内の複数の要素がクロック信号を受信しながらデコ
ードされた命令に応答して動作するデータ処理方法にお
いて、命令形式を識別し、そして上記命令形式の実行の
ために上記要素が必要とされるかどうかに基づいて上記
要素の少なくとも１つをイネーブル又はディスエイブル
するという段階を備えた方法が提供される。
【０００９】
【発明の実施の形態】以下、添付図面を参照して、本発
明を一例として詳細に説明する。本発明は、特に、消費
電力を最小にすべきシステムに多数の用途を有する。こ
のような環境の一例として、本発明は、移動電話につい
て説明するが、他の多数の用途にも関連することを理解
されたい。
明を一例として詳細に説明する。本発明は、特に、消費
電力を最小にすべきシステムに多数の用途を有する。こ
のような環境の一例として、本発明は、移動電話につい
て説明するが、他の多数の用途にも関連することを理解
されたい。
【００１０】ＧＳＭ推奨勧告に基づいてデジタルで動作
するように構成された移動電話が図１に示されている。
この電話は、スピーチの発音を受け取るように構成され
たマイクロホン１０１と、その受け取った音声信号をオ
ペレータの耳に送るように構成されたスピーカ１０２と
の組合せを備えている。この電話は、手で操作できるボ
タン１０３と、可視ディスプレイ１０４とを備えてい
る。
するように構成された移動電話が図１に示されている。
この電話は、スピーチの発音を受け取るように構成され
たマイクロホン１０１と、その受け取った音声信号をオ
ペレータの耳に送るように構成されたスピーカ１０２と
の組合せを備えている。この電話は、手で操作できるボ
タン１０３と、可視ディスプレイ１０４とを備えてい
る。
【００１１】図１に示された移動電話は、図２に示すよ
うなデジタルデータ処理回路２０１を備えている。この
処理回路は、アナログ／デジタルコンバータ２０２から
デジタル入力信号を受け取り、そしてこのコンバータ
は、マイクロホン１０１からアナログスピーチ信号を受
け取る。データ処理回路２０１内において、アナログ／
デジタルコンバータ２０２からのデジタル信号は、スピ
ーチエンコードサブシステム２０３に送られ、これは、
エンコードされたスピーチをチャンネルコード化及び冗
長サブシステム２０４へ送る。スピーカ１０２は、デジ
タル処理回路２０１からデジタル／アナログコンバータ
２０５を経て送られる出力を受け取る。無線アンテナ２
０６は、送信器２０７から送信信号を受け取り、そして
この送信器は、チャンネルコード化サブシステム２０４
からの出力を受け取るように構成される。アンテナ２０
６は、受信回路２０８とで共用され、この受信回路は、
データ処理回路２０１内のチャンネル再構成及びデコー
ドサブシステム２０９へ入力信号を供給する。サブシス
テム２０９からの出力は、スピーチデコードサブシステ
ム２１０へ送られ、このサブシステムは、次いで、デジ
タル／アナログコンバータ２０５へデジタルスピーチ信
号を供給する。
うなデジタルデータ処理回路２０１を備えている。この
処理回路は、アナログ／デジタルコンバータ２０２から
デジタル入力信号を受け取り、そしてこのコンバータ
は、マイクロホン１０１からアナログスピーチ信号を受
け取る。データ処理回路２０１内において、アナログ／
デジタルコンバータ２０２からのデジタル信号は、スピ
ーチエンコードサブシステム２０３に送られ、これは、
エンコードされたスピーチをチャンネルコード化及び冗
長サブシステム２０４へ送る。スピーカ１０２は、デジ
タル処理回路２０１からデジタル／アナログコンバータ
２０５を経て送られる出力を受け取る。無線アンテナ２
０６は、送信器２０７から送信信号を受け取り、そして
この送信器は、チャンネルコード化サブシステム２０４
からの出力を受け取るように構成される。アンテナ２０
６は、受信回路２０８とで共用され、この受信回路は、
データ処理回路２０１内のチャンネル再構成及びデコー
ドサブシステム２０９へ入力信号を供給する。サブシス
テム２０９からの出力は、スピーチデコードサブシステ
ム２１０へ送られ、このサブシステムは、次いで、デジ
タル／アナログコンバータ２０５へデジタルスピーチ信
号を供給する。
【００１２】データ処理回路２０１は、プロセス２０
３、２０４、２０９及び２１０をマルチプレクスするこ
とのできるプログラム可能なデバイスとして実施され
る。処理回路２０１のハードウェア実施形態が図３に示
されており、プログラムメモリ３０１及びデータメモリ
３０２を備えている。処理回路２０１は、事象駆動式で
あり、即ち、保留となる割り込みがないときには回路が
アイドルモードに入れられる。割り込み信号は、割り込
みライン３０４により割り込みハンドラー３０３に送ら
れる。割り込みを受け取ると、割り込みハンドラーは、
ライン３０５を経て位相固定ループ回路３０６へイネー
ブル信号を供給する。この位相固定ループ回路は、ライ
ン３０７を経てシステムクロックからクロック信号を受
け取り、そしてライン３０９を経てクロック発生器３０
８へ高周波クロック信号を供給するように構成される。
３、２０４、２０９及び２１０をマルチプレクスするこ
とのできるプログラム可能なデバイスとして実施され
る。処理回路２０１のハードウェア実施形態が図３に示
されており、プログラムメモリ３０１及びデータメモリ
３０２を備えている。処理回路２０１は、事象駆動式で
あり、即ち、保留となる割り込みがないときには回路が
アイドルモードに入れられる。割り込み信号は、割り込
みライン３０４により割り込みハンドラー３０３に送ら
れる。割り込みを受け取ると、割り込みハンドラーは、
ライン３０５を経て位相固定ループ回路３０６へイネー
ブル信号を供給する。この位相固定ループ回路は、ライ
ン３０７を経てシステムクロックからクロック信号を受
け取り、そしてライン３０９を経てクロック発生器３０
８へ高周波クロック信号を供給するように構成される。
【００１３】従来のシステムにおいては、クロック発生
器３０８は、回路内の実質上全てのアクティブな要素に
クロック信号を供給するように構成される。しかしなが
ら、本発明によれば、命令デコードユニット３２０が、
ライン３１９を経てクロック発生器３０８にクロックイ
ネーブル信号を与える。これは、システム内のアクティ
ブな要素へのクロック信号の供給を制御する。
器３０８は、回路内の実質上全てのアクティブな要素に
クロック信号を供給するように構成される。しかしなが
ら、本発明によれば、命令デコードユニット３２０が、
ライン３１９を経てクロック発生器３０８にクロックイ
ネーブル信号を与える。これは、システム内のアクティ
ブな要素へのクロック信号の供給を制御する。
【００１４】又、割り込みハンドラー回路３０３は、ラ
イン３０９を経て割り込みフェッチユニット３１２にも
割り込み信号を供給し、この割り込みフェッチユニット
は、次いで、アドレスバス３１３を経てプログラムメモ
リ３０１へアドレスを発生する。これによりプログラム
メモリから読み取られる命令は、命令バス３１４を経て
命令デコードユニット３２０へ戻される。命令デコード
ユニット３２０は、プログラムメモリ３０１から読み取
られた命令をデコードし、そしてデータ処理ユニット３
１５、データアドレス発生ユニット３１６、及び他のユ
ニットへ適当な制御信号を供給する。データアドレス発
生ユニット３１６は、アドレスバス３１７を経てデータ
メモリ３０２をアドレスし、このデータメモリ３０２
と、データ処理ユニット３１５又はデータアドレス発生
ユニット３１６との間の通信がデータバス３１８を経て
生じる。
イン３０９を経て割り込みフェッチユニット３１２にも
割り込み信号を供給し、この割り込みフェッチユニット
は、次いで、アドレスバス３１３を経てプログラムメモ
リ３０１へアドレスを発生する。これによりプログラム
メモリから読み取られる命令は、命令バス３１４を経て
命令デコードユニット３２０へ戻される。命令デコード
ユニット３２０は、プログラムメモリ３０１から読み取
られた命令をデコードし、そしてデータ処理ユニット３
１５、データアドレス発生ユニット３１６、及び他のユ
ニットへ適当な制御信号を供給する。データアドレス発
生ユニット３１６は、アドレスバス３１７を経てデータ
メモリ３０２をアドレスし、このデータメモリ３０２
と、データ処理ユニット３１５又はデータアドレス発生
ユニット３１６との間の通信がデータバス３１８を経て
生じる。
【００１５】命令デコード及びクロック発生ユニット３
１０が図４に詳細に示されており、プログラムメモリ３
０１から命令バス３１４を経て受け取った命令は、命令
レジスタ４０１及び命令形式デコーダ４０２へ送られ
る。命令レジスタ４０１は、エンコードされた命令によ
り、適当な制御信号が他の必要な成分と共にデータ処理
ユニット３１５に送られるように、命令デコード動作を
開始する。
１０が図４に詳細に示されており、プログラムメモリ３
０１から命令バス３１４を経て受け取った命令は、命令
レジスタ４０１及び命令形式デコーダ４０２へ送られ
る。命令レジスタ４０１は、エンコードされた命令によ
り、適当な制御信号が他の必要な成分と共にデータ処理
ユニット３１５に送られるように、命令デコード動作を
開始する。
【００１６】又、命令デコード及びクロック発生ユニッ
ト３１０は、命令形式のための複数のデコーダ４０３、
４０４、４０５及び４０６を備えている。命令形式デコ
ーダ４０２からの出力は、命令形式レジスタ４０７へ送
られ、これにより、命令レジスタ４０１により導入され
る遅延に等しくする。命令形式レジスタ４０７は、クロ
ック発生器３０８によりライン３１１に発生されたクロ
ック信号も受け取り、このクロック信号は、命令レジス
タ４０１及び命令形式のためのデコーダ４０３ないし４
０６の各々にも送られる。同様に、命令形式レジスタ４
０７からの出力と、命令レジスタ４０１からの出力は、
命令形式のためのデコーダ４０３ないし４０６の各々に
送られる。
ト３１０は、命令形式のための複数のデコーダ４０３、
４０４、４０５及び４０６を備えている。命令形式デコ
ーダ４０２からの出力は、命令形式レジスタ４０７へ送
られ、これにより、命令レジスタ４０１により導入され
る遅延に等しくする。命令形式レジスタ４０７は、クロ
ック発生器３０８によりライン３１１に発生されたクロ
ック信号も受け取り、このクロック信号は、命令レジス
タ４０１及び命令形式のためのデコーダ４０３ないし４
０６の各々にも送られる。同様に、命令形式レジスタ４
０７からの出力と、命令レジスタ４０１からの出力は、
命令形式のためのデコーダ４０３ないし４０６の各々に
送られる。
【００１７】命令形式のためのデコーダ４０３ないし４
０６の各々は、データ処理回路の各部分へクロック信号
及び制御信号を搬送するように構成される。従って、命
令デコード及びクロック発生ユニット３１０は、制御信
号を分配するのに加えて、クロック信号を分配する役目
も果たす。更に、これらクロック信号は、特定の命令に
対して回路の当該部分のみにクロック信号が送られるよ
うにゲートを通され、特定の命令を実施する必要のない
回路の部分は、アクティブでなく、それ故、不必要に電
力を消費しないようにされる。
０６の各々は、データ処理回路の各部分へクロック信号
及び制御信号を搬送するように構成される。従って、命
令デコード及びクロック発生ユニット３１０は、制御信
号を分配するのに加えて、クロック信号を分配する役目
も果たす。更に、これらクロック信号は、特定の命令に
対して回路の当該部分のみにクロック信号が送られるよ
うにゲートを通され、特定の命令を実施する必要のない
回路の部分は、アクティブでなく、それ故、不必要に電
力を消費しないようにされる。
【００１８】命令形式デコーダ４０３が図５に詳細に示
されている。このデコーダは、マルチプレクサ５０１
と、デコーダ５０２と、クロックスイッチ５０３とを含
む。命令形式レジスタ４０７からの出力は、マルチビッ
トバスを含み、このバスからの１つのラインがデコーダ
４０３ないし４０６の各々に送られ、特定のデコーダを
イネーブルすべきであることを指示する。従って、イネ
ーブル信号は、マルチプレクサ５０１に送られ、このマ
ルチプレクサは、これがイネーブルされると、命令レジ
スタ４０１からのデータをデコーダ５０２に搬送するこ
とができる。或いは又、マルチプレクサ５０１が命令形
式レジスタ４０７からのイネーブル信号を受け取らない
場合には、「ノー・オペレーション」信号がデコーダ５
０２へ搬送されて、当該クロックサイクル中に動作を遂
行するのに回路のこの部分が必要とされないことを指示
する。
されている。このデコーダは、マルチプレクサ５０１
と、デコーダ５０２と、クロックスイッチ５０３とを含
む。命令形式レジスタ４０７からの出力は、マルチビッ
トバスを含み、このバスからの１つのラインがデコーダ
４０３ないし４０６の各々に送られ、特定のデコーダを
イネーブルすべきであることを指示する。従って、イネ
ーブル信号は、マルチプレクサ５０１に送られ、このマ
ルチプレクサは、これがイネーブルされると、命令レジ
スタ４０１からのデータをデコーダ５０２に搬送するこ
とができる。或いは又、マルチプレクサ５０１が命令形
式レジスタ４０７からのイネーブル信号を受け取らない
場合には、「ノー・オペレーション」信号がデコーダ５
０２へ搬送されて、当該クロックサイクル中に動作を遂
行するのに回路のこの部分が必要とされないことを指示
する。
【００１９】命令がマルチプレクサ５０１を経てデコー
ダ５０２へ搬送された場合には、デコーダ５０２におい
て命令がデコードされ、その結果、制御信号が制御ライ
ン５０４を経て供給される。更に、イネーブル信号は、
ライン５０５を経てクロックスイッチ５０３に送られ、
その結果、ライン３１１のプロセッサクロック信号がゲ
ートを通されたクロック信号ライン５０６へとゲート動
作される。従って、アクティブな制御信号が制御信号ラ
イン５０４に送られると、適当なクロック信号がライン
５０６を経て回路全体に分配される。
ダ５０２へ搬送された場合には、デコーダ５０２におい
て命令がデコードされ、その結果、制御信号が制御ライ
ン５０４を経て供給される。更に、イネーブル信号は、
ライン５０５を経てクロックスイッチ５０３に送られ、
その結果、ライン３１１のプロセッサクロック信号がゲ
ートを通されたクロック信号ライン５０６へとゲート動
作される。従って、アクティブな制御信号が制御信号ラ
イン５０４に送られると、適当なクロック信号がライン
５０６を経て回路全体に分配される。
【００２０】しかしながら、これらの要素がライン５０
４上の制御信号に応答して動作する必要がないときに
は、クロックスイッチがスイッチオフされ、クロック信
号がディスエイブルされ、そして当該回路要素がアイド
ル状態に保たれる。従って、これらの要素は、電力を受
け取るが、実際にはクロック作動されない。これら回路
要素は、おそらくはＣＭＯＳ技術を用いた実施により非
クロック状態に入れられたときに消費電力がほぼゼロと
なるように設計される。
４上の制御信号に応答して動作する必要がないときに
は、クロックスイッチがスイッチオフされ、クロック信
号がディスエイブルされ、そして当該回路要素がアイド
ル状態に保たれる。従って、これらの要素は、電力を受
け取るが、実際にはクロック作動されない。これら回路
要素は、おそらくはＣＭＯＳ技術を用いた実施により非
クロック状態に入れられたときに消費電力がほぼゼロと
なるように設計される。
【００２１】データ処理ユニット３１５が図６に示され
ている。データ処理ユニットは、第１のマルチプライヤ
６０１及び第２のマルチプライヤ６０２を設けることに
より乗算動作を行うように構成される。各マルチプライ
ヤは、各バス６０３及び６０４を経て各演算論理ユニッ
トへ３４ビット出力を与え、演算論理ユニットは、バス
６０３からデータを受け取るように構成された第１の演
算論理ユニット６０５と、バス６０４からデータを受け
取るように構成された第２の演算論理ユニット６０６と
で構成される。
ている。データ処理ユニットは、第１のマルチプライヤ
６０１及び第２のマルチプライヤ６０２を設けることに
より乗算動作を行うように構成される。各マルチプライ
ヤは、各バス６０３及び６０４を経て各演算論理ユニッ
トへ３４ビット出力を与え、演算論理ユニットは、バス
６０３からデータを受け取るように構成された第１の演
算論理ユニット６０５と、バス６０４からデータを受け
取るように構成された第２の演算論理ユニット６０６と
で構成される。
【００２２】データバス４０７は、データ処理ユニット
３１５と、図４に示すデータメモリ４０２との間のデー
タ送信を与える。図６に戻ると、このデータバスは、２
つの１６ビットバスとして実施され、その第１のバスで
ある第１のデータバス６０７は、データメモリ４０２か
らの読み取り及びこのデータメモリへの書き込みを容易
にする。第２のデータバス６０８は、データバス６０７
に類似しているが、データメモリ４０２からの読み取り
のみを行うように構成される。
３１５と、図４に示すデータメモリ４０２との間のデー
タ送信を与える。図６に戻ると、このデータバスは、２
つの１６ビットバスとして実施され、その第１のバスで
ある第１のデータバス６０７は、データメモリ４０２か
らの読み取り及びこのデータメモリへの書き込みを容易
にする。第２のデータバス６０８は、データバス６０７
に類似しているが、データメモリ４０２からの読み取り
のみを行うように構成される。
【００２３】データ処理ユニットは、複数の出力信号を
第１のデータバス６０７又はデータアドレス発生ユニッ
ト４０６に選択的に返送できるように構成された出力マ
ルチプレクサ６０９を備えている。データ処理ユニット
３１５への各転送が８つのレジスタ６１０ないし６１７
の１つによってバッファされるならば、全クロックサイ
クルを使用してデータメモリからデータを転送すること
ができる。又、処理ユニットは、比較及び選択ユニット
６１８と、正規化ユニット６１９も含み、これら全ての
ユニットは、共通のクロックソースからクロック作動さ
れる。しかしながら、動作速度を効果的に倍増するため
に、比較及び選択ユニット６１８の左側のデバイスは、
クロックソースの立上り縁でクロック作動され、そして
比較及び選択ユニット６１８の右側のデバイスは、クロ
ックソースの立下り縁でクロック作動される。比較及び
選択ユニット６１８は、ユニットの両半部分に対して動
作することが必要であり、それ故、クロックソースの立
上り及び立下りの両方の縁でクロック作動される。入力
レジスタ６１０は、第１データバス６０７からデータを
受け取り、そしてクロックの立上り縁を受け取ったとき
に、１６ビットデータをバス６２０を経て正規化ユニッ
ト６１９にクロックする。入力レジスタ６１１は、立上
り縁において第２のデータバス６０８からのデータをバ
ス６２１を経て第１のマルチプライヤ６０１及び第１の
演算論理ユニット６０５にクロックする。入力レジスタ
６１２は、第１データバス６０７からのデータを立上り
縁においてバス６２２を経て第１のマルチプライヤ６０
１ヘクロックする。入力レジスタ６１３は、第２データ
バス６０８からのデータを立上り縁においてバス６２３
を経て第１演算論理ユニット６０５にクロックする。
第１のデータバス６０７又はデータアドレス発生ユニッ
ト４０６に選択的に返送できるように構成された出力マ
ルチプレクサ６０９を備えている。データ処理ユニット
３１５への各転送が８つのレジスタ６１０ないし６１７
の１つによってバッファされるならば、全クロックサイ
クルを使用してデータメモリからデータを転送すること
ができる。又、処理ユニットは、比較及び選択ユニット
６１８と、正規化ユニット６１９も含み、これら全ての
ユニットは、共通のクロックソースからクロック作動さ
れる。しかしながら、動作速度を効果的に倍増するため
に、比較及び選択ユニット６１８の左側のデバイスは、
クロックソースの立上り縁でクロック作動され、そして
比較及び選択ユニット６１８の右側のデバイスは、クロ
ックソースの立下り縁でクロック作動される。比較及び
選択ユニット６１８は、ユニットの両半部分に対して動
作することが必要であり、それ故、クロックソースの立
上り及び立下りの両方の縁でクロック作動される。入力
レジスタ６１０は、第１データバス６０７からデータを
受け取り、そしてクロックの立上り縁を受け取ったとき
に、１６ビットデータをバス６２０を経て正規化ユニッ
ト６１９にクロックする。入力レジスタ６１１は、立上
り縁において第２のデータバス６０８からのデータをバ
ス６２１を経て第１のマルチプライヤ６０１及び第１の
演算論理ユニット６０５にクロックする。入力レジスタ
６１２は、第１データバス６０７からのデータを立上り
縁においてバス６２２を経て第１のマルチプライヤ６０
１ヘクロックする。入力レジスタ６１３は、第２データ
バス６０８からのデータを立上り縁においてバス６２３
を経て第１演算論理ユニット６０５にクロックする。
【００２４】入力レジスタ６１４は、第１データバス６
０７からのデータを立下り縁においてバス６２４を経て
第２の演算論理ユニット６０６にクロックする。入力レ
ジスタ６１５は、第２のデータバス６０８からのデータ
を立下り縁においてバス６２５を経て第２のマルチプラ
イヤ６０２及び第２の演算論理ユニット６０６にクロッ
クする。入力レジスタ６１６は、第１のデータバス６０
７からのデータを立下り縁においてバス６２５を経て第
２のマルチプライヤ６０２及び第２の演算論理ユニット
６０６にクロックする。入力レジスタ６１７は、第２の
データバス６０８からのデータを立下り縁においてバス
６２６を経て第２の演算論理ユニット６０６にクロック
する。
０７からのデータを立下り縁においてバス６２４を経て
第２の演算論理ユニット６０６にクロックする。入力レ
ジスタ６１５は、第２のデータバス６０８からのデータ
を立下り縁においてバス６２５を経て第２のマルチプラ
イヤ６０２及び第２の演算論理ユニット６０６にクロッ
クする。入力レジスタ６１６は、第１のデータバス６０
７からのデータを立下り縁においてバス６２５を経て第
２のマルチプライヤ６０２及び第２の演算論理ユニット
６０６にクロックする。入力レジスタ６１７は、第２の
データバス６０８からのデータを立下り縁においてバス
６２６を経て第２の演算論理ユニット６０６にクロック
する。
【００２５】第１のマルチプライヤ６０１からバス６０
３を経て第１の演算論理ユニット６０５へ送られる出力
は、同様のバス６２６を経て出力マルチプレクサ６０９
にも送られる。演算論理ユニット６０５からの出力は、
バス６２７を経て第１のマルチプライヤ６０１の入力に
戻され、これは、出力マルチプレクサ６０９へ出力を送
る。同様に、この出力は、実際上は同じバスの延長とし
て第２の演算論理ユニットの入力にも戻される。
３を経て第１の演算論理ユニット６０５へ送られる出力
は、同様のバス６２６を経て出力マルチプレクサ６０９
にも送られる。演算論理ユニット６０５からの出力は、
バス６２７を経て第１のマルチプライヤ６０１の入力に
戻され、これは、出力マルチプレクサ６０９へ出力を送
る。同様に、この出力は、実際上は同じバスの延長とし
て第２の演算論理ユニットの入力にも戻される。
【００２６】１０ビットバス６２８と、単一ビットライ
ン６２９及び６３０は、条件ジャンプを容易にするため
にシーケンサ４０３へデータを供給する。第２の演算論
理ユニット６０６は、条件分岐を誘発できず、オーバー
フロー状態が２つの制御ライン６３１において識別され
る。第２の演算論理ユニット６０６からの出力は、バス
６３２を経て第１の演算論理ユニット６０５の入力に戻
され、これは、上記出力を出力マルチプレクサ６０９
と、第２のマルチプレクサ６０２の入力にも供給する。
第１の演算論理ユニット６０５からの出力は、３２ビッ
トバス６３３を経て比較及び選択ユニット６１８へ送ら
れ、そして同様の出力が、第２の演算論理ユニット６０
６から３２ビットバス６３４を経て比較及び選択ユニッ
ト６１８に送られる。
ン６２９及び６３０は、条件ジャンプを容易にするため
にシーケンサ４０３へデータを供給する。第２の演算論
理ユニット６０６は、条件分岐を誘発できず、オーバー
フロー状態が２つの制御ライン６３１において識別され
る。第２の演算論理ユニット６０６からの出力は、バス
６３２を経て第１の演算論理ユニット６０５の入力に戻
され、これは、上記出力を出力マルチプレクサ６０９
と、第２のマルチプレクサ６０２の入力にも供給する。
第１の演算論理ユニット６０５からの出力は、３２ビッ
トバス６３３を経て比較及び選択ユニット６１８へ送ら
れ、そして同様の出力が、第２の演算論理ユニット６０
６から３２ビットバス６３４を経て比較及び選択ユニッ
ト６１８に送られる。
【００２７】正規化ユニット６１９は、出力指数を発生
し、これは、バス６３５を経て出力マルチプレクサ６０
９及び比較及び選択ユニット６１８に送られる。正規化
ユニット６１９は、シフト信号を発生し、これは、シフ
トバス６３６及び６３７を経て第１の演算論理ユニット
６０５に送られる。第１の演算論理ユニット６０５から
バス６３８を経て正規化ユニット６１９へ４２ビット出
力が送られる一方、バス６３９は、比較及び選択ユニッ
ト６１８からの出力を正規化ユニット６１９及び出力マ
ルチプレクサ６０９へ供給する。バス６３９のデータ
は、左側の立上り縁のサブサイクルに関連し、そして右
側の立下り縁のサブサイクルの関連した比較及び選択ユ
ニットからの同様の出力は、バス６４０を経て出力マル
チプレクサ６０９に送られる。
し、これは、バス６３５を経て出力マルチプレクサ６０
９及び比較及び選択ユニット６１８に送られる。正規化
ユニット６１９は、シフト信号を発生し、これは、シフ
トバス６３６及び６３７を経て第１の演算論理ユニット
６０５に送られる。第１の演算論理ユニット６０５から
バス６３８を経て正規化ユニット６１９へ４２ビット出
力が送られる一方、バス６３９は、比較及び選択ユニッ
ト６１８からの出力を正規化ユニット６１９及び出力マ
ルチプレクサ６０９へ供給する。バス６３９のデータ
は、左側の立上り縁のサブサイクルに関連し、そして右
側の立下り縁のサブサイクルの関連した比較及び選択ユ
ニットからの同様の出力は、バス６４０を経て出力マル
チプレクサ６０９に送られる。
【００２８】本発明の特定の実施形態に関連して説明し
そして図６に示したアーキテクチャーの場合に、演算論
理ユニット６０５、６０６は、レジスタ６１１、６１
２、６１５、６１６から比較及び選択ユニット６１８へ
各指数値を与える。任意であるが、レジスタ６１１、６
１２、６１５、６１６が比較及び選択ユニット６１８へ
指数値を直接与えるようにアーキテクチャーを構成して
もよい。
そして図６に示したアーキテクチャーの場合に、演算論
理ユニット６０５、６０６は、レジスタ６１１、６１
２、６１５、６１６から比較及び選択ユニット６１８へ
各指数値を与える。任意であるが、レジスタ６１１、６
１２、６１５、６１６が比較及び選択ユニット６１８へ
指数値を直接与えるようにアーキテクチャーを構成して
もよい。
【００２９】比較及び選択ユニット６１８は、第１演算
論理ユニット及び第２演算論理ユニットの両方と一緒に
動作し、そしてその際に、一対の指数値を比較し、その
後、比較結果に基づいてその対の一方が記憶される。こ
のように、複数の指数値から得られる極端なサンプル、
通常は、最も大きな指数値が、比較及び選択ユニットに
より記憶され、その後の処理を容易にすると共に、演算
論理ユニットの演算オーバーヘッドを著しく減少する。
特に、この記憶された値は、バス６３９を経て正規化ユ
ニット６１９に送られる。このように、正規化ユニット
は、比較及び選択ユニットにより行われる比較に応答し
て演算論理ユニットへシフト信号を供給し、比較及び選
択ユニットにより考慮されるフローティングポイント数
値の指数に関連した各仮数を正規化する。
論理ユニット及び第２演算論理ユニットの両方と一緒に
動作し、そしてその際に、一対の指数値を比較し、その
後、比較結果に基づいてその対の一方が記憶される。こ
のように、複数の指数値から得られる極端なサンプル、
通常は、最も大きな指数値が、比較及び選択ユニットに
より記憶され、その後の処理を容易にすると共に、演算
論理ユニットの演算オーバーヘッドを著しく減少する。
特に、この記憶された値は、バス６３９を経て正規化ユ
ニット６１９に送られる。このように、正規化ユニット
は、比較及び選択ユニットにより行われる比較に応答し
て演算論理ユニットへシフト信号を供給し、比較及び選
択ユニットにより考慮されるフローティングポイント数
値の指数に関連した各仮数を正規化する。
【００３０】図７において、フローティングポイント数
のブロックは、フローティングポイント数７０１と、フ
ローティングポイント数７０２と、フローティングポイ
ント数７０３と、フローティングポイント数７０４を含
むものとして示されている。データ処理においては、フ
ローティングポイント数の大きなブロックにしばしば遭
遇することを理解されたい。各フローティングポイント
数は、仮数及び指数部分より成る。一般に、この形式の
フローティングポイント数のブロックは、移動電話にお
いて動作する図２のプロセッサ２０３、２０４、２１０
又は２０９の１つに使用される処理アルゴリズムから生
じる。フローティングポイント数７０１の指数と、フロ
ーティングポイント数７０２の指数は、同様であるが、
同一ではない。更に、フローティングポイント数のブロ
ックの他の指数も、おそらく同様であるが、同一ではな
い。フローティングポイント数のブロックにおいて効率
的なデータ処理を行うために、これら数のブロック全体
を通してマッチングする指数をもつのが好ましい。
のブロックは、フローティングポイント数７０１と、フ
ローティングポイント数７０２と、フローティングポイ
ント数７０３と、フローティングポイント数７０４を含
むものとして示されている。データ処理においては、フ
ローティングポイント数の大きなブロックにしばしば遭
遇することを理解されたい。各フローティングポイント
数は、仮数及び指数部分より成る。一般に、この形式の
フローティングポイント数のブロックは、移動電話にお
いて動作する図２のプロセッサ２０３、２０４、２１０
又は２０９の１つに使用される処理アルゴリズムから生
じる。フローティングポイント数７０１の指数と、フロ
ーティングポイント数７０２の指数は、同様であるが、
同一ではない。更に、フローティングポイント数のブロ
ックの他の指数も、おそらく同様であるが、同一ではな
い。フローティングポイント数のブロックにおいて効率
的なデータ処理を行うために、これら数のブロック全体
を通してマッチングする指数をもつのが好ましい。
【００３１】図６に示す構成体は、図７に示す形式のフ
ローティングポイント数のブロックを、同一の指数をも
つことを特徴とする図８に示す形式のフローティングポ
イント数のブロックへと容易に効率的に変換する。図７
に示すフローティングポイント数のブロックから図８に
示すフローティングポイント数のブロックへの変換のプ
ロセスには２つの段階がある。第１のプロセス段階は、
フローティングポイント数のブロックの発生中に又はフ
ローティングポイント数のブロックをその後に通ること
により行われ、その間に、指数が比較されそして最も大
きな指数が保持される。プログラム制御のもとで、指数
は、比較及び選択ユニット６１８に供給され、該ユニッ
トは、到来する指数と、前の比較により保持された大き
な値の指数との比較を遂行することができる。これによ
り、フローティングポイント数のブロックの指数が比較
され、そして最も大きな指数が保持される。
ローティングポイント数のブロックを、同一の指数をも
つことを特徴とする図８に示す形式のフローティングポ
イント数のブロックへと容易に効率的に変換する。図７
に示すフローティングポイント数のブロックから図８に
示すフローティングポイント数のブロックへの変換のプ
ロセスには２つの段階がある。第１のプロセス段階は、
フローティングポイント数のブロックの発生中に又はフ
ローティングポイント数のブロックをその後に通ること
により行われ、その間に、指数が比較されそして最も大
きな指数が保持される。プログラム制御のもとで、指数
は、比較及び選択ユニット６１８に供給され、該ユニッ
トは、到来する指数と、前の比較により保持された大き
な値の指数との比較を遂行することができる。これによ
り、フローティングポイント数のブロックの指数が比較
され、そして最も大きな指数が保持される。
【００３２】図７に示すフローティングポイント数のブ
ロックから図８に示すフローティングポイント数のブロ
ックへ変換するプロセスの第２段階は、正規化ユニット
６１９により行われる。第１のプロセス段階において比
較及び選択ユニットにより決定された最も大きな値の指
数は、バス６３９を経て正規化ユニット６１９へ転送さ
れる値として保持される。正規化ユニットは、変換され
るべきフローティングポイント数のブロックにおける各
数の指数を受け取り、そしてそのブロックにおける各数
の指数と最も大きな値の指数との間の減算を行い、各フ
ローティングポイント数を最も大きな指数値に対して正
規化するために必要とされる仮数のシフト数を決定し
て、第１の演算論理ユニット６０５に供給する。第１の
演算論理ユニット６０５は、フローティングポイント数
の仮数を単一サイクルにおいて所望数の２進位置だけシ
フトすることのできるシフト回路を備えている。このよ
うにして、２段階のプロセスにおいて、図７に示すフロ
ーティングポイント数のブロックは、図８にフローティ
ングポイント数８０１、８０２、８０３及び８０４とし
て示されたフローティングポイント数のブロックへと変
換され、これにより、固定ポイントの演算論理ユニット
６０５における正規化されたフローティングポイント数
のブロックの操作が容易にされる。
ロックから図８に示すフローティングポイント数のブロ
ックへ変換するプロセスの第２段階は、正規化ユニット
６１９により行われる。第１のプロセス段階において比
較及び選択ユニットにより決定された最も大きな値の指
数は、バス６３９を経て正規化ユニット６１９へ転送さ
れる値として保持される。正規化ユニットは、変換され
るべきフローティングポイント数のブロックにおける各
数の指数を受け取り、そしてそのブロックにおける各数
の指数と最も大きな値の指数との間の減算を行い、各フ
ローティングポイント数を最も大きな指数値に対して正
規化するために必要とされる仮数のシフト数を決定し
て、第１の演算論理ユニット６０５に供給する。第１の
演算論理ユニット６０５は、フローティングポイント数
の仮数を単一サイクルにおいて所望数の２進位置だけシ
フトすることのできるシフト回路を備えている。このよ
うにして、２段階のプロセスにおいて、図７に示すフロ
ーティングポイント数のブロックは、図８にフローティ
ングポイント数８０１、８０２、８０３及び８０４とし
て示されたフローティングポイント数のブロックへと変
換され、これにより、固定ポイントの演算論理ユニット
６０５における正規化されたフローティングポイント数
のブロックの操作が容易にされる。
【００３３】図６に示すマルチプライヤ６０１が図９に
詳細に示されている。第１の符号付き／非符号付きマル
チプレクサ９０１は、シーケンサ４０３から制御信号９
１１を受け取る。データ信号は、データバス６２１から
マルチプレクサ９０１により受け取られ、これは、シー
ケンサ４０３の制御のもとで符号付き又は非符号付きと
考えることができる。データバス６２２から信号を受け
取る符号付き／非符号付きマルチプレクサ９０２でも同
様の構成がなされる。マルチプレクサ９０３はＡ及びＢ
信号を１７ビットの２の補数のマルチプライヤ９０４に
送る。この乗算の積は、シーケンサ４０３からの制御信
号９１２により制御されるマルチプライヤシフト／丸め
ユニット９０５へ送られる。このマルチプライヤシフト
／丸めユニット９０５の出力は、シーケンサ４０３によ
り制御ライン９１３を経て制御されるマルチプライヤレ
ジスタ９０６に送られる。このマルチプライヤレジスタ
９０６の出力は、マルチプレクサ９０３への入力として
バス６０３を形成し、従って、マルチプライヤユニット
６０１自体における乗算積のフィードバックを容易にす
る。又、マルチプレクサ９０３は、所定の固定のゼロ値
を乗算オペランドのいずれか又は両方として受け取り、
マルチプライヤ自体の中の回路が静的な値にセットさ
れ、これにより、消費電力が減少される。
詳細に示されている。第１の符号付き／非符号付きマル
チプレクサ９０１は、シーケンサ４０３から制御信号９
１１を受け取る。データ信号は、データバス６２１から
マルチプレクサ９０１により受け取られ、これは、シー
ケンサ４０３の制御のもとで符号付き又は非符号付きと
考えることができる。データバス６２２から信号を受け
取る符号付き／非符号付きマルチプレクサ９０２でも同
様の構成がなされる。マルチプレクサ９０３はＡ及びＢ
信号を１７ビットの２の補数のマルチプライヤ９０４に
送る。この乗算の積は、シーケンサ４０３からの制御信
号９１２により制御されるマルチプライヤシフト／丸め
ユニット９０５へ送られる。このマルチプライヤシフト
／丸めユニット９０５の出力は、シーケンサ４０３によ
り制御ライン９１３を経て制御されるマルチプライヤレ
ジスタ９０６に送られる。このマルチプライヤレジスタ
９０６の出力は、マルチプレクサ９０３への入力として
バス６０３を形成し、従って、マルチプライヤユニット
６０１自体における乗算積のフィードバックを容易にす
る。又、マルチプレクサ９０３は、所定の固定のゼロ値
を乗算オペランドのいずれか又は両方として受け取り、
マルチプライヤ自体の中の回路が静的な値にセットさ
れ、これにより、消費電力が減少される。
【００３４】図６に示す第１の演算論理ユニット６０５
が図１０に詳細に示されている。マルチプレクサ１００
１は、バス６２１、バス６０３、バス６３２、バス６２
２からの信号又は数値ゼロを選択する。マルチプレクサ
１００１は、シーケンサ４０３から送られる制御信号に
より制御される。演算論理回路１００２は、シーケンサ
４０３から受け取られる制御ライン１１０２により制御
される。演算論理回路１００２は、数値出力１２０３を
有し、これは、演算論理シフタ１００３へ送られる。演
算論理回路１００２は、更に、条件信号を条件ロジック
１００８、１００９に供給し、これは、条件命令及び例
外的条件命令を容易にする。
が図１０に詳細に示されている。マルチプレクサ１００
１は、バス６２１、バス６０３、バス６３２、バス６２
２からの信号又は数値ゼロを選択する。マルチプレクサ
１００１は、シーケンサ４０３から送られる制御信号に
より制御される。演算論理回路１００２は、シーケンサ
４０３から受け取られる制御ライン１１０２により制御
される。演算論理回路１００２は、数値出力１２０３を
有し、これは、演算論理シフタ１００３へ送られる。演
算論理回路１００２は、更に、条件信号を条件ロジック
１００８、１００９に供給し、これは、条件命令及び例
外的条件命令を容易にする。
【００３５】演算論理シフタ１００３は、シーケンサ４
０３から信号供給される制御ライン１１０３により制御
ロジック１００４を介して制御される。又、制御ロジッ
ク１００４は、バス６３６及び６３７からも信号供給さ
れ、これは、バス１２０３を経て受け取られる２進数に
シフタが課さねばならない２進位置の数を決定するのに
使用される。演算論理シフタ１００３の出力は、シーケ
ンサ４０３からの制御ライン１１０４により制御される
丸めユニット１００５に送られる。この丸めユニット１
００５は、精度が高くしかも４２ビットの長い２進数
を、その数の短い表示に変換し、それらをメモリに効率
的に記憶すると共に、４２ビット未満の入力ワード長さ
のデータ処理ユニットの他の部分で処理できるようにす
るのに使用される。又、丸めユニットは、条件検出ロジ
ック１０１０及び飽和回路１００６に条件信号を供給す
る。
０３から信号供給される制御ライン１１０３により制御
ロジック１００４を介して制御される。又、制御ロジッ
ク１００４は、バス６３６及び６３７からも信号供給さ
れ、これは、バス１２０３を経て受け取られる２進数に
シフタが課さねばならない２進位置の数を決定するのに
使用される。演算論理シフタ１００３の出力は、シーケ
ンサ４０３からの制御ライン１１０４により制御される
丸めユニット１００５に送られる。この丸めユニット１
００５は、精度が高くしかも４２ビットの長い２進数
を、その数の短い表示に変換し、それらをメモリに効率
的に記憶すると共に、４２ビット未満の入力ワード長さ
のデータ処理ユニットの他の部分で処理できるようにす
るのに使用される。又、丸めユニットは、条件検出ロジ
ック１０１０及び飽和回路１００６に条件信号を供給す
る。
【００３６】飽和回路１００６は、丸め回路１００５か
ら数値出力を受け取る。飽和回路１００６は、所定の限
界を越える数値に対し制限機能を実行して、大きな２進
数を記憶又はその後の処理のための適当なワード長さに
効率的に減少することができる。飽和回路１００６は、
シーケンサ４０３からの制御ライン１１０５によって制
御される。更に、飽和回路は、特定の演算論理動作によ
り得られた数値が飽和されねばならないときを指示する
演算論理回路１００２からの条件信号によって制御する
こともできる。
ら数値出力を受け取る。飽和回路１００６は、所定の限
界を越える数値に対し制限機能を実行して、大きな２進
数を記憶又はその後の処理のための適当なワード長さに
効率的に減少することができる。飽和回路１００６は、
シーケンサ４０３からの制御ライン１１０５によって制
御される。更に、飽和回路は、特定の演算論理動作によ
り得られた数値が飽和されねばならないときを指示する
演算論理回路１００２からの条件信号によって制御する
こともできる。
【００３７】飽和ユニット１００６の出力は、クロック
信号１１０６によりクロックされるアキュムレータレジ
スタ１００７へ送られる。このアキュムレータレジスタ
１００７は、バス６２７及び６２８へ信号を供給する。
これにより、アキュムレータレジスタ１００７は、更に
別の演算論理動作のためにマルチプレクサ１００１へ数
値を返送することができる。
信号１１０６によりクロックされるアキュムレータレジ
スタ１００７へ送られる。このアキュムレータレジスタ
１００７は、バス６２７及び６２８へ信号を供給する。
これにより、アキュムレータレジスタ１００７は、更に
別の演算論理動作のためにマルチプレクサ１００１へ数
値を返送することができる。
【００３８】条件発生ブロック１０１１は、演算論理シ
フタ１００３から数値を受け取ると共に、信号ロジック
１００８、１００９、１０１０及び１０１２から条件信
号を受け取る。信号１０１２は、比較及び選択ユニット
６１８から送られる。又、条件発生ブロック１０１１
は、バス６３１からも信号を受け取る。条件発生ユニッ
トは、信号６２９及び６３０を供給する。
フタ１００３から数値を受け取ると共に、信号ロジック
１００８、１００９、１０１０及び１０１２から条件信
号を受け取る。信号１０１２は、比較及び選択ユニット
６１８から送られる。又、条件発生ブロック１０１１
は、バス６３１からも信号を受け取る。条件発生ユニッ
トは、信号６２９及び６３０を供給する。
【００３９】図６に示す比較及び選択ユニット６１８が
図１１に詳細に示されている。下位のワード入力マルチ
プレクサ１１５１は、バス６３３又はバス６３４から入
力値を受け取る。或いは又、このマルチプレクサの数値
入力としてゼロ値を使用してもよい。上位のワード入力
マルチプレクサ１１５２も、バス６３３又はバス６３４
から信号を受け取るか、又は数値ゼロを受け取る。両方
の入力ワードマルチプレクサ１１５１及び１１５２は、
シーケンサ４０３から供給される制御信号１１６１及び
１１６２により制御される。下位のワード入力マルチプ
レクサ１１５１は、比較ユニット１１５３又は付加的な
マルチプレクサ１１５４に数値を供給する。上位のワー
ド入力マルチプレクサ１１５２は、比較ユニット１１５
３の第２入力と、付加的なマルチプレクサ１１５４の第
２入力とにその数値を供給する。比較ユニット１１５３
は、マルチプレクサ１１５１からの下位のワード入力が
マルチプレクサ１１５２から送られる上位のワード入力
以上であるかどうかの指示を発生する。この指示は、最
大又は最小の複数の反転回路１１５５への信号として送
られ、この回路により発生された比較信号は、次いで、
付加的なマルチプレクサ１１５４又は比較選択状態レジ
スタ１１５６へ送られる。
図１１に詳細に示されている。下位のワード入力マルチ
プレクサ１１５１は、バス６３３又はバス６３４から入
力値を受け取る。或いは又、このマルチプレクサの数値
入力としてゼロ値を使用してもよい。上位のワード入力
マルチプレクサ１１５２も、バス６３３又はバス６３４
から信号を受け取るか、又は数値ゼロを受け取る。両方
の入力ワードマルチプレクサ１１５１及び１１５２は、
シーケンサ４０３から供給される制御信号１１６１及び
１１６２により制御される。下位のワード入力マルチプ
レクサ１１５１は、比較ユニット１１５３又は付加的な
マルチプレクサ１１５４に数値を供給する。上位のワー
ド入力マルチプレクサ１１５２は、比較ユニット１１５
３の第２入力と、付加的なマルチプレクサ１１５４の第
２入力とにその数値を供給する。比較ユニット１１５３
は、マルチプレクサ１１５１からの下位のワード入力が
マルチプレクサ１１５２から送られる上位のワード入力
以上であるかどうかの指示を発生する。この指示は、最
大又は最小の複数の反転回路１１５５への信号として送
られ、この回路により発生された比較信号は、次いで、
付加的なマルチプレクサ１１５４又は比較選択状態レジ
スタ１１５６へ送られる。
【００４０】上位の入力ワードマルチプレクサ１１５２
は、バス６３５として表された正規化ユニット６１９か
らの出力指数を別の入力として更に受け取ることができ
る。付加的なマルチプレクサ１１５４の出力は、比較及
び選択レジスタ１１５７への入力として送られ、その内
容は、通常は、ブロックフローティングポイント指数比
較手順における一連の比較指数の最大値を表す。このよ
うな手順を容易にするために、比較及び選択レジスタ１
１５７の出力は、内部バス１１９９を経、下位のワード
入力マルチプレクサ１１５１を経て比較ユニット１１５
３の第１入力に数値として供給されねばならない。次い
で、指数が上位のワード入力マルチプレクサ１１５２の
入力へ送られるときに、比較がなされて、一連の比較指
数の最大値が比較及び選択レジスタ１１５７に記憶され
て終了となる。
は、バス６３５として表された正規化ユニット６１９か
らの出力指数を別の入力として更に受け取ることができ
る。付加的なマルチプレクサ１１５４の出力は、比較及
び選択レジスタ１１５７への入力として送られ、その内
容は、通常は、ブロックフローティングポイント指数比
較手順における一連の比較指数の最大値を表す。このよ
うな手順を容易にするために、比較及び選択レジスタ１
１５７の出力は、内部バス１１９９を経、下位のワード
入力マルチプレクサ１１５１を経て比較ユニット１１５
３の第１入力に数値として供給されねばならない。次い
で、指数が上位のワード入力マルチプレクサ１１５２の
入力へ送られるときに、比較がなされて、一連の比較指
数の最大値が比較及び選択レジスタ１１５７に記憶され
て終了となる。
【００４１】比較及び選択状態レジスタ１１５６は、バ
ス６３９及び６４０に数値を送る。又、このレジスタ
は、制御回路からクロック信号１１６５も受け取る。比
較及び選択レジスタ１１５７は、制御回路からの信号１
１６６によりクロックされる。図６に示す正規化ユニッ
ト６１９が図１２に詳細に示されている。バス６３８
は、４２ビットの数値をユニット１２７１に供給し、こ
のユニットは、数値の最上位ビットを決定し、そしてこ
れをバス６３７に送られる６ビット値としてエンコード
する。この６ビット値６３７は、更に、マルチプレクサ
１２７２へ供給され、このマルチプレクサは、比較及び
選択ユニット６１８に接続されたバス６３９から１６ビ
ットの数値も別に受け取る。マルチプレクサ１２７２の
１６ビット出力は、減算器１２７３の減算入力として供
給される。マルチプレクサ１２７２は制御信号１２８１
により制御される。減算器１２７３への付加的な入力が
バス６２０から送られる。減算器１２７３の出力は、出
力指数レジスタ１２７４へ送られ、このレジスタは、制
御回路から送られるクロック信号１２８２により制御さ
れる。減算器１２７３からの出力の６ビットは、バス６
３６として送られる。出力指数レジスタ１２７４の出力
は、１６ビット数値としてバス６３５へ送られる。
ス６３９及び６４０に数値を送る。又、このレジスタ
は、制御回路からクロック信号１１６５も受け取る。比
較及び選択レジスタ１１５７は、制御回路からの信号１
１６６によりクロックされる。図６に示す正規化ユニッ
ト６１９が図１２に詳細に示されている。バス６３８
は、４２ビットの数値をユニット１２７１に供給し、こ
のユニットは、数値の最上位ビットを決定し、そしてこ
れをバス６３７に送られる６ビット値としてエンコード
する。この６ビット値６３７は、更に、マルチプレクサ
１２７２へ供給され、このマルチプレクサは、比較及び
選択ユニット６１８に接続されたバス６３９から１６ビ
ットの数値も別に受け取る。マルチプレクサ１２７２の
１６ビット出力は、減算器１２７３の減算入力として供
給される。マルチプレクサ１２７２は制御信号１２８１
により制御される。減算器１２７３への付加的な入力が
バス６２０から送られる。減算器１２７３の出力は、出
力指数レジスタ１２７４へ送られ、このレジスタは、制
御回路から送られるクロック信号１２８２により制御さ
れる。減算器１２７３からの出力の６ビットは、バス６
３６として送られる。出力指数レジスタ１２７４の出力
は、１６ビット数値としてバス６３５へ送られる。
【００４２】以上の説明から、本発明の範囲内で種々の
変更がなされ得ることが当業者に明らかである。例え
ば、別の実施形態においては、命令形式デコーダ４０２
及び命令形式レジスタ４０７は、命令デコードユニット
３１０から除去される。新たな命令デコードユニット３
１０は、命令レジスタ４０１及び命令デコーダより成
る。上記実施形態の場合と同様に、プログラムメモリ３
０１から受け取った命令は、命令バス３１４を経て命令
レジスタ４０１へ送られる。命令レジスタ４０１からの
出力は命令デコーダへ送られる。命令デコーダは、命令
形式のためのデコーダ４０３と同じ要素を含むが、マル
チプレクサ５０１が除去されそして命令レジスタ４０１
からの命令がデコーダ５０２に直接搬送される。デコー
ダは、上記のように命令をデコードする。従って、命令
の実行に必要なプロセッサの要素のみがアクティブな制
御信号及び適当なクロック信号を受け取る。ＣＭＯＳの
ような技術を用いて実施したときには、残りの回路要素
における電流消費はほとんどゼロである。この実施形態
は、小型であり、従って、前記の実施形態より安価であ
るが、命令デコード中に命令デコードユニット全体がア
クティブであるので、より多くの電力を消費する。この
実施形態は、命令形式デコーダの複雑さと、命令デコー
ドユニットの消費電力レベルとの間の妥協の極端な例で
ある。当業者であれば、命令形式デコーダのどんなレベ
ルの複雑さが特定の用途に適しているかを決定すること
ができよう。
変更がなされ得ることが当業者に明らかである。例え
ば、別の実施形態においては、命令形式デコーダ４０２
及び命令形式レジスタ４０７は、命令デコードユニット
３１０から除去される。新たな命令デコードユニット３
１０は、命令レジスタ４０１及び命令デコーダより成
る。上記実施形態の場合と同様に、プログラムメモリ３
０１から受け取った命令は、命令バス３１４を経て命令
レジスタ４０１へ送られる。命令レジスタ４０１からの
出力は命令デコーダへ送られる。命令デコーダは、命令
形式のためのデコーダ４０３と同じ要素を含むが、マル
チプレクサ５０１が除去されそして命令レジスタ４０１
からの命令がデコーダ５０２に直接搬送される。デコー
ダは、上記のように命令をデコードする。従って、命令
の実行に必要なプロセッサの要素のみがアクティブな制
御信号及び適当なクロック信号を受け取る。ＣＭＯＳの
ような技術を用いて実施したときには、残りの回路要素
における電流消費はほとんどゼロである。この実施形態
は、小型であり、従って、前記の実施形態より安価であ
るが、命令デコード中に命令デコードユニット全体がア
クティブであるので、より多くの電力を消費する。この
実施形態は、命令形式デコーダの複雑さと、命令デコー
ドユニットの消費電力レベルとの間の妥協の極端な例で
ある。当業者であれば、命令形式デコーダのどんなレベ
ルの複雑さが特定の用途に適しているかを決定すること
ができよう。
【００４３】本発明の開示の範囲は、それが請求の範囲
に記載する発明に係るか又は本発明が向けられた問題の
いずれか又は全部を軽減するかに関わりなく、ここに開
示する新規な特徴又はその組合せを明確に又は暗示的に
或いはその一般性を含むものとする。本出願人は、新規
な請求項が、本発明又はそこから派生する更に別の発明
の続行中にこのような特徴に対し明確な形で表されるこ
とをここに通告する。
に記載する発明に係るか又は本発明が向けられた問題の
いずれか又は全部を軽減するかに関わりなく、ここに開
示する新規な特徴又はその組合せを明確に又は暗示的に
或いはその一般性を含むものとする。本出願人は、新規
な請求項が、本発明又はそこから派生する更に別の発明
の続行中にこのような特徴に対し明確な形で表されるこ
とをここに通告する。
【図面の簡単な説明】
【図１】デジタル信号処理回路を有する移動電話を示す
図である。
図である。
【図２】デジタル信号プロセッサを含む図１に示す移動
電話内のデジタル信号処理回路の機能を示す図である。
電話内のデジタル信号処理回路の機能を示す図である。
【図３】命令デコードユニット及びデータ処理ユニット
を含む図２に示す形式のデジタル信号プロセッサを示す
図である。
を含む図２に示す形式のデジタル信号プロセッサを示す
図である。
【図４】命令形式デコーダを含む図３に示す命令デコー
ドユニットを示す図である。
ドユニットを示す図である。
【図５】図４に示す命令形式デコーダを示す図である。
【図６】フローティングポイント数値の処理を容易にす
るために２つのマルチプライヤと、２つの演算論理ユニ
ットと、比較及び選択ユニットと、正規化ユニットとを
有する図３に示すデータ処理ユニットを詳細に示す図で
ある。
るために２つのマルチプライヤと、２つの演算論理ユニ
ットと、比較及び選択ユニットと、正規化ユニットとを
有する図３に示すデータ処理ユニットを詳細に示す図で
ある。
【図７】フローティングポイント数値のブロックを示す
図である。
図である。
【図８】図７に示すブロックと同様であるが、マッチン
グする指数値を有するように正規化されたフローティン
グポイント数値のブロックを示す図である。
グする指数値を有するように正規化されたフローティン
グポイント数値のブロックを示す図である。
【図９】図６に示すマルチプライヤの１つを詳細に示す
図である。
図である。
【図１０】図６に示す演算論理ユニットの１つを詳細に
示す図である。
示す図である。
【図１１】図６に示す比較及び選択ユニットを詳細に示
す図である。
す図である。
【図１２】図６に示す正規化ユニットを詳細に示す図で
ある。
ある。
１０１ マイクロホン １０２ スピーカ １０３ ボタン １０４ 可視ディスプレイ ２０１ デジタルデータ処理回路 ２０２ アナログ／デジタルコンバータ ２０３ スピーチエンコードサブシステム ２０４ チャンネルコード化及び冗長サブシステム ２０５ デジタル／アナログコンバータ ２０６ 無線アンテナ ２０７ 送信器 ２０８ 受信回路 ２１０ スピーチデコードサブシステム ３０１ プログラムメモリ ３０２ データメモリ ３０３ 割り込みハンドラー ３０６ 位相固定ループ ３０８ クロック発生器 ３１２ 命令フェッチユニット ３１５ データ処理ユニット ３１６ データアドレス発生ユニット ３１８ データバス ３２０ 命令デコードユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード ランズダウン イギリス ハンプシャー エスオー53 ５ エヌキュー チャンドラーズ フォード ヒルティングバリー ロード 69 (72)発明者 ブライアン パトリック マックゴヴァー ン イギリス サリー ジーユー15 ２エスイ ー キャンバリー リヴァーミード ロー ド 50
Claims (22)
- 【請求項１】 クロック信号を受信しながらデコードさ
れた命令に応答して動作する複数の要素を備えたデータ
処理回路において、 命令形式を識別する手段と、 上記命令形式の実行のために上記要素が必要とされるか
どうかに基づいて上記要素の少なくとも１つへのクロッ
ク信号をイネーブル又はディスエイブルするための手段
とを備えたことを特徴とするデータ処理回路。 - 【請求項２】 クロック信号を受信しながらデコードさ
れた命令に応答して動作する複数の要素を備えたデータ
処理回路において、 命令形式を識別する手段と、 上記命令形式の実行のために上記要素が必要とされるか
どうかに基づいて上記要素の少なくとも１つをイネーブ
ル又はディスエイブルするための手段とを備えたことを
特徴とするデータ処理回路。 - 【請求項３】 上記要素は、データ処理ユニット及びデ
ータアドレス発生ユニットを含む請求項１又は２に記載
のデータ処理回路。 - 【請求項４】 上記データ処理ユニットは、協働するマ
ルチプレクス回路を伴う２つ以上のマルチプライヤ及び
２つ以上の演算ユニットを含む請求項３に記載のデータ
処理回路。 - 【請求項５】 命令形式を識別する上記手段は、命令形
式デコーダを有する命令デコードユニットである請求項
１ないし４のいずれかに記載のデータ処理回路。 - 【請求項６】 上記命令形式デコーダは、クロック信号
のゲート動作をイネーブルするように構成される請求項
５に記載のデータ処理回路。 - 【請求項７】 上記ゲート動作を受けたクロック信号及
び入力命令は、複数の命令デコーダに送られる請求項６
に記載のデータ処理回路。 - 【請求項８】 上記命令形式デコーダは、各命令形式に
対して命令デコーダをイネーブル又はディスエイブルす
るように構成される請求項５に記載のデータ処理回路。 - 【請求項９】 上記命令デコーダは、クロック信号をゲ
ートに通すよう構成される請求項８に記載のデータ処理
回路。 - 【請求項１０】 データ処理回路内の複数の要素がクロ
ック信号を受信しながらデコードされた命令に応答して
動作するデータ処理方法において、 命令形式を識別し、そして上記命令形式の実行のために
上記要素が必要とされるかどうかに基づいて上記要素の
少なくとも１つへのクロック信号をイネーブル又はディ
スエイブルする、という段階を備えたことを特徴とする
方法。 - 【請求項１１】 データ処理回路内の複数の要素がクロ
ック信号を受信しながらデコードされた命令に応答して
動作するデータ処理方法において、 命令形式を識別し、そして上記命令形式の実行のために
上記要素が必要とされるかどうかに基づいて上記要素の
少なくとも１つをイネーブル又はディスエイブルする、 という段階を備えたことを特徴とする方法。 - 【請求項１２】 クロック信号の上記イネーブル又はデ
ィスエイブル動作はデータ処理ユニット及びデータアド
レス発生ユニットに送られるクロック信号に対して行わ
れる請求項１０に記載のデータ処理方法。 - 【請求項１３】 上記要素の少なくとも１つの上記イネ
ーブル又はディスエイブル動作は、データ処理ユニット
及びデータアドレス発生ユニットに送られる制御信号に
対して行われる請求項１１に記載のデータ処理方法。 - 【請求項１４】 上記データ処理ユニットは、協働する
マルチプレクス回路を伴う２つ以上のマルチプライヤ及
び２つ以上の演算ユニットにより実施される乗算機能及
び演算機能を実行するように構成される請求項１２又は
１３に記載の方法。 - 【請求項１５】 上記命令形式は、命令形式デコーダを
有する命令デコードユニットにより識別される請求項１
０ないし１４のいずれかに記載の方法。 - 【請求項１６】 クロック信号は、上記命令形式デコー
ダによりゲート動作を受ける請求項１５に記載の方法。 - 【請求項１７】 ゲート動作を受けたクロック信号及び
入力命令は、複数の命令デコーダに送られる請求項１６
に記載の方法。 - 【請求項１８】 上記命令形式デコーダは、各命令形式
に対し命令デコーダをイネーブル又はディスエイブルす
るよう構成される請求項１５に記載の方法。 - 【請求項１９】 上記命令デコーダは、クロック信号を
ゲートに通すように構成される請求項１８に記載の方
法。 - 【請求項２０】 実質的に図３、図４及び図６を参照し
て説明したデータ処理回路。 - 【請求項２１】 実質的に図３ないし図８を参照して説
明したデータ処理方法。 - 【請求項２２】 請求項１ないし２１に記載のデータ処
理回路を有することを特徴とする移動電話。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9705314:4 | 1997-03-14 | ||
| GB9705314A GB2323188B (en) | 1997-03-14 | 1997-03-14 | Enabling and disabling clocking signals to elements |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005072759A Division JP2005196811A (ja) | 1997-03-14 | 2005-03-15 | データ処理回路及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124928A true JPH1124928A (ja) | 1999-01-29 |
Family
ID=10809237
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061177A Pending JPH1124928A (ja) | 1997-03-14 | 1998-03-12 | データ処理回路及び方法 |
| JP2005072759A Pending JP2005196811A (ja) | 1997-03-14 | 2005-03-15 | データ処理回路及び方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005072759A Pending JP2005196811A (ja) | 1997-03-14 | 2005-03-15 | データ処理回路及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6202163B1 (ja) |
| EP (1) | EP0864960B1 (ja) |
| JP (2) | JPH1124928A (ja) |
| DE (1) | DE69825344T2 (ja) |
| GB (1) | GB2323188B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178046B2 (en) | 1999-07-09 | 2007-02-13 | Renesas Technology Corp. | Halting clock signals to input and result latches in processing path upon fetching of instruction not supported |
| JP2013546036A (ja) * | 2010-09-24 | 2013-12-26 | インテル コーポレイション | 命令のクラス及び内容に基づくプロセッサの電力管理 |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| DE19651075A1 (de) * | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| GB2323187B (en) * | 1997-03-14 | 2001-09-19 | Nokia Mobile Phones Ltd | Data processing circuit using both edges of a clock signal |
| US8686549B2 (en) * | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
| US6535905B1 (en) | 1999-04-29 | 2003-03-18 | Intel Corporation | Method and apparatus for thread switching within a multithreaded processor |
| DE10081643D2 (de) * | 1999-06-10 | 2002-05-29 | Pact Inf Tech Gmbh | Sequenz-Partitionierung auf Zellstrukturen |
| JP3616556B2 (ja) | 1999-06-29 | 2005-02-02 | 株式会社東芝 | 拡張命令を処理する並列プロセッサ |
| GB2355899A (en) * | 1999-10-29 | 2001-05-02 | Oak Technology Inc | Multistage digital processor with dedicated stage clock controllers |
| US6889319B1 (en) | 1999-12-09 | 2005-05-03 | Intel Corporation | Method and apparatus for entering and exiting multiple threads within a multithreaded processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040331 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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