JP2000253560A - 電源遮断装置 - Google Patents
電源遮断装置Info
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- JP2000253560A JP2000253560A JP11048073A JP4807399A JP2000253560A JP 2000253560 A JP2000253560 A JP 2000253560A JP 11048073 A JP11048073 A JP 11048073A JP 4807399 A JP4807399 A JP 4807399A JP 2000253560 A JP2000253560 A JP 2000253560A
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Abstract
(57)【要約】
【課題】 確実に電源を遮断することができる電源遮断
装置を提供する。 【解決手段】 電源遮断手段と、前記電源遮断手段に接
続された第１の電極、また共通の駆動回路に接続された
制御電極、および第２の電極を有する第１の半導体素子
および第２の半導体素子と、前記第１の半導体素子の前
記第２の電極に負荷を接続し、また前記第２の半導体素
子の前記第２の電極に抵抗を接続し、前記第１および第
２の半導体素子の前記第２の電極の電圧を比較し、比較
結果によって前記電源遮断手段に遮断指令を送出するコ
ンパレータと、を備える。
装置を提供する。 【解決手段】 電源遮断手段と、前記電源遮断手段に接
続された第１の電極、また共通の駆動回路に接続された
制御電極、および第２の電極を有する第１の半導体素子
および第２の半導体素子と、前記第１の半導体素子の前
記第２の電極に負荷を接続し、また前記第２の半導体素
子の前記第２の電極に抵抗を接続し、前記第１および第
２の半導体素子の前記第２の電極の電圧を比較し、比較
結果によって前記電源遮断手段に遮断指令を送出するコ
ンパレータと、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は異常時に電源を遮断
する電源遮断装置に関する。
する電源遮断装置に関する。
【０００２】
【従来の技術】従来、車両等においては、図６に示され
るように、バッテリ２０より負荷２１および２２に電力
を供給する場合、フュージブルリンク２３およびそれぞ
れの負荷２１および２２に対してヒューズ２４および２
５を直列に接続して保護していた。
るように、バッテリ２０より負荷２１および２２に電力
を供給する場合、フュージブルリンク２３およびそれぞ
れの負荷２１および２２に対してヒューズ２４および２
５を直列に接続して保護していた。
【０００３】
【発明が解決しようとする課題】前述した図６に示す構
成においては、負荷２１および２２に接続されるワイヤ
ハーネス２６および２７にデッドショートが発生したと
きは、大電流が流れて、ヒューズ２４，２５やフュージ
ブルリンク２３が溶断する。
成においては、負荷２１および２２に接続されるワイヤ
ハーネス２６および２７にデッドショートが発生したと
きは、大電流が流れて、ヒューズ２４，２５やフュージ
ブルリンク２３が溶断する。
【０００４】しかし、ワイヤハーネス２６または２７に
レアショートが発生した場合は、溶断させるに要する電
流が流れず、フュージブルリンク２３およびヒューズ２
４，２５は溶断しないという問題があった。
レアショートが発生した場合は、溶断させるに要する電
流が流れず、フュージブルリンク２３およびヒューズ２
４，２５は溶断しないという問題があった。
【０００５】本発明は確実に電源を遮断する電源遮断装
置を提供することを課題とする。
置を提供することを課題とする。
【０００６】
【課題を解決するための手段】請求項１の発明において
は、電源遮断手段と、前記電源遮断手段に接続された第
１の電極、また共通の駆動回路に接続された制御電極、
および第２の電極を有する第１の半導体素子および第２
の半導体素子と、前記第１の半導体素子の前記第２の電
極に負荷を接続し、また前記第２の半導体素子の前記第
２の電極に抵抗を接続し、前記第１および第２の半導体
素子の前記第２の電極の電圧を比較し、比較結果によっ
て前記電源遮断手段に遮断指令を送出するコンパレータ
と、を備える。
は、電源遮断手段と、前記電源遮断手段に接続された第
１の電極、また共通の駆動回路に接続された制御電極、
および第２の電極を有する第１の半導体素子および第２
の半導体素子と、前記第１の半導体素子の前記第２の電
極に負荷を接続し、また前記第２の半導体素子の前記第
２の電極に抵抗を接続し、前記第１および第２の半導体
素子の前記第２の電極の電圧を比較し、比較結果によっ
て前記電源遮断手段に遮断指令を送出するコンパレータ
と、を備える。
【０００７】請求項２の発明においては、前記第２の半
導体素子の前記第２の電極に接続される前記抵抗の抵抗
値を、前記第１の半導体素子を介して前記負荷方向に遮
断しようとする電流が流れたときの前記第２の電極の電
圧が前記第２の半導体素子の前記第２の電極の電圧より
高くなるよう設定する。
導体素子の前記第２の電極に接続される前記抵抗の抵抗
値を、前記第１の半導体素子を介して前記負荷方向に遮
断しようとする電流が流れたときの前記第２の電極の電
圧が前記第２の半導体素子の前記第２の電極の電圧より
高くなるよう設定する。
【０００８】請求項３の発明においては、前記コンパレ
ータに入力される前記第２の半導体素子の前記第２の電
極の電圧に代えて、前記第２の半導体素子の前記第２の
電極に可変分圧回路を接続し、該可変分圧回路によって
分圧された電圧を入力する。
ータに入力される前記第２の半導体素子の前記第２の電
極の電圧に代えて、前記第２の半導体素子の前記第２の
電極に可変分圧回路を接続し、該可変分圧回路によって
分圧された電圧を入力する。
【０００９】請求項４の発明においては、前記コンパレ
ータに入力される前記第１の半導体素子の前記第２の電
極の電圧に代えて、前記第１の半導体素子の前記第１お
よび第２の電極間に可変分圧回路を接続し、該可変分圧
回路で分圧された電圧を入力する。
ータに入力される前記第１の半導体素子の前記第２の電
極の電圧に代えて、前記第１の半導体素子の前記第１お
よび第２の電極間に可変分圧回路を接続し、該可変分圧
回路で分圧された電圧を入力する。
【００１０】請求項５の発明においては、前記第１の半
導体素子の前記第２の電極の電圧と前記第２の半導体素
子の前記第２の電極の電圧を分圧した電圧とを入力する
第２のコンパレータと、該第２のコンパレータ出力によ
って警告を発する警告部を設ける。
導体素子の前記第２の電極の電圧と前記第２の半導体素
子の前記第２の電極の電圧を分圧した電圧とを入力する
第２のコンパレータと、該第２のコンパレータ出力によ
って警告を発する警告部を設ける。
【００１１】請求項６の発明においては、前記第２の半
導体素子が、同一電気的条件のもとにおいて、前記第１
の半導体素子より前記第１および第２の電極間に流れる
電流値が小さいものとする。
導体素子が、同一電気的条件のもとにおいて、前記第１
の半導体素子より前記第１および第２の電極間に流れる
電流値が小さいものとする。
【００１２】また、請求項７の発明においては、前記電
源遮断手段をフュージブルリンクで構成し、前記コンパ
レータよりの遮断指令により切断または溶断させる。
源遮断手段をフュージブルリンクで構成し、前記コンパ
レータよりの遮断指令により切断または溶断させる。
【００１３】
【発明の実施の形態】本発明の実施の形態を図１を参照
して説明する。図１は本発明の第１の実施例の構成図で
ある。
して説明する。図１は本発明の第１の実施例の構成図で
ある。
【００１４】図１に示すように、負荷３は、フュージブ
ルリンク２、ＦＥＴ４およびワイヤハーネス３ａを介し
てバッテリ１に接続されている。
ルリンク２、ＦＥＴ４およびワイヤハーネス３ａを介し
てバッテリ１に接続されている。
【００１５】また図１において、５はＦＥＴ、６は駆動
回路、７および８は抵抗、９はコンパレータである。
回路、７および８は抵抗、９はコンパレータである。
【００１６】ＦＥＴ４および５のドレインＤはフュージ
ブルリンク２を介してバッテリ１に、またゲートＧは抵
抗７を介して駆動回路６に接続されている。
ブルリンク２を介してバッテリ１に、またゲートＧは抵
抗７を介して駆動回路６に接続されている。
【００１７】またＦＥＴ４のソースＳはワイヤハーネス
３ａを介して負荷３に、ＦＥＴ５のソースＳは抵抗８に
接続されている。
３ａを介して負荷３に、ＦＥＴ５のソースＳは抵抗８に
接続されている。
【００１８】コンパレータ９はＦＥＴ４および５のソー
ス電圧を比較し、ＦＥＴ４のソース電圧がＦＥＴ５のソ
ース電圧より高いときは“１”を出力し、フュージブル
リンク２を切断または溶断する。
ス電圧を比較し、ＦＥＴ４のソース電圧がＦＥＴ５のソ
ース電圧より高いときは“１”を出力し、フュージブル
リンク２を切断または溶断する。
【００１９】すなわち、フュージブルリンク２はコンパ
レータ９より遮断指令“１”が出力されると、ガス圧ま
たはスプリング力によってリンクを切断したり、またヒ
ータ等により溶断する手段が備えられている。
レータ９より遮断指令“１”が出力されると、ガス圧ま
たはスプリング力によってリンクを切断したり、またヒ
ータ等により溶断する手段が備えられている。
【００２０】駆動回路６は、トランジスタＱ１およびＱ
２の直列回路で構成され、図示しないチャージポンプに
よってバッテリ１の電圧ＶB より高い電圧Ｖp が供給さ
れている。
２の直列回路で構成され、図示しないチャージポンプに
よってバッテリ１の電圧ＶB より高い電圧Ｖp が供給さ
れている。
【００２１】また図示しないスイッチより“１”が入力
されるとトランジスタＱ１はオン、トランジスタＱ２は
オフとなり、駆動回路６よりＶp なる制御電圧が出力さ
れ、逆に図示しないスイッチより“０”が入力されると
トランジスタＱ１はオフ、Ｑ２はオンとなり、駆動回路
６より出力される制御電圧は０となる。
されるとトランジスタＱ１はオン、トランジスタＱ２は
オフとなり、駆動回路６よりＶp なる制御電圧が出力さ
れ、逆に図示しないスイッチより“０”が入力されると
トランジスタＱ１はオフ、Ｑ２はオンとなり、駆動回路
６より出力される制御電圧は０となる。
【００２２】制御回路６よりＶp なる制御電圧が出力さ
れると、ＦＥＴ１および２のドレインよりソースに電流
が流れる。
れると、ＦＥＴ１および２のドレインよりソースに電流
が流れる。
【００２３】いまＦＥＴに流れる電流をＩＤ、ソースに
接続される抵抗をＲとすると、ドレイン・ソース間電圧
ＶDSおよびゲート・ソース間電圧ＶGSは、 ＶDS＝ＶB −ＩＤ・Ｒ …（１） ＶGS＝Ｖp −ＩＤ・Ｒ …（２） となる。
接続される抵抗をＲとすると、ドレイン・ソース間電圧
ＶDSおよびゲート・ソース間電圧ＶGSは、 ＶDS＝ＶB −ＩＤ・Ｒ …（１） ＶGS＝Ｖp −ＩＤ・Ｒ …（２） となる。
【００２４】図５はＦＥＴのドレイン・ソース間電圧Ｖ
DSに対するドレイン電流ＩＤの特性を示しており、ドレ
イン電流ＩＤはゲート・ソース間電圧ＶGSによって左右
される。
DSに対するドレイン電流ＩＤの特性を示しており、ドレ
イン電流ＩＤはゲート・ソース間電圧ＶGSによって左右
される。
【００２５】したがって、式（１）および（２）および
図５のＦＥＴ特性により、図５の負荷抵抗線に示される
ように、負荷抵抗Ｒが小になるとドレイン電流ＩＤは増
大し、ドレイン・ソース間電圧ＶDSは小となり、逆に負
荷抵抗Ｒが大になるとドレイン電流ＩＤは減少し、ドレ
イン・ソース間電圧ＶDSは大となる。
図５のＦＥＴ特性により、図５の負荷抵抗線に示される
ように、負荷抵抗Ｒが小になるとドレイン電流ＩＤは増
大し、ドレイン・ソース間電圧ＶDSは小となり、逆に負
荷抵抗Ｒが大になるとドレイン電流ＩＤは減少し、ドレ
イン・ソース間電圧ＶDSは大となる。
【００２６】図１で示すＦＥＴ４および５が同一特性で
ある場合は、ＦＥＴ５のソースに接続する抵抗８の抵抗
値をＦＥＴ４のソースに接続される負荷３の負荷抵抗値
より大とすると、ＦＥＴ４のソース電圧はＦＥＴ５のソ
ース電圧より大となり、コンパレータ９の出力には
“１”が出力される。
ある場合は、ＦＥＴ５のソースに接続する抵抗８の抵抗
値をＦＥＴ４のソースに接続される負荷３の負荷抵抗値
より大とすると、ＦＥＴ４のソース電圧はＦＥＴ５のソ
ース電圧より大となり、コンパレータ９の出力には
“１”が出力される。
【００２７】したがって、ＦＥＴ５のソースＳに接続さ
れる抵抗８の抵抗値をＦＥＴ４のソースＳに接続される
負荷３の抵抗値より低く設定しておく。
れる抵抗８の抵抗値をＦＥＴ４のソースＳに接続される
負荷３の抵抗値より低く設定しておく。
【００２８】このように抵抗８の抵抗値を負荷３の抵抗
値より低く設定することにより、コンパレータ９より
“０”が出力される。
値より低く設定することにより、コンパレータ９より
“０”が出力される。
【００２９】いま負荷３を接続するワイヤハーネス３ａ
にレアショートが発生するとＦＥＴ４のソースＳに接続
される等価的な負荷抵抗値がＦＥＴ５のソースＳに接続
されている抵抗８の抵抗値より低くなり、コンパレータ
９より“１”が出力され、フュージブルリンク２を切断
または溶断して保護する。
にレアショートが発生するとＦＥＴ４のソースＳに接続
される等価的な負荷抵抗値がＦＥＴ５のソースＳに接続
されている抵抗８の抵抗値より低くなり、コンパレータ
９より“１”が出力され、フュージブルリンク２を切断
または溶断して保護する。
【００３０】したがって、抵抗８の抵抗値は、ワイヤハ
ーネス３ａにレアショートが発生し、フュージブルリン
ク２を切断または溶断させたい等価負荷抵抗値に予め設
定されている。
ーネス３ａにレアショートが発生し、フュージブルリン
ク２を切断または溶断させたい等価負荷抵抗値に予め設
定されている。
【００３１】つぎに、図２を参照して、本発明の第２の
実施例を説明する。図２は第２の実施例の構成図であ
る。
実施例を説明する。図２は第２の実施例の構成図であ
る。
【００３２】第１の実施例においては負荷３が固定であ
った場合で、負荷３が変化した場合はＦＥＴ５のソース
に接続されている抵抗８の抵抗を取り替える必要があっ
た。
った場合で、負荷３が変化した場合はＦＥＴ５のソース
に接続されている抵抗８の抵抗を取り替える必要があっ
た。
【００３３】第２の実施例では、図２に示すように、Ｆ
ＥＴ５のソースに接続される抵抗をスライド抵抗１０と
し、スライド抵抗１０によって分圧された電圧をコンパ
レータ９に入力する。
ＥＴ５のソースに接続される抵抗をスライド抵抗１０と
し、スライド抵抗１０によって分圧された電圧をコンパ
レータ９に入力する。
【００３４】このように分圧された電圧を入力すること
によって負荷３が変化しても対処することができる。
によって負荷３が変化しても対処することができる。
【００３５】また図３は第３の実施例の構成図を示して
いる。
いる。
【００３６】図２の第２の実施例では、ＦＥＴ５のソー
ス電圧を分圧してコンパレータ９に入力していたが、第
３の実施例ではＦＥＴ４のドレイン・ソース間の電圧を
分圧してコンパレータ９に入力するようにしている。
ス電圧を分圧してコンパレータ９に入力していたが、第
３の実施例ではＦＥＴ４のドレイン・ソース間の電圧を
分圧してコンパレータ９に入力するようにしている。
【００３７】ドレイン・ソース間の電圧ＶDSは前述した
式（１）で表され、 ＶDS＝ＶB −ＩＤ・Ｒ …（１） で表される。
式（１）で表され、 ＶDS＝ＶB −ＩＤ・Ｒ …（１） で表される。
【００３８】第１の実施例ではソース電圧、すなわち式
（１）のＩＤ・Ｒをコンパレータ５に入力していたが、
ＶB は一定であるので、ＩＤ・Ｒに代えてＶDSを入力さ
せてもよい。
（１）のＩＤ・Ｒをコンパレータ５に入力していたが、
ＶB は一定であるので、ＩＤ・Ｒに代えてＶDSを入力さ
せてもよい。
【００３９】この場合ＶDSを抵抗１１および可変抵抗１
２により分圧してコンパレータ９に入力させることによ
り、コンパレータ９に入力される電圧が変化し、抵抗８
を変化させたと同様の効果が得られる。
２により分圧してコンパレータ９に入力させることによ
り、コンパレータ９に入力される電圧が変化し、抵抗８
を変化させたと同様の効果が得られる。
【００４０】つぎに、図４を参照して、本発明の第４の
実施例を説明する。
実施例を説明する。
【００４１】第１〜第３の実施例ではレアショートが発
生するとフュージブルリンク２を切断または溶断させて
いたが、第４の実施例ではレアショートの発生が生じ始
めると警報を発するようにしたものである。
生するとフュージブルリンク２を切断または溶断させて
いたが、第４の実施例ではレアショートの発生が生じ始
めると警報を発するようにしたものである。
【００４２】すなわち、図１に示すＦＥＴ５のソースＳ
に接続される抵抗８に代えて、図４に示すように抵抗８
ａおよび８ｂを直列し、抵抗８ａおよび８ｂによって分
圧された電圧とＦＥＴ４のソース電圧をコンパレータ１
３で比較されている。
に接続される抵抗８に代えて、図４に示すように抵抗８
ａおよび８ｂを直列し、抵抗８ａおよび８ｂによって分
圧された電圧とＦＥＴ４のソース電圧をコンパレータ１
３で比較されている。
【００４３】すなわち、レアショートが徐々に進行する
とＦＥＴ４のソースＳに接続される等価負荷抵抗値が減
少し、抵抗８ａおよび８ｂで分圧された電圧と等しく、
または大になったときコンパレータ１３は“１”を出力
する。
とＦＥＴ４のソースＳに接続される等価負荷抵抗値が減
少し、抵抗８ａおよび８ｂで分圧された電圧と等しく、
または大になったときコンパレータ１３は“１”を出力
する。
【００４４】コンパレータ１３より“１”が出力される
と警告部１４より警告を発する。
と警告部１４より警告を発する。
【００４５】なお実施例ではＦＥＴ４および５は同じも
のを使用するものとして説明したが、同じものを使用し
た場合はＦＥＴ５にはＦＥＴ４と同じ電流が流れ、電源
が消費される。したがって、この消費を無くするために
はＦＥＴ５のチャネル幅をＦＥＴ４のチャネル幅より小
のものを使用することによって同一ゲート電圧が印加さ
れてもドレインよりソースに流れる電流ＩＤが少なくな
り、電源の消費を下げることができる。
のを使用するものとして説明したが、同じものを使用し
た場合はＦＥＴ５にはＦＥＴ４と同じ電流が流れ、電源
が消費される。したがって、この消費を無くするために
はＦＥＴ５のチャネル幅をＦＥＴ４のチャネル幅より小
のものを使用することによって同一ゲート電圧が印加さ
れてもドレインよりソースに流れる電流ＩＤが少なくな
り、電源の消費を下げることができる。
【００４６】
【発明の効果】第１および第２の半導体素子の第１の電
極を電源に、また制御電極を駆動回路に接続し、第１の
半導体素子の第２の電極を負荷に、また第２の半導体素
子の第２の電極に抵抗を接続し、第１および第２の半導
体素子の第２の電極の電圧を比較し、比較結果によって
電源遮断手段を動作させるようにしたので、レアショー
トが発生しても確実に電源を遮断することができる。
極を電源に、また制御電極を駆動回路に接続し、第１の
半導体素子の第２の電極を負荷に、また第２の半導体素
子の第２の電極に抵抗を接続し、第１および第２の半導
体素子の第２の電極の電圧を比較し、比較結果によって
電源遮断手段を動作させるようにしたので、レアショー
トが発生しても確実に電源を遮断することができる。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】本発明の第３の実施例の構成図である。
【図４】本発明の第４の実施例の構成図である。
【図５】ＦＥＴの特性説明図である。
【図６】従来例の説明図である。
１ バッテリ ２ フュージブルリンク ３ 負荷 ４，５ ＦＥＴ ６ 駆動回路 ７，８，８ａ，８ｂ，１１ 抵抗 ９，１３ コンパレータ １０ スライド抵抗 １２ 可変抵抗
Claims (7)
- 【請求項１】 電源遮断手段と、 前記電源遮断手段に接続された第１の電極、また共通の
駆動回路に接続された制御電極、および第２の電極を有
する第１の半導体素子および第２の半導体素子と、 前記第１の半導体素子の前記第２の電極に負荷を接続
し、また前記第２の半導体素子の前記第２の電極に抵抗
を接続し、 前記第１および第２の半導体素子の前記第２の電極の電
圧を比較し、比較結果によって前記電源遮断手段に遮断
指令を送出するコンパレータと、を備えたことを特徴と
する電源遮断装置。 - 【請求項２】 前記第２の半導体素子の前記第２の電極
に接続される前記抵抗の抵抗値を、前記第１の半導体素
子を介して前記負荷方向に遮断しようとする電流が流れ
たときの前記第２の電極の電圧が前記第２の半導体素子
の前記第２の電極の電圧より高くなるよう設定されてい
ることを特徴とする請求項１記載の電源遮断装置。 - 【請求項３】 前記コンパレータに入力される前記第２
の半導体素子の前記第２の電極の電圧に代えて、前記第
２の半導体素子の前記第２の電極に可変分圧回路を接続
し、該可変分圧回路によって分圧された電圧を入力する
ようにしたことを特徴とする請求項１または２記載の電
源遮断装置。 - 【請求項４】 前記コンパレータに入力される前記第１
の半導体素子の前記第２の電極の電圧に代えて、前記第
１の半導体素子の前記第１および第２の電極間に可変分
圧回路を接続し、該可変分圧回路で分圧された電圧を入
力するようにしたことを特徴とする請求項１，２または
３記載の電源遮断装置。 - 【請求項５】 前記第１の半導体素子の前記第２の電極
の電圧と前記第２の半導体素子の前記第２の電極の電圧
を分圧した電圧とを入力する第２のコンパレータと、該
第２のコンパレータ出力によって警告を発する警告部を
設けたことを特徴とする請求項１，２，３または４記載
の電源遮断装置。 - 【請求項６】 前記第２の半導体素子が、同一電気的条
件のもとにおいて、前記第１の半導体素子より前記第１
および第２の電極間に流れる電流値が小さいものである
ことを特徴とする請求項１，２，３，４または５記載の
電源遮断装置。 - 【請求項７】 前記電源遮断手段をフュージブルリンク
で構成し、前記コンパレータよりの遮断指令により切断
または溶断させるものであることを特徴とする請求項
１，２，３，４，５または６記載の電源遮断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11048073A JP2000253560A (ja) | 1999-02-25 | 1999-02-25 | 電源遮断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11048073A JP2000253560A (ja) | 1999-02-25 | 1999-02-25 | 電源遮断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000253560A true JP2000253560A (ja) | 2000-09-14 |
Family
ID=12793182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11048073A Abandoned JP2000253560A (ja) | 1999-02-25 | 1999-02-25 | 電源遮断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000253560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005031622B4 (de) * | 2004-07-06 | 2008-05-21 | Yazaki Corp. | Steuervorrichtung eines Halbleiterschalters |
| US7791853B2 (en) | 2004-06-16 | 2010-09-07 | Yazaki Corporation | Control apparatus of semiconductor switch |
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1999
- 1999-02-25 JP JP11048073A patent/JP2000253560A/ja not_active Abandoned
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