JPH05268724A - 出力保護回路 - Google Patents
出力保護回路Info
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- JPH05268724A JPH05268724A JP6085792A JP6085792A JPH05268724A JP H05268724 A JPH05268724 A JP H05268724A JP 6085792 A JP6085792 A JP 6085792A JP 6085792 A JP6085792 A JP 6085792A JP H05268724 A JPH05268724 A JP H05268724A
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- JP
- Japan
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- output
- power mos
- voltage
- current
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Abstract
(57)【要約】
【目的】 短絡時の出力電流を制限し、パワーＭＯＳ・
ＦＥＴが壊れないようにする出力保護回路を得る。 【構成】 パワーＭＯＳ・ＦＥＴ１のオン時に、そのド
レインが電源３に短絡すると、出力電流が増大し、この
時電流検出抵抗４による電圧降下が大きくなり、トラン
ジスタ５がオンとなる。このオンによりパワーＭＯＳ・
ＦＥＴ１のゲート電圧が上昇し、ソース電圧との差が縮
まり、パワーＭＯＳ・ＦＥＴ１のオン抵抗が増大して、
出力電流が制限される。
ＦＥＴが壊れないようにする出力保護回路を得る。 【構成】 パワーＭＯＳ・ＦＥＴ１のオン時に、そのド
レインが電源３に短絡すると、出力電流が増大し、この
時電流検出抵抗４による電圧降下が大きくなり、トラン
ジスタ５がオンとなる。このオンによりパワーＭＯＳ・
ＦＥＴ１のゲート電圧が上昇し、ソース電圧との差が縮
まり、パワーＭＯＳ・ＦＥＴ１のオン抵抗が増大して、
出力電流が制限される。
Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳ・ＦＥ
Ｔを使用した出力回路において、短絡時のパワーＭＯＳ
・ＦＥＴの保護を行う出力保護回路に関するものであ
る。
Ｔを使用した出力回路において、短絡時のパワーＭＯＳ
・ＦＥＴの保護を行う出力保護回路に関するものであ
る。
【０００２】
【従来の技術】従来、自動車等で使用されている電子制
御装置の外部負荷を駆動する回路は、バイポーラトラン
ジスタを使用したものが多かったが、ドライバ回路が簡
略化できることや、出力損失が小さいなどの理由で出力
回路のトランジスタにパワーＭＯＳ・ＦＥＴが多く使わ
れるようになってきている。
御装置の外部負荷を駆動する回路は、バイポーラトラン
ジスタを使用したものが多かったが、ドライバ回路が簡
略化できることや、出力損失が小さいなどの理由で出力
回路のトランジスタにパワーＭＯＳ・ＦＥＴが多く使わ
れるようになってきている。
【０００３】一般的には図３や図４に示すような出力回
路が用いられていた。図３に示す回路は電流流し出しの
タイプの出力回路で図４は電流流し込みタイプの出力回
路である。
路が用いられていた。図３に示す回路は電流流し出しの
タイプの出力回路で図４は電流流し込みタイプの出力回
路である。
【０００４】図３に示す従来回路例において、１は出力
電流を制御するＰチャネル型のパワーＭＯＳ・ＦＥＴ、
２は外部負荷、３はバッテリーなどの電源、６はゲート
電圧を設定するバイアス抵抗、８はパワーＭＯＳ・ＦＥ
Ｔ１をドライブするトランジスタ、９と１０はそのトラ
ンジスタ８のバイアス抵抗である。
電流を制御するＰチャネル型のパワーＭＯＳ・ＦＥＴ、
２は外部負荷、３はバッテリーなどの電源、６はゲート
電圧を設定するバイアス抵抗、８はパワーＭＯＳ・ＦＥ
Ｔ１をドライブするトランジスタ、９と１０はそのトラ
ンジスタ８のバイアス抵抗である。
【０００５】上記構成において入力がハイレベルになる
とトランジスタ８がＯＮしパワーＭＯＳ・ＦＥＴ１のソ
ース・ゲート間電圧が上昇しパワーＭＯＳ・ＦＥＴ１は
ＯＮし、電源３の電圧と外部負荷２の抵抗値によって定
まる電流がパワーＭＯＳ・ＦＥＴ１に流れる。
とトランジスタ８がＯＮしパワーＭＯＳ・ＦＥＴ１のソ
ース・ゲート間電圧が上昇しパワーＭＯＳ・ＦＥＴ１は
ＯＮし、電源３の電圧と外部負荷２の抵抗値によって定
まる電流がパワーＭＯＳ・ＦＥＴ１に流れる。
【０００６】図４において、図３と同一又は相当部分に
は同一符号２，３，６，８〜１０を付してその説明を省
略し、１ＡはＮチャネル型のパワーＭＯＳ・ＦＥＴであ
る。
は同一符号２，３，６，８〜１０を付してその説明を省
略し、１ＡはＮチャネル型のパワーＭＯＳ・ＦＥＴであ
る。
【０００７】上記構成において、入力がローレベルにな
るとトランジスタ８がＯＦＦし、バイアス抵抗６のプル
アップによりパワーＭＯＳ・ＦＥＴ１Ａのゲート・ソー
ス間電圧が上昇し、パワーＭＯＳ・ＦＥＴ１ＡはＯＮ
し、電源３の電圧と外部負荷２の抵抗値によって定まる
電流がパワーＭＯＳ・ＦＥＴ１Ａに流れる。
るとトランジスタ８がＯＦＦし、バイアス抵抗６のプル
アップによりパワーＭＯＳ・ＦＥＴ１Ａのゲート・ソー
ス間電圧が上昇し、パワーＭＯＳ・ＦＥＴ１ＡはＯＮ
し、電源３の電圧と外部負荷２の抵抗値によって定まる
電流がパワーＭＯＳ・ＦＥＴ１Ａに流れる。
【０００８】
【発明が解決しようとする課題】従来の回路が例えば自
動車用の制御装置の出力回路として電源電圧１２Ｖで使
用されている状態で、もしパワーＭＯＳ・ＦＥＴ１のド
レインがアースに短絡した場合もしくはパワーＭＯＳ・
ＦＥＴ１Ａのドレインが電源３の高電位側に短絡した場
合には、数十アンペアを超える非常に大きな電流が回路
に流れ、パワーＭＯＳ・ＦＥＴ１もしくは同１Ａの内部
のワイヤや半導体チップが過電流によって非常に短時間
のうちに破壊されるという問題点があった。
動車用の制御装置の出力回路として電源電圧１２Ｖで使
用されている状態で、もしパワーＭＯＳ・ＦＥＴ１のド
レインがアースに短絡した場合もしくはパワーＭＯＳ・
ＦＥＴ１Ａのドレインが電源３の高電位側に短絡した場
合には、数十アンペアを超える非常に大きな電流が回路
に流れ、パワーＭＯＳ・ＦＥＴ１もしくは同１Ａの内部
のワイヤや半導体チップが過電流によって非常に短時間
のうちに破壊されるという問題点があった。
【０００９】自動車等の電子制御装置の保守点検時には
整備者が出力端子にテスタなどを当て動作をチェックす
ることが多いが、その場合に誤って出力端子（ドレイ
ン）をケースや隣の端子にテスタのリードを通して一時
的に短絡してしまうことがあるが、このような１秒未満
程度の一時的な短絡に対して出力回路が破損してしまう
ことは、システムの信頼性を大きく損なうものである。
整備者が出力端子にテスタなどを当て動作をチェックす
ることが多いが、その場合に誤って出力端子（ドレイ
ン）をケースや隣の端子にテスタのリードを通して一時
的に短絡してしまうことがあるが、このような１秒未満
程度の一時的な短絡に対して出力回路が破損してしまう
ことは、システムの信頼性を大きく損なうものである。
【００１０】また出力電圧を検出して出力短絡時に出力
をＯＦＦする保護装置を設けたシステムの場合にも短絡
を感知してから出力をＯＦＦするまでの間は出力回路が
破壊しないようにする必要がある。
をＯＦＦする保護装置を設けたシステムの場合にも短絡
を感知してから出力をＯＦＦするまでの間は出力回路が
破壊しないようにする必要がある。
【００１１】従来のバイポーラトランジスタでは短絡し
た場合でも出力電流はベース電流の設定によってある程
度制限されるため短絡時でも１０アンペア程度の電流し
か流れず発熱によって破壊するまで１秒から数秒程度の
耐量があった。
た場合でも出力電流はベース電流の設定によってある程
度制限されるため短絡時でも１０アンペア程度の電流し
か流れず発熱によって破壊するまで１秒から数秒程度の
耐量があった。
【００１２】しかし、パワーＭＯＳ・ＦＥＴでは、多く
の場合十分なゲートとソース間の電圧をかけているため
短絡した場合はバイポーラトランジスタに対して５倍以
上の電流がながれ、パワーＭＯＳ・ＦＥＴの内部のワイ
ヤや半導体チップが過電流で数十msecで破壊してしまう
ため、実際の使用環境での出力回路の信頼性などに問題
点があった。
の場合十分なゲートとソース間の電圧をかけているため
短絡した場合はバイポーラトランジスタに対して５倍以
上の電流がながれ、パワーＭＯＳ・ＦＥＴの内部のワイ
ヤや半導体チップが過電流で数十msecで破壊してしまう
ため、実際の使用環境での出力回路の信頼性などに問題
点があった。
【００１３】この発明は上記の問題点を解消するために
なされたもので、バイポーラトランジスタなみの短絡耐
量時間を得られるように短絡時の電流を制限しパワーＭ
ＯＳ・ＦＥＴが壊れないようにする出力保護回路を得る
ことを目的とする。
なされたもので、バイポーラトランジスタなみの短絡耐
量時間を得られるように短絡時の電流を制限しパワーＭ
ＯＳ・ＦＥＴが壊れないようにする出力保護回路を得る
ことを目的とする。
【００１４】
【課題を解決するための手段】この発明の出力保護回路
は、出力回路において、出力電流を検出する検出手段
と、該検出結果に応じてパワーＭＯＳ・ＦＥＴのゲート
・ソース間の電圧を調整する調整手段を設けたものであ
る。
は、出力回路において、出力電流を検出する検出手段
と、該検出結果に応じてパワーＭＯＳ・ＦＥＴのゲート
・ソース間の電圧を調整する調整手段を設けたものであ
る。
【００１５】また、検出手段は調整手段を兼用するもの
である。
である。
【００１６】
【作用】この発明における出力保護回路は、出力電流を
検出手段により検出し、短絡時に検出手段から出力され
る変化した電圧によって調整手段としてのトランジスタ
をＯＮにして、パワーＭＯＳ・ＦＥＴのゲート電圧をソ
ース電圧に近づけて出力電流を抑制する。
検出手段により検出し、短絡時に検出手段から出力され
る変化した電圧によって調整手段としてのトランジスタ
をＯＮにして、パワーＭＯＳ・ＦＥＴのゲート電圧をソ
ース電圧に近づけて出力電流を抑制する。
【００１７】検出手段と調整手段を電流検出抵抗で兼用
させ、この抵抗の電圧を利用してパワーＭＯＳ・ＦＥＴ
のゲート・ソース間電圧を減少させ、パワーＭＯＳ・Ｆ
ＥＴのオン抵抗を上昇させる事により、短絡時の出力電
流を抑制する。
させ、この抵抗の電圧を利用してパワーＭＯＳ・ＦＥＴ
のゲート・ソース間電圧を減少させ、パワーＭＯＳ・Ｆ
ＥＴのオン抵抗を上昇させる事により、短絡時の出力電
流を抑制する。
【００１８】
【実施例】次に、この発明の出力保護回路を図に示す実
施例について説明する。図１と図２はこの発明の各実施
例に係わる回路図である。出力回路には電流を流し出す
図１に示す回路と、電流を流し込む図２に示す回路とが
あり保護動作の原理が一部異なっている。
施例について説明する。図１と図２はこの発明の各実施
例に係わる回路図である。出力回路には電流を流し出す
図１に示す回路と、電流を流し込む図２に示す回路とが
あり保護動作の原理が一部異なっている。
【００１９】実施例１．図１において、１は出力電流を
制御するＰチャネル型のパワーＭＯＳ・ＦＥＴ、２はそ
のドレインとアース間に接続された外部負荷、３は負極
側がアースされたバッテリーなどの電源、４は電源３の
正極側とパワーＭＯＳ・ＦＥＴ１のソース間に接続さ
れ、電流を検出する電流検出抵抗、５はゲート電圧を制
限するトランジスタ、６，７はゲート電圧を設定するバ
イアス抵抗である。
制御するＰチャネル型のパワーＭＯＳ・ＦＥＴ、２はそ
のドレインとアース間に接続された外部負荷、３は負極
側がアースされたバッテリーなどの電源、４は電源３の
正極側とパワーＭＯＳ・ＦＥＴ１のソース間に接続さ
れ、電流を検出する電流検出抵抗、５はゲート電圧を制
限するトランジスタ、６，７はゲート電圧を設定するバ
イアス抵抗である。
【００２０】トランジスタ５は、エミッタ・ベース間が
電流検出抵抗４の両端に接続され、コレクタがパワーＭ
ＯＳ・ＦＥＴ１のゲートに接続されている。トランジス
タ５のエミッタ・コレクタ間に接続されたバイアス抵抗
６はバイアス抵抗７との接続点がパワーＭＯＳ・ＦＥＴ
１のゲートに接続されている。
電流検出抵抗４の両端に接続され、コレクタがパワーＭ
ＯＳ・ＦＥＴ１のゲートに接続されている。トランジス
タ５のエミッタ・コレクタ間に接続されたバイアス抵抗
６はバイアス抵抗７との接続点がパワーＭＯＳ・ＦＥＴ
１のゲートに接続されている。
【００２１】８はパワーＭＯＳ・ＦＥＴ１をドライブす
るトランジスタであり、エミッタ接地され、コレクタが
バイアス抵抗７の残りの一端部に接続されている。９，
１０はトランジスタ８のバイアス抵抗である。
るトランジスタであり、エミッタ接地され、コレクタが
バイアス抵抗７の残りの一端部に接続されている。９，
１０はトランジスタ８のバイアス抵抗である。
【００２２】次に、図１を参照して実施例１の動作につ
いて説明する。入力端子がローレベルの場合、トランジ
スタ８はＯＦＦとなっている。これにより、パワーＭＯ
Ｓ・ＦＥＴ１のゲートとソースはほぼ同電位で電位差が
なく、パワーＭＯＳ・ＦＥＴ１もＯＦＦとなっている。
従って、外部負荷２には電流が流れない。
いて説明する。入力端子がローレベルの場合、トランジ
スタ８はＯＦＦとなっている。これにより、パワーＭＯ
Ｓ・ＦＥＴ１のゲートとソースはほぼ同電位で電位差が
なく、パワーＭＯＳ・ＦＥＴ１もＯＦＦとなっている。
従って、外部負荷２には電流が流れない。
【００２３】入力端子がハイレベルの場合、トランジス
タ８はＯＮとなっている。この状態では、後述するよう
にパワーＭＯＳ・ＦＥＴ１もＯＮとなっている。通常出
力ＯＮの場合は出力電流は外部負荷２の抵抗値と電源３
の電圧でほぼきまり予め予想された電流になっている。
この場合電流検出抵抗４の電圧下降は小さくトランジス
タ５はＯＦＦしている。よって、パワーＭＯＳ・ＦＥＴ
１のゲートの電圧はバイアス抵抗６，７によって定ま
り、そのソース・ゲート間の電圧は十分大きく取れるよ
うな電圧に設定されているのでパワーＭＯＳ・ＦＥＴ１
のオン抵抗は小さく出力電流を制限しない。
タ８はＯＮとなっている。この状態では、後述するよう
にパワーＭＯＳ・ＦＥＴ１もＯＮとなっている。通常出
力ＯＮの場合は出力電流は外部負荷２の抵抗値と電源３
の電圧でほぼきまり予め予想された電流になっている。
この場合電流検出抵抗４の電圧下降は小さくトランジス
タ５はＯＦＦしている。よって、パワーＭＯＳ・ＦＥＴ
１のゲートの電圧はバイアス抵抗６，７によって定ま
り、そのソース・ゲート間の電圧は十分大きく取れるよ
うな電圧に設定されているのでパワーＭＯＳ・ＦＥＴ１
のオン抵抗は小さく出力電流を制限しない。
【００２４】次にこの出力ＯＮの状態で出力がアースに
短絡された（例えばドレインがアースされた）場合は、
出力電流が大きくなり、電流検出抵抗４の電圧下降が大
きくなりトランジスタ５が動作する。これによりバイア
ス抵抗７にかかる電圧が大きくなることによりソース・
ゲート間電圧が小さくなり、その結果オン抵抗が上がり
出力電流を制限し、ある一定値以上の電流の増加をおさ
える。これによって瞬間的に大電流が流れるのみなので
パワーＭＯＳ・ＦＥＴ１が非常に短時間で破壊するのを
防止することが出来る。
短絡された（例えばドレインがアースされた）場合は、
出力電流が大きくなり、電流検出抵抗４の電圧下降が大
きくなりトランジスタ５が動作する。これによりバイア
ス抵抗７にかかる電圧が大きくなることによりソース・
ゲート間電圧が小さくなり、その結果オン抵抗が上がり
出力電流を制限し、ある一定値以上の電流の増加をおさ
える。これによって瞬間的に大電流が流れるのみなので
パワーＭＯＳ・ＦＥＴ１が非常に短時間で破壊するのを
防止することが出来る。
【００２５】実施例２．図２において、図１と同一符号
を付した部分は同一部分を示す。１Ａは出力電流を制御
するＮチャネル型のパワーＭＯＳ・ＦＥＴで、そのドレ
インと電源３の正極側との間に外部負荷２が、そのソー
スとアースすなわち電源３の負極側との間に電流検出抵
抗４がそれぞれ接続されている。また、パワーＭＯＳ・
ＦＥＴ１Ａのゲートはトランジスタ８のコレクタとプル
アップされたバイアス抵抗６の一端に接続されている。
を付した部分は同一部分を示す。１Ａは出力電流を制御
するＮチャネル型のパワーＭＯＳ・ＦＥＴで、そのドレ
インと電源３の正極側との間に外部負荷２が、そのソー
スとアースすなわち電源３の負極側との間に電流検出抵
抗４がそれぞれ接続されている。また、パワーＭＯＳ・
ＦＥＴ１Ａのゲートはトランジスタ８のコレクタとプル
アップされたバイアス抵抗６の一端に接続されている。
【００２６】次に、図２を参照して実施例２の動作につ
いて説明する。入力端子がハイレベルの場合、トランジ
スタ８がＯＮとなっており、パワーＭＯＳ・ＦＥＴ１Ａ
のゲート電圧はアース電位にあり、ソース電圧も同様で
パワーＭＯＳ・ＦＥＴ１ＡはＯＦＦとなっている。これ
により、外部負荷２には電流が流れない。
いて説明する。入力端子がハイレベルの場合、トランジ
スタ８がＯＮとなっており、パワーＭＯＳ・ＦＥＴ１Ａ
のゲート電圧はアース電位にあり、ソース電圧も同様で
パワーＭＯＳ・ＦＥＴ１ＡはＯＦＦとなっている。これ
により、外部負荷２には電流が流れない。
【００２７】入力端子がローレベルの場合、トランジス
タ８はＯＦＦ状態であり、後述するようにパワーＭＯＳ
・ＦＥＴ１Ａはそのゲートがバイアス抵抗６によってプ
ルアップされているためにＯＮ状態である。通常出力Ｏ
Ｎの場合は出力電流は外部負荷２の抵抗値と電源３の電
圧でほぼきまり予め予想された電流になっている。
タ８はＯＦＦ状態であり、後述するようにパワーＭＯＳ
・ＦＥＴ１Ａはそのゲートがバイアス抵抗６によってプ
ルアップされているためにＯＮ状態である。通常出力Ｏ
Ｎの場合は出力電流は外部負荷２の抵抗値と電源３の電
圧でほぼきまり予め予想された電流になっている。
【００２８】この場合、電流検出抵抗４にかかる電圧は
小さくパワーＭＯＳ・ＦＥＴ１Ａのソースの電圧はアー
ス電圧にほぼ等しく、そのゲートの電圧は予め設定され
たパワーＭＯＳ・ＦＥＴ１ＡをＯＮさせるのに必要な電
圧よりやや高い電圧にプルアップされているので、ゲー
ト・ソース間の電圧は十分大きく取れ、パワーＭＯＳ・
ＦＥＴ１Ａのオン抵抗は小さく出力電流を制限しない。
小さくパワーＭＯＳ・ＦＥＴ１Ａのソースの電圧はアー
ス電圧にほぼ等しく、そのゲートの電圧は予め設定され
たパワーＭＯＳ・ＦＥＴ１ＡをＯＮさせるのに必要な電
圧よりやや高い電圧にプルアップされているので、ゲー
ト・ソース間の電圧は十分大きく取れ、パワーＭＯＳ・
ＦＥＴ１Ａのオン抵抗は小さく出力電流を制限しない。
【００２９】次にこの出力ＯＮの状態で出力が電源３に
短絡された（例えばドレインが電源３の正極側に短絡さ
れた）場合は、出力電流が大きくなり、電流検出抵抗４
にかかる電圧が大きくなることによってパワーＭＯＳ・
ＦＥＴ１Ａのソースの電圧が上昇し、ゲート電圧は固定
されているためゲート・ソース間電圧が小さくなり、そ
の結果オン抵抗が上がり出力電流を制限し、ある一定値
以上の電流の増加を押える。これによって瞬間的に大電
流が流れるのみなのでパワーＭＯＳ・ＦＥＴ１Ａが非常
に短時間で破壊するのを防止することが出来る。
短絡された（例えばドレインが電源３の正極側に短絡さ
れた）場合は、出力電流が大きくなり、電流検出抵抗４
にかかる電圧が大きくなることによってパワーＭＯＳ・
ＦＥＴ１Ａのソースの電圧が上昇し、ゲート電圧は固定
されているためゲート・ソース間電圧が小さくなり、そ
の結果オン抵抗が上がり出力電流を制限し、ある一定値
以上の電流の増加を押える。これによって瞬間的に大電
流が流れるのみなのでパワーＭＯＳ・ＦＥＴ１Ａが非常
に短時間で破壊するのを防止することが出来る。
【００３０】
【発明の効果】以上に述べたようにこの発明によれば比
較的簡単な回路構成で短時間の短絡に対する保護を行う
ことが出来、整備者が誤って瞬間的に短絡させた場合
や、出力短絡を検出し出力をＯＦＦする保護システムが
動作するまでの間のパワーＭＯＳ・ＦＥＴの破損を防ぐ
ことが出来る等の効果がある。
較的簡単な回路構成で短時間の短絡に対する保護を行う
ことが出来、整備者が誤って瞬間的に短絡させた場合
や、出力短絡を検出し出力をＯＦＦする保護システムが
動作するまでの間のパワーＭＯＳ・ＦＥＴの破損を防ぐ
ことが出来る等の効果がある。
【図１】この発明の一実施例による出力保護回路を含む
出力回路の回路図である。
出力回路の回路図である。
【図２】この発明の他の一実施例による出力保護回路を
含む出力回路の回路図である。
含む出力回路の回路図である。
【図３】従来回路の回路図である。
【図４】他の従来回路の回路図である。
【符号の説明】 １，１Ａ パワーＭＯＳ・ＦＥＴ ２ 外部負荷 ３ 電源 ４ 電流検出抵抗 ５，８ トランジスタ ６，７，９，１０ バイアス抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】次にこの出力ＯＮの状態で出力がアースに
短絡された（例えばドレインがアースされた）場合は、
出力電流が大きくなり、電流検出抵抗４の電圧下降が大
きくなりトランジスタ５が動作する。これによりバイア
ス抵抗７にかかる電圧が大きくなることによりソース・
ゲート間電圧が小さくなり、その結果オン抵抗が上がり
出力電流を制限し、ある一定値以上の電流の増加をおさ
える。これによってパワーＭＯＳ・ＦＥＴ１が非常に短
時間で破壊するのを防止することが出来る。
短絡された（例えばドレインがアースされた）場合は、
出力電流が大きくなり、電流検出抵抗４の電圧下降が大
きくなりトランジスタ５が動作する。これによりバイア
ス抵抗７にかかる電圧が大きくなることによりソース・
ゲート間電圧が小さくなり、その結果オン抵抗が上がり
出力電流を制限し、ある一定値以上の電流の増加をおさ
える。これによってパワーＭＯＳ・ＦＥＴ１が非常に短
時間で破壊するのを防止することが出来る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次にこの出力ＯＮの状態で出力が電源３に
短絡された（例えばドレインが電源３の正極側に短絡さ
れた）場合は、出力電流が大きくなり、電流検出抵抗４
にかかる電圧が大きくなることによってパワーＭＯＳ・
ＦＥＴ１Ａのソースの電圧が上昇し、ゲート電圧は固定
されているためゲート・ソース間電圧が小さくなり、そ
の結果オン抵抗が上がり出力電流を制限し、ある一定値
以上の電流の増加を押える。これによってパワーＭＯＳ
・ＦＥＴ１Ａが非常に短時間で破壊するのを防止するこ
とが出来る。
短絡された（例えばドレインが電源３の正極側に短絡さ
れた）場合は、出力電流が大きくなり、電流検出抵抗４
にかかる電圧が大きくなることによってパワーＭＯＳ・
ＦＥＴ１Ａのソースの電圧が上昇し、ゲート電圧は固定
されているためゲート・ソース間電圧が小さくなり、そ
の結果オン抵抗が上がり出力電流を制限し、ある一定値
以上の電流の増加を押える。これによってパワーＭＯＳ
・ＦＥＴ１Ａが非常に短時間で破壊するのを防止するこ
とが出来る。
Claims (2)
- 【請求項１】 パワーＭＯＳ・ＦＥＴを使用した出力回
路において、出力電流を検出する検出手段と、該検出結
果に応じてゲート・ソース間の電圧を調整する調整手段
とを備え、出力端子の短時間の短絡時に出力電流を抑制
する事を特徴とする出力保護回路。 - 【請求項２】 上記検出手段は上記調整手段を兼用する
事を特徴とする出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6085792A JPH05268724A (ja) | 1992-03-18 | 1992-03-18 | 出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6085792A JPH05268724A (ja) | 1992-03-18 | 1992-03-18 | 出力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268724A true JPH05268724A (ja) | 1993-10-15 |
Family
ID=13154475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6085792A Pending JPH05268724A (ja) | 1992-03-18 | 1992-03-18 | 出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218810B1 (en) | 1999-03-02 | 2001-04-17 | Fujitsu Limited | Output circuit and battery pack |
| CN103956721A (zh) * | 2014-05-13 | 2014-07-30 | 北京拓盛电子科技有限公司 | 电池防爆电路以及电池充电电路 |
-
1992
- 1992-03-18 JP JP6085792A patent/JPH05268724A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218810B1 (en) | 1999-03-02 | 2001-04-17 | Fujitsu Limited | Output circuit and battery pack |
| CN103956721A (zh) * | 2014-05-13 | 2014-07-30 | 北京拓盛电子科技有限公司 | 电池防爆电路以及电池充电电路 |
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