JP2000252770A - オフセット電圧の較正方式に特徴を有する直流増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 出力オフセット電圧を入力オフセット電圧よ
り大幅に小さいレベルまで抑制することができるオフセ
ット電圧の自動較正回路を付加した直流増幅回路を提供
する。 【構成】 通常モードでは、入力電圧Ｖin をメイン演
算増幅器Ａの＋入力端子に印加するとともに、メイン演
算増幅器Ａの−入力端子にコンデンサ１ｂに保持された
較正電圧Ｖｓを印加することで出力電圧Ｖout が決ま
る。較正モードでは、メイン演算増幅器Ａの＋入力端子
に接地電圧を印加するとともに、そのときの出力電圧Ｖ
out を自己較正済の較正用演算増幅器Ｃの＋入力端子に
印加する。較正用演算増幅器Ｃの出力電圧Ｖｃをメイン
演算増幅器Ａの−入力端子に接続されたコンデンサ式較
正電圧保持回路Ｂに入力することでメイン演算増幅器Ａ
を巡るフィードバックループを適宜期間だけ形成し、前
記較正電圧Ｖｓを更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、各種のセンサ回
路や駆動回路などのアナログ回路系に組み込まれる直流
増幅回路に関し、とくに、温度ドリフトなどによるオフ
セット電圧を自動的に較正する回路技術に関する。

【０００２】

【従来の技術】たとえば自動車の電子制御システムにお
いては、各種センサのアナログ出力を増幅する回路系
や、サーボ制御系などからのアナログ出力を増幅してア
クチュエータなどを駆動する回路系などが含まれる。こ
れらのアナログ回路系には、ゲインの大きな演算増幅器
を用いた直流増幅回路がよく使用されている。このよう
な具体的な応用場面において重要なことは、直流増幅回
路の入出力特性がつねに要求仕様を満足するように高精
度を維持することである。直流増幅回路の場合、とくに
高度な安定を要求されるのはオフセット電圧である。つ
まり、入力電圧がゼロのとき出力電圧を限りなくゼロに
近づけることである。

【０００３】直流増幅回路の精度を維持する上で大きな
障害となるのは、環境条件の変動である。とくに決定的
なのは温度環境の変化である。一般的な演算増幅器のオ
フセット電圧は温度ドリフトによって相当に大きく変化
してしまう。したがって、この温度ドリフトをなんらか
の方法によって適時に補償しながら使用することにな
る。

【０００４】このような目的に合せて、オフセット電圧
を自動的に較正する回路を付加した直流増幅回路が開発
されている。その代表的な従来回路を図１に示してい
る。入力電圧Ｖin は切替スイッチ回路ＳＷ１を介して
演算増幅器Ａの＋入力端子に印加される。演算増幅器Ａ
の−入力端子にはコンデンサ１ｂに保持された較正電圧
Ｖｓが印加されている。この２入力の電圧差分が増幅さ
れて出力電圧Ｖout が決まる。これが通常動作モードで
ある。なお、このモードではスイッチ回路２ｂはオフで
ある。

【０００５】コンデンサ１ｂに保持された較正電圧Ｖｓ
をつぎのように更新する動作が較正モードである。切替
スイッチ回路ＳＷ１を切り替えて一定の接地電圧（ゼロ
ボルト）を演算増幅器Ａの＋入力端子に印加するととも
に、スイッチ回路２ｂをオンにして、そのときの出力電
圧Ｖout を抵抗３ｂを介してコンデンサ１ｂに印加す
る。つまりコンデンサ１ｂと抵抗３ｂおよびスイッチ回
路２ｂからなるコンデンサ式較正電圧保持回路Ｂを介し
て出力電圧Ｖout が−入力端子に負帰還されることにな
る。この状態を適宜期間継続することで、出力電圧Ｖou
t を最小にする較正電圧Ｖｓが自動的に決まる。

【０００６】

【発明が解決しようとする課題】産業機器の電子制御シ
ステムのある例では、−４０℃〜１００℃の温度範囲に
おいて、ゲイン１０００倍の直流増幅回路の出力オフセ
ット電圧を１ミリボルト以内に収めることを要求され
る。この要求を満たすことは、図１に示した従来の回路
技術ではほとんど不可能に近いことである。図１のよう
に単純な負帰還により較正電圧Ｖｓを生成する方式で
は、出力オフセット電圧を入力オフセット電圧とほぼ同
じレベルにまで低減することができるが、それ以上は原
理的に無理である。

【０００７】この発明は前述した従来の問題点に鑑みな
されたもので、その目的は、出力オフセット電圧を入力
オフセット電圧より大幅に小さいレベルまで抑制するこ
とができるようにしたオフセット電圧の自動較正回路を
付加した直流増幅回路を提供することにある。

【０００８】

【課題を解決するための手段】＝＝＝請求項１の発明＝
＝＝ （１）オフセット電圧の較正方式に特徴を有する直流増
幅回路である。 （２）メイン演算増幅器の一方の入力端には較正電圧保
持回路の出力電圧が印加されている。較正電圧保持回路
の入力は較正用演算増幅器の出力端に接続されている。 （３）通常動作モードでは、メイン演算増幅器の他方の
入力端に増幅対象である入力電圧が印加されるととも
に、メイン演算増幅器の出力電圧が増幅結果として応用
系に引き渡される。 （４）較正モードの第１プロセスでは、較正用演算増幅
器についての自己較正処理を実行する。較正用演算増幅
器の一方の入力端に較正用の一定電圧を印加するととも
に、そのときの出力電圧について電気容量に蓄積した電
圧を他方の入力端に印加するフィードバックループを適
宜期間だけ形成し、安定状態の蓄積電圧を他方の入力端
に印加する状態を保つ。 （５）較正モードの第２プロセスでは、メイン演算増幅
器についての自己較正処理を実行する。メイン演算増幅
器の一方の入力端に較正用の一定電圧を印加するととも
に、そのときの出力電圧を前記自己較正済の較正用演算
増幅器の一方の入力端に印加する。較正用演算増幅器の
出力電圧をメイン演算増幅器の他方の入力端に接続され
た較正電圧保持回路に入力することでメイン演算増幅器
を巡るフィードバックループを適宜期間だけ形成し、較
正電圧保持回路の出力電圧を更新する。

【０００９】＝＝＝請求項２の発明＝＝＝ （２１）オフセット電圧の較正方式に特徴を有する直流
増幅回路である。 （２２）メイン演算増幅器の一方の入力端に増幅対象で
ある入力電圧と較正用の一定電圧とが切替スイッチ回路
ＳＷ１を介して選択的に印加される。メイン演算増幅器
の出力電圧が増幅結果として応用系に引き渡される。 （２３）較正用演算増幅器の一方の入力端にメイン演算
増幅器の出力電圧と較正用の一定電圧とが切替スイッチ
回路ＳＷ２を介して選択的に印加される。較正用演算増
幅器の出力電圧がスイッチ回路２ｄを介してコンデンサ
１ｄの入力となり、このコンデンサ１ｄに保持された電
圧が較正用演算増幅器の他方の入力に印加される。 （２４）較正用演算増幅器の出力電圧が較正電圧保持回
路の入力となり、この較正電圧保持回路から出力される
較正電圧がメイン演算増幅器の他方の入力に印加され
る。 （２５）較正モードの第１プロセスでは、較正用演算増
幅器の入力端に切替スイッチ回路ＳＷ２を介して一定電
圧を印加するとともに、スイッチ回路２ｄをオンにす
る。コンデンサ１ｄの電圧が安定した後に、スイッチ回
路２ｄをオフにする。 （２６）較正モードの第２プロセスでは、メイン演算増
幅器の入力端に切替スイッチ回路ＳＷ１を介して一定電
圧を印加するとともに、較正用演算増幅器の入力に切替
スイッチ回路ＳＷ２を介してメイン演算増幅器の出力電
圧を印加する。このとき較正電圧保持回路において所定
の動作が行われ、適宜期間経過後にこの較正電圧保持回
路から出力される較正電圧が安定する。 （２７）較正実行後の通常動作モードでは、スイッチ回
路２ｂが切断された後にメイン演算増幅器の入力端に切
替スイッチ回路ＳＷ１を介して入力電圧を印加する。

【００１０】＝＝＝請求項３の発明＝＝＝ （３１）オフセット電圧の較正方式に特徴を有する直流
増幅回路である。 （３２）ｎ個の入力端子と、ｎ個の出力端子と、（ｎ＋
１）個のメイン演算増幅器がある。各メイン演算増幅器
の一方の入力端にはそれぞれ個別に設けられた較正電圧
保持回路の出力電圧が印加されている。各較正電圧保持
回路の入力は較正用演算増幅器の出力端に共通接続され
ている。ｎは１以上の整数である。 （３３）較正用演算増幅器については適時に自己較正処
理を実行する。自己較正処理では、較正用演算増幅器の
一方の入力端に一定電圧を印加するとともに、そのとき
の出力電圧について電気容量に蓄積した電圧を他方の入
力端に印加するフィードバックループを適宜期間だけ形
成し、安定状態の保持電圧を他方の入力端に印加する状
態を保つ。 （３４）ｎ個のメイン演算増幅器の他方の入力端にｎ個
の入力端子を個別に接続するとともに、それらｎ個のメ
イン演算増幅器の出力端にｎ個の出力端子をそれぞれ個
別に接続する。 （３５）残り１個のメイン演算増幅器の他方の入力端に
は較正用の一定電圧を印加し、このメイン演算増幅器の
出力電圧を前記自己較正済の較正用演算増幅器の一方の
入力端に印加し、較正用演算増幅器の出力電圧をメイン
演算増幅器に対応する較正電圧保持回路に入力すること
でメイン演算増幅器を巡るフィードバックループを適宜
期間だけ形成し、較正電圧保持回路の出力電圧を更新す
る。 （３６）（ｎ＋１）個のメイン演算増幅器の中から順番
に１個を「残り１個のメイン演算増幅器」に指定して前
記の動作を繰り返す。

【００１１】＝＝＝請求項４の発明＝＝＝ 請求項１〜３のいずれかに記載の直流増幅回路であっ
て、前記較正電圧保持回路は、前記較正用演算増幅器の
出力電圧をスイッチ回路を介して電気容量に導入し、そ
の保持電圧を前記メイン演算増幅器に与える回路であ
る。

【００１２】＝＝＝請求項５の発明＝＝＝ 請求項１〜３のいずれかに記載の直流増幅回路であっ
て、前記較正電圧保持回路は、前記較正用演算増幅器の
出力電圧の極性に応じてアップカウントまたはダウンカ
ウント動作するカウンタと、このカウンタのデジタル出
力をアナログ電圧に変換して前記メイン演算増幅器に与
えるＤＡ変換回路とから構成される。

【００１３】＝＝＝請求項６の発明＝＝＝ 請求項１〜３のいずれかに記載の直流増幅回路であっ
て、前記較正電圧保持回路は、前記較正用演算増幅器の
出力電圧の極性に応じてストアしているデジタル値の各
桁を順次更新する逐次近似レジスタと、この逐次近似レ
ジスタのデジタル出力をアナログ電圧に変換して前記メ
イン演算増幅器に与えるＤＡ変換回路とから構成され
る。

【００１４】

【発明の実施の形態】＜実施例１＞ （１）回路構成の概略 この発明の一実施例によるオフセット電圧の較正方式に
特徴を有する直流増幅回路の構成を図２に示す。この回
路ではオフセット電圧較正の対象となるメイン演算増幅
器Ａからの出力電圧Ｖout を較正用演算増幅器Ｃを介し
て負帰還させることにより較正電圧Ｖｓを生成するよう
にしてある。負帰還路に較正用演算増幅器Ｃを設けたと
ころがこの発明の特徴的なところであり、ここが単純な
負帰還により較正電圧Ｖｓを生成していた従来回路と異
なる点である。そのため従来回路と同じ構成の部分の説
明は省略し前記較正用演算増幅器Ｃの構成についてのみ
説明する。

【００１５】前記較正用演算増幅器Ｃはオフセット電圧
の自己較正ができるようになっている。つまり較正用演
算増幅器Ｃの＋入力端子には切替スイッチ回路ＳＷ２を
介してメイン演算増幅器Ａの出力電圧Ｖout と接地電圧
とが選択的に印加されるようになっており、この較正用
演算増幅器Ｃの出力電圧Ｖｃがコンデンサ式較正電圧保
持回路Ｄを介して較正用演算増幅器Ｃの−入力端子に負
帰還されるようになっている。なおコンデンサ式較正電
圧保持回路Ｄはコンデンサ１ｄと抵抗３ｄおよびスイッ
チ回路２ｄから構成されている。

【００１６】（２）通常動作モード メイン演算増幅器Ａの＋入力端子に入力電圧Ｖinが印加
されるとともに、−入力端子にコンデンサ式較正電圧保
持回路Ｂのコンデンサ１ｂに保持された較正電圧Ｖｓが
印加される。この２入力の電圧差分が増幅されて出力電
圧Ｖout が決まり、これが応用系に引き渡される。な
お、このモードではスイッチ回路２ｂはオフである。

【００１７】（３）較正モードの第１プロセス 較正用演算増幅器Ｃのオフセット電圧較正はつぎの要領
で適時実行される。切替スイッチＳＷ２を切り替えて一
定の接地電圧を＋入力端子に印加するとともに、スイッ
チ回路２ｄをオンにして較正用演算増幅器Ｃの出力電圧
Ｖｃを抵抗３ｄを介してコンデンサ１ｄに印加する。つ
まりコンデンサ式較正電圧保持回路Ｄを介して較正用演
算増幅器Ｃの出力電圧Ｖｃが−入力端子に負帰還される
ことになる。この状態を適宜期間継続することで、出力
電圧Ｖｃを最小にする較正電圧Ｖsc が自動的に決ま
る。このとき較正用演算増幅器Ｃのゲインは十分大きい
ので出力オフセット電圧は入力オフセット電圧とほぼ同
じレベルに低減される。

【００１８】（４）較正モードの第２プロセス 前記較正モードの第１プロセスが完了した後、メイン演
算増幅器Ａのオフセット較正を実行する。切替スイッチ
ＳＷ１を切り替えて一定の接地電圧をメイン演算増幅器
Ａの＋入力端子に印加するとともに、スイッチ回路２ｂ
をオンにして前記較正用演算増幅器Ｃの出力電圧Ｖｃを
抵抗３ｂを介してコンデンサ１ｂに印加する。つまりコ
ンデンサ式較正電圧保持回路Ｂを介して較正用演算増幅
器Ｃの出力電圧Ｖｃがメイン演算増幅器Ａの−入力端子
に負帰還されることになる。この状態を適宜期間継続す
ることで、メイン演算増幅器Ａの出力電圧Ｖoutを最小
にする較正電圧Ｖｓが自動的に決まる。

【００１９】このときメイン演算増幅器Ａのゲインは十
分大きいので、メイン演算増幅器Ａの出力オフセット電
圧が前記較正演算増幅器Ｃの出力オフセット電圧よりさ
らに低いレベルに低減される。例えばメイン演算増幅器
Ａと較正用演算増幅器Ｃのゲインをともに１００倍と
し、オフセット電圧較正を実行する前のそれぞれの入力
オフセット電圧をＶiａ、Ｖiｃとすると、メイン演算増
幅器Ａの出力オフセット電圧Ｖｏは、 Ｖｏ＝０．０１×(Ｖiａ−Ｖiｃ） となる。よってメイン演算増幅器Ａの出力オフセット電
圧Ｖｏは従来の回路技術に比べて大幅に低減される。

【００２０】＜実施例２＞実施例１ではメイン演算増幅
器Ａの−入力端子に印加する較正電圧Ｖｓを発生する回
路としてコンデンサ式較正電圧保持回路Ｂを採用してい
る。このコンデンサ式較正電圧保持回路Ｂは回路構成が
容易であるという利点はあるものの、スイッチ回路２ｂ
をオンオフするとき突発的なノイズが入り較正電圧Ｖｓ
が狂ってしまう可能性があった。この問題を回避するた
めこの実施例では前記コンデンサ式較正電圧保持回路Ｂ
の代わりにカウンタ式較正電圧保持回路Ｅを用いる。こ
のカウンタ式較正電圧保持回路Ｅを利用したオフセット
電圧の自動較正を行う直流増幅回路の構成を図３に示
す。

【００２１】カウンタ式較正電圧保持回路Ｅはつぎのよ
うな回路構成である。較正用演算増幅器Ｃの出力電圧Ｖ
ｃおよびクロック発生回路１ｅの出力信号についてそれ
ぞれ個別の入力端子をもつアップダウンカウンタ２ｅ
と、このアップダウンカウンタ２ｅからのデジタル信号
をアナログ信号に変換してその出力電圧Ｖｓをメイン演
算増幅器Ａの−入力端子に印加するためのデジタル・ア
ナログコンバータ（以下、ＤＡＣ）３ｅがある。

【００２２】この回路を動作させる上で実施例１と異な
ってくるのは較正モードの第２プロセスのみである。よ
って以下較正モードの第２プロセスのみについて説明
し、その他の動作についての説明は省略する。較正モー
ドの第２プロセスでは、一定の接地電圧がメイン演算増
幅器Ａの＋入力端子に印加されるとともに、較正済の較
正用演算増幅器Ｃからの出力電圧Ｖｃがアップダウンカ
ウンタ２ｅに入力されている。このアップダウンカウン
タ２ｅにクロック発生回路１ｅからの同期信号が入力さ
れている間、Ｖｃが正電位ならばアップカウントし、Ｖ
ｃが負電位ならばダウンカウントする。この状態を適宜
期間継続することで、アップダウンカウンタ２ｅから出
力されるデジタル値が安定する。ここでクロック発生回
路１ｅから出力される同期信号をオフにするとその安定
状態のデジタル値がアップダウンカウンタ２ｅによって
保持される。この保持されたデジタル値はＤＡＣ３ｅに
よってアナログ信号に変換されて較正電圧Ｖｓとなりメ
イン演算増幅器Ａの−入力端子に印加される。

【００２３】この実施例ではデジタル処理により較正電
圧Ｖｓを発生するため、一度設定してしまえば再設定さ
れるまで変動することなく保持される。よってオフセッ
ト電圧の較正周期が長くなる場合は非常に有効である。

【００２４】＜実施例３＞実施例２のカウンタ式較正電
圧保持回路Ｅを逐次近似レジスタ式較正電圧保持回路Ｆ
に置き換えて図４に示すような回路を構成する。この回
路でも実施例２と同様の効果を得ることができる。この
逐次近似レジスタ式較正電圧保持回路Ｆはカウンタ式較
正電圧保持回路Ｅを構成するアップダウンカウンタ２ｅ
を逐次近似レジスタ２ｆに置き換えて構成されており、
その他の構成はカウンタ式較正電圧保持回路Ｅと同じで
ある。なおこの逐次近似レジスタ２ｆもアップダウンカ
ウンタ２ｅと同様に、較正用演算増幅器Ｃの出力電圧Ｖ
ｃおよびクロック発生回路１ｆの出力信号についてそれ
ぞれ個別の入力端子をもつ。

【００２５】この回路を動作させる上で実施例２と異な
ってくる較正モードの第２プロセスについて説明する。
較正済の較正用演算増幅器Ｃからの出力電圧Ｖｃが逐次
近似レジスタ２ｆに入力されている。この逐次近似レジ
スタ２ｆにクロック発生回路１ｆからの同期信号が入力
されている間、予めストアされているデジタル値のＤ／
Ａ値とＶｃとの比較が行われる。まずＶｃの値に近づけ
るようにデジタル値の最大桁を変化させる。ここでＤ／
Ａ値とＶｃの大小関係が変化しない場合は最大桁をその
値にセットし、変化した場合はリセットする。このよう
な操作が小さい桁に向かって桁数分だけ繰り返され、デ
ジタル値が決定される。この動作は前記クロック発生回
路１ｆから同期信号が出力されている間継続して実行さ
れる。これ以降の動作は前述した実施例２と同様である
ので省略する。

【００２６】＜実施例４＞実施例１ないし実施例３の回
路構成では通常動作モードを連続的に継続させることが
できなかったが、以下の実施例のように２個のメイン演
算増幅器Ａを用いれば通常動作モードを中断させること
なくオフセット電圧較正ができる。その回路例を図５に
示す。一方のメイン演算増幅器Ａ１の−入力端子と他方
のメイン演算増幅器Ａ０の−入力端子はそれぞれ個別の
較正電圧保持回路ＶＧ１、ＶＧ０を介して較正用演算増
幅器Ｃの出力端子に共通接続されている。なお前記較正
電圧保持回路ＶＧ１、ＶＧ０は較正電圧Ｖｓ１、Ｖｓ０
をそれぞれ発生する。つまり較正電圧保持回路ＶＧ１、
ＶＧ０は、実施例１のコンデンサ式較正電圧保持回路Ｂ
や、実施例２のカウンタ式較正電圧保持回路Ｅ、実施例
３の逐次近似レジスタ式較正電圧保持回路Ｆにそれぞれ
対応している。

【００２７】この回路では切替の仕組みに特徴を有する
のでその構成を説明する。切替スイッチ回路ＳＷ１を切
り替えることによりメイン演算増幅器Ａ１の＋入力端子
に入力電圧Ｖin と接地電圧とを選択的に印加できるよ
うになっている。また切替スイッチ回路ＳＷ４を切り替
えることによりメイン演算増幅器Ａ１の出力電圧を較正
用演算増幅器Ｂの＋入力端子または応用系に選択的に印
加できるようになっている。メイン演算増幅器Ａ０につ
いては切替スイッチ回路ＳＷ３によって入力が、切替ス
イッチ回路ＳＷ５によって出力がそれぞれ切り替わるよ
うになっている。

【００２８】つぎにこの回路の動作の説明をする。一方
のメイン演算増幅器Ａ１のオフセット電圧較正の実行中
は、切替スイッチ回路ＳＷ１を切り替えてメイン演算増
幅器Ａ１の＋入力端子に接地電圧を印加するとともに、
切替スイッチ回路ＳＷ３を切り替えて他方のメイン演算
増幅器Ａ０の＋入力端子に入力電圧Ｖin を印加する。
また切替スイッチ回路ＳＷ４を切り替えて一方のメイン
演算増幅器Ａ１の出力電圧Ｖout を較正用演算増幅器Ｃ
の＋入力端子に印加するとともに、切替スイッチ回路Ｓ
Ｗ５を切り替えて他方のメイン演算増幅器Ａ０の出力電
圧Ｖout を応用系に引き渡す。

【００２９】メイン演算増幅器Ａ１のオフセット電圧較
正が完了した後、前記４つの切替スイッチ回路をそれぞ
れ切り替えてメイン演算増幅器Ａ１を通常動作モードに
戻すと同時に他方のメイン演算増幅器Ａ０のオフセット
電圧較正を実行する。

【００３０】以上説明したようにこの実施例では、一方
のメイン演算増幅器Ａを使いながら他方のメイン演算増
幅器Ａのオフセット電圧較正し、これを交互に行うこと
によって連続的に増幅信号を出力できる。よって、環境
が大幅に変化する場合や長期間にわたって使用する場合
でも頻繁にオフセット電圧較正を行うことで高い精度を
維持できる。

【００３１】＜実施例５＞この発明を多チャンネル直流
増幅回路に応用した場合の回路の概略を図６に示す。ｎ
個の入力端子と、ｎ個の出力端子と、（ｎ＋１）個のメ
イン演算増幅器Ａ（Ａ０、Ａ１〜Ａｎ）がある。ここで
ｎは１以上の整数である。各メイン演算増幅器Ａの−入
力端子にはそれぞれ個別に設けられた較正電圧保持回路
ＶＧ（ＶＧ０、ＶＧ１〜ＶＧｎ）の出力電圧Ｖｓ（Ｖs
0、Ｖs1 〜Ｖsn）が印加されている。ｎ個のメイン演算
増幅器Ａ（Ａ１〜Ａｎ）の＋入力端子にはそれに対応す
る入力電圧Ｖin（Ｖin1 〜Ｖinn）と接地電圧とが選択
的に印加できるようになっており、残り１個のメイン演
算増幅器Ａ０の＋入力端子には接地電圧とｎチャンネル
すべての入力電圧Ｖin が選択的に印加できるようにな
っている。また前記ｎ個のメイン演算増幅器Ａの出力電
圧Ｖout（Ｖout1 〜Ｖoutn）は較正用演算増幅器Ｃの＋
入力端子と対応する出力端子とに選択的に印加できるよ
うになっており、残り１個のメイン演算増幅器Ａ０の出
力電圧は較正用演算増幅器Ｃの＋入力端子とｎ個すべて
の出力端子とに選択的に印加できるようになっている。

【００３２】この回路ではｎ個のメイン演算増幅器Ａの
中から１つを指定してそのメイン演算増幅器Ａについて
の較正処理を実行する。このとき前述した「残り１個の
メイン演算増幅器Ａ０」に較正中のメイン演算増幅器Ａ
の通常動作の代行をさせることで連続的に増幅信号が供
給できる。較正処理が完了したならば次のメイン演算増
幅器Ａについて前記動作を繰り返す。

【００３３】このようにオフセット較正の対象となるメ
イン演算増幅器Ａが複数ある場合も１つの較正用演算増
幅器Ｃのみで対応可能である。従って多数の増幅器を一
度に内蔵するアナログＬＳＩにおいても回路規模の増大
を最小限に抑制することが可能である。

【００３４】

【発明の効果】この発明によれば、出力オフセット電圧
を入力オフセット電圧より大幅に小さいレベルまで抑制
することができるようにした直流増幅回路を提供でき
る。このため動作温度範囲の幅が１００℃を超えるよう
な過酷な条件も容易にクリアできる。なお、較正電圧保
持回路として通常用いる電圧保持用コンデンサのかわり
に、アップダウンカウンタ（または逐次近似レジスタ）
とデジタル・アナログコンバータとで構成される較正電
圧保持回路を用いれば長時間にわたって較正電圧を安定
に維持できる。

【００３５】また、２つの演算増幅器を交互に用いる回
路を構成した場合、オフセット電圧較正を行いつつ連続
的に増幅信号を出力できる。よって、環境が大幅に変化
する場合や長期間にわたって使用する場合でも頻繁にオ
フセット電圧較正を行うことで高い精度を維持できる。

【００３６】さらには、オフセット較正の対象となるメ
イン増幅器が複数ある場合も１組の較正回路のみで対応
できるので、多数の増幅器を一度に内蔵するアナログＬ
ＳＩにおいても回路規模の増大を最小限に抑制すること
が可能である。

【図面の簡単な説明】

【図１】従来のオフセット電圧の較正方式を説明するた
めの回路図である。

【図２】この発明の実施例１に関するオフセット電圧の
較正方式に特徴を有する直流増幅回路の回路図である。

【図３】この発明の実施例２に関するオフセット電圧の
較正方式に特徴を有する直流増幅回路の回路図である。

【図４】この発明の実施例３に関するオフセット電圧の
較正方式に特徴を有する直流増幅回路の回路図である。

【図５】この発明の実施例４に関するオフセット電圧の
較正方式に特徴を有する直流増幅回路の回路図である。

【図６】この発明の実施例５に関するオフセット電圧の
較正方式に特徴を有する直流増幅回路の回路図である。

【符号の説明】

Ａ （メイン）演算増幅器 Ｂ コンデンサ式較正電圧保持回路 １ｂ コンデンサ ２ｂ スイッチ回路 ３ｂ 抵抗 Ｃ 較正用演算増幅器 Ｄ コンデンサ式較正電圧保持回路 １ｄ コンデンサ ２ｄ スイッチ回路 ３ｄ 抵抗 Ｅ カウンタ式較正電圧保持回路 Ｆ 逐次近似レジスタ式較正電圧保持回路 ＳＷ１〜ＳＷ５ 切替スイッチ回路 ＶＧ 較正電圧保持回路

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Claims (6)

【特許請求の範囲】
1. 【請求項１】 つぎの事項（１）〜（５）により特定さ
   れる発明。 （１）オフセット電圧の較正方式に特徴を有する直流増
   幅回路である。 （２）メイン演算増幅器の一方の入力端には較正電圧保
   持回路の出力電圧が印加されている。較正電圧保持回路
   の入力は較正用演算増幅器の出力端に接続されている。 （３）通常動作モードでは、メイン演算増幅器の他方の
   入力端に増幅対象である入力電圧が印加されるととも
   に、メイン演算増幅器の出力電圧が増幅結果として応用
   系に引き渡される。 （４）較正モードの第１プロセスでは、較正用演算増幅
   器についての自己較正処理を実行する。較正用演算増幅
   器の一方の入力端に較正用の一定電圧を印加するととも
   に、そのときの出力電圧について電気容量に蓄積した電
   圧を他方の入力端に印加するフィードバックループを適
   宜期間だけ形成し、安定状態の蓄積電圧を他方の入力端
   に印加する状態を保つ。 （５）較正モードの第２プロセスでは、メイン演算増幅
   器についての自己較正処理を実行する。メイン演算増幅
   器の一方の入力端に較正用の一定電圧を印加するととも
   に、そのときの出力電圧を前記自己較正済の較正用演算
   増幅器の一方の入力端に印加する。較正用演算増幅器の
   出力電圧をメイン演算増幅器の他方の入力端に接続され
   た較正電圧保持回路に入力することでメイン演算増幅器
   を巡るフィードバックループを適宜期間だけ形成し、較
   正電圧保持回路の出力電圧を更新する。
2. 【請求項２】 つぎの事項（２１）〜（２７）により特
   定される発明。 （２１）オフセット電圧の較正方式に特徴を有する直流
   増幅回路である。 （２２）メイン演算増幅器の一方の入力端に増幅対象で
   ある入力電圧と較正用の一定電圧とが切替スイッチ回路
   ＳＷ１を介して選択的に印加される。メイン演算増幅器
   の出力電圧が増幅結果として応用系に引き渡される。 （２３）較正用演算増幅器の一方の入力端にメイン演算
   増幅器の出力電圧と較正用の一定電圧とが切替スイッチ
   回路ＳＷ２を介して選択的に印加される。較正用演算増
   幅器の出力電圧がスイッチ回路２ｄを介してコンデンサ
   １ｄの入力となり、このコンデンサ１ｄに保持された電
   圧が較正用演算増幅器の他方の入力に印加される。 （２４）較正用演算増幅器の出力電圧が較正電圧保持回
   路の入力となり、この較正電圧保持回路から出力される
   較正電圧がメイン演算増幅器の他方の入力に印加され
   る。 （２５）較正モードの第１プロセスでは、較正用演算増
   幅器の入力端に切替スイッチ回路ＳＷ２を介して一定電
   圧を印加するとともに、スイッチ回路２ｄをオンにす
   る。コンデンサ１ｄの電圧が安定した後に、スイッチ回
   路２ｄをオフにする。 （２６）較正モードの第２プロセスでは、メイン演算増
   幅器の入力端に切替スイッチ回路ＳＷ１を介して一定電
   圧を印加するとともに、較正用演算増幅器の入力に切替
   スイッチ回路ＳＷ２を介してメイン演算増幅器の出力電
   圧を印加する。このとき較正電圧保持回路において所定
   の動作が行われ、適宜期間経過後にこの較正電圧保持回
   路から出力される較正電圧が安定する。 （２７）較正実行後の通常動作モードでは、スイッチ回
   路２ｂが切断された後にメイン演算増幅器の入力端に切
   替スイッチ回路ＳＷ１を介して入力電圧を印加する。
3. 【請求項３】 つぎの事項（３１）〜（３６）により特
   定される発明。 （３１）オフセット電圧の較正方式に特徴を有する直流
   増幅回路である。 （３２）ｎ個の入力端子と、ｎ個の出力端子と、（ｎ＋
   １）個のメイン演算増幅器がある。各メイン演算増幅器
   の一方の入力端にはそれぞれ個別に設けられた較正電圧
   保持回路の出力電圧が印加されている。各較正電圧保持
   回路の入力は較正用演算増幅器の出力端に共通接続され
   ている。ｎは１以上の整数である。 （３３）較正用演算増幅器については適時に自己較正処
   理を実行する。自己較正処理では、較正用演算増幅器の
   一方の入力端に一定電圧を印加するとともに、そのとき
   の出力電圧について電気容量に蓄積した電圧を他方の入
   力端に印加するフィードバックループを適宜期間だけ形
   成し、安定状態の保持電圧を他方の入力端に印加する状
   態を保つ。 （３４）ｎ個のメイン演算増幅器の他方の入力端にｎ個
   の入力端子を個別に接続するとともに、それらｎ個のメ
   イン演算増幅器の出力端にｎ個の出力端子をそれぞれ個
   別に接続する。 （３５）残り１個のメイン演算増幅器の他方の入力端に
   は較正用の一定電圧を印加し、このメイン演算増幅器の
   出力電圧を前記自己較正済の較正用演算増幅器の一方の
   入力端に印加し、較正用演算増幅器の出力電圧をメイン
   演算増幅器に対応する較正電圧保持回路に入力すること
   でメイン演算増幅器を巡るフィードバックループを適宜
   期間だけ形成し、較正電圧保持回路の出力電圧を更新す
   る。 （３６）（ｎ＋１）個のメイン演算増幅器の中から順番
   に１個を「残り１個のメイン演算増幅器」に指定して前
   記の動作を繰り返す。
4. 【請求項４】 請求項１〜３のいずれかに記載の直流増
   幅回路であって、前記較正電圧保持回路は、前記較正用
   演算増幅器の出力電圧をスイッチ回路を介して電気容量
   に導入し、その保持電圧を前記メイン演算増幅器に与え
   る回路である。
5. 【請求項５】 請求項１〜３のいずれかに記載の直流増
   幅回路であって、前記較正電圧保持回路は、前記較正用
   演算増幅器の出力電圧の極性に応じてアップカウントま
   たはダウンカウント動作するカウンタと、このカウンタ
   のデジタル出力をアナログ電圧に変換して前記メイン演
   算増幅器に与えるＤＡ変換回路とから構成される。
6. 【請求項６】 請求項１〜３のいずれかに記載の直流増
   幅回路であって、前記較正電圧保持回路は、前記較正用
   演算増幅器の出力電圧の極性に応じてストアしているデ
   ジタル値の各桁を順次更新する逐次近似レジスタと、こ
   の逐次近似レジスタのデジタル出力をアナログ電圧に変
   換して前記メイン演算増幅器に与えるＤＡ変換回路とか
   ら構成される。