JP2001144556A - 多段低オフセット高速回復の比較器システム及び方法 - Google Patents

多段低オフセット高速回復の比較器システム及び方法

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Abstract

(57)【要約】 【課題】多段低オフセット高速回復の比較器システム及
び方法を提供する。 【解決手段】ゼロ化増幅器86の入力オフセット電圧を該
ゼロ化増幅器86の利得に実質上等しい率で低減する。主
増幅器72と前記ゼロ化増幅器86とを結合して増幅段70と
し、得られた結合増幅器の入力オフセット電圧を、前記
主及びゼロ化両増幅器72、86の利得の積に実質上等しい
率で低減すると共に、該結合増幅器への入力信号74を主
増幅器72の利得に従って増幅する。複数の増幅段70を縦
続接続して多段低オフセット高速回復の比較器システム
を構成し、多段に増幅した高分解能信号78を発生する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多段低オフセット高速回
復の比較器システム及び方法に関し、とくにオーバード
ライブ回復遅延を除去できる能動的負帰還回路の使用に
よって不所望のオフセット電圧を最小化するシステム及
び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】逐次比
較のアナログからディジタルへの変換システム（ＡＤ
Ｃ）は、アナログ入力に対する二進数値を定めるために
比較器を使って一連の比較を行う。比較器は、二入力信
号の差を利得の率だけ増幅する複入力増幅段の複数段の
縦列接続体である。これらの多段増幅器システムについ
ては、いくつかの問題点があり、例えば縦列接続体中の
最初の増幅器の入力で生じた誤差は全て当該縦列接続体
で使われる諸増幅器の個別利得の全体の積だけ増幅され
ようとする。具体例を述べれば、それぞれ利得が10であ
る四増幅器段を使った多段増幅器システムの場合に、第
一段増幅器の入力で生じた誤差は、１万（104）倍だけ
増幅されようとする。現実の装置では、出力電圧が回路
の電源又は恐らくある種の利得制限クランプ回路によっ
て制限されるであろう。想像されるように、鎖の最初の
増幅器への入力で生じる誤差は全て最小化すべきであ
る。
【０００３】変換過程において、大部分の比較は容易な
（非クリティカル）判断であり、比較器の入力信号がＡ
ＤＣの最大分解能（最下位ビット）より大きい。しか
し、比較によっては困難な（クリティカル）判断が必要
で、入力信号がＡＤＣの最下位ビットより小さい。
【０００４】多段増幅器システムに関する問題点の一つ
は、高精度システムとして使用する場合に困難の原因と
なる比較器特有の内部誤差である。詳しくは、全ての増
幅器が持つ内部電圧オフセット誤差（Ｖoffset）、即ち
比較器入力の一つへ微小電圧が付加されることである。
理論上の「理想」比較器では、各比較器（比較器利得が
1000とする）の入力に加えられるゼロボルトの入力がゼ
ロボルトの出力を生じるが、これは二つの入力信号間の
差がゼロであるためである。しかし、比較器にこの内部
Ｖoffset誤差があるので、二つの入力端子の一方は、現
実に当該端子に存在する電圧より僅かに高い電圧を持つ
ように見える。この電圧差の値が電圧オフセット誤差
（Ｖoffset）として知られている。典型的には、平均的
な比較器のオフセット電圧が10〜15ミリボルト（mV）の
範囲にある。従って、ゼロボルトの信号が比較器（利得
が1000とする）の両入力端子に加えられた場合、一方の
入力信号はオフセット電圧（例えば10mV）の値として認
められ、それが10ボルト（10mV×1000）の出力を生じさ
せる。実際の装置では、その出力電圧が回路電源又は恐
らくある種の利得制限クランプ回路によって制限される
であろう。
【０００５】多段増幅器システムに関する他の一つの問
題点は、非クリティカル比較で不可避的に生じるオーバ
ドライブ状態に起因する過大遅延である。仮に例えば、
非クリティカル比較の後に屡々起こるように上記のオー
バドライブ状態が四増幅器の全てに存在するとすれば、
この比較器のオーバドライブ回復遅れは、基本的には何
れかの一段の遅延の四倍となろう。この結果について
は、以下に一層詳しく説明するが、ここで注意すべき重
要なことに、これらの付加的なオーバドライブ回復遅延
は比較器速度の主要な制限要因となり得るものである。
【０００６】多重オーバドライブ回復遅れによる速度制
限を緩和する努力において、各比較操作の間に比較器の
各段をリセットする各種方法が試みられてきたが、その
成果には限界があった。
【０００７】オフセット電圧が要因である誤差の問題を
解決する努力において、ある特定の多段比較器システム
は、多段比較器システム中の各比較器を交流結合するた
めに一連のコンデンサを使用する。オフセット電圧が直
流電圧であるので、オフセット電圧を、個々の比較器の
入力端子への印加前にフィルタすることができる。しか
し、この手法は各段の出力に存在するオフセット電圧を
除去するものではないので、オーバドライブ回復遅れが
この手法のシステムを高速度データ処理に適しないもの
としている。
【０００８】従って、本発明の一目的は、多段低オフセ
ット高速回復の比較器システム及び方法を提供するにあ
る。本発明の他の目的は、直流結合が可能であり且つオ
ーバドライブ回復遅れを最小化する如きシステム及び方
法を提供するにある。本発明のさらに他の目的は、オー
バドライブ回復遅れを低減することにより処理速度を改
善するシステム及び方法を提供するにある。本発明のさ
らに他の目的は、標準的分解能の部品の使用により高分
解能の変換を行うことができる如きシステム及び方法を
提供するにある。本発明のさらに他の目的は、オフセッ
ト電圧誤差を使用可能なレベルまで低減することができ
る如きシステム及び方法を提供するにある。
【０００９】本発明は、負帰還によって入力及び出力の
オフセット電圧を最小化する一連の増幅段の使用により
真の多段低オフセット高速回復の比較器システム及び方
法が達成できるという知見に基づくものである。
【００１０】
【課題を解決するための手段】本発明による多段低オフ
セット高速回復の比較器システムは、各増幅段の出力側
に、当該増幅段の出力を次段の動作入力範囲へ戻して当
該増幅段の後続入力信号に対する高速応答を提供する如
き接続のリセットスイッチを設けた複数の自己修正型増
幅段を、直列に接続してなり、各増幅段に、信号入力端
子及びオフセット調整入力を有し且つ入力に応じ出力を
発生する主増幅器と、該出力に応答し前記オフセット調
整入力へオフセット調整信号を与えて該主増幅器のロー
カルオフセット電圧を補償するローカル帰還回路とを含
めてなるものである。
【００１１】本発明の好ましい実施例においては、前記
出力に応答して前記オフセット調整信号を発生するため
の入力端子を有するゼロ化増幅器回路を前記ローカル帰
還回路に含めることができる。前記ゼロ化増幅器回路に
は、該ゼロ化増幅器回路の入力オフセット電圧を最小化
するためのゼロ化増幅器オフセット低減回路を含めるこ
とができる。前記ゼロ化増幅器回路にゼロ調整入力端子
を設け、前記ゼロ化増幅器オフセット低減回路に、前記
ゼロ調整入力端子へ前記オフセット調整信号を加えるた
めの第一スイッチ装置、及び前記ゼロ化増幅器回路の前
記入力端子へ予め定めたゼロ化信号を加えるための第二
スイッチ装置を含めることができる。
【００１２】前記主増幅器にオフセット調整入力端子を
設け、前記ローカル帰還回路に、前記主増幅器のオフセ
ット調整入力へ前記オフセット調整信号を加えるための
第一スイッチ装置、前記ゼロ化増幅器回路の前記入力端
子へ前記主増幅器の前記出力を加えるための第二スイッ
チ装置、前記主増幅器の前記信号入力端子へゼロ入力信
号を加えるための第三スイッチ装置、及び前記主増幅器
の前記信号入力端子へ先行増幅段の出力を加えるための
第四スイッチ装置をさらに含めることができる。
【００１３】本発明による他の多段低オフセット高速回
復の比較器システムは、複数の直列接続されたオフセッ
ト修正増幅段を有し、前記各増幅段が後続増幅段へ直流
結合によって直列に接続され、前記各増幅段に該増幅段
の出力に接続されたリセットスイッチを設けることによ
り、該増幅段の出力を後続増幅段の動作入力範囲へ戻し
且つその後続入力信号への高速応答を提供してなるもの
である。
【００１４】本発明の他の好ましい実施例においては、
前記各増幅段に、信号入力端子とオフセット調整入力と
を有し入力に応答して出力を発生する主増幅器、及び前
記出力に応答して前記オフセット調整入力へオフセット
調整信号を提供して前記主増幅器のローカル・オフセッ
ト電圧を補償する帰還回路を含めることができる。前記
帰還回路には、前記出力に応答して前記オフセット調整
信号を発生するゼロ化増幅器回路を含めることができ
る。前記ゼロ化増幅器回路に、ゼロ化増幅器の入力オフ
セット電圧を最小化するゼロ化増幅器オフセット低減回
路を含めることができる。前記ゼロ化増幅器回路にゼロ
調整入力端子を設け、前記ゼロ化増幅器オフセット低減
回路に、前記ゼロ調整入力端子へ前記オフセット調整信
号を加える第一スイッチ手段、及び前記ゼロ化増幅器回
路の前記入力端子へ予め定めゼロ化信号を加える第二ス
イッチ手段を含めてもよい。
【００１５】前記主増幅器にオフセット調整入力端子を
設け、前記帰還回路へさらに、前記主増幅器の前記オフ
セット調整入力端子へオフセット調整信号を加える第一
スイッチ手段、前記ゼロ化増幅器回路の前記入力端子へ
前記主増幅器の前記出力を加える第二スイッチ手段、前
記主増幅器の前記信号入力端子へゼロ化入力信号を加え
る第三スイッチ手段、及び前記主増幅器の前記信号入力
端子へ先行増幅段の出力を加える第四スイッチ手段を含
めてもよい。
【００１６】本発明による多段低オフセット高速回復の
比較器システムの他の実施例は、当該増幅段の出力を次
段の動作入力範囲へ戻し且つ当該増幅段の後続入力信号
に対する高速応答を提供する如く接続されたリセットス
イッチを設けた複数の自己修正型増幅段を、直列に接続
してなり、各増幅段に、信号入力端子及びオフセット調
整入力を有し且つ入力に応じ出力を発生する主増幅器
と、該出力に応答して前記オフセット調整入力へオフセ
ット調整信号を与えて該主増幅器のローカルオフセット
電圧を補償するローカル帰還回路とを含め、前記ローカ
ル帰還回路に前記出力に応答して前記オフセット調整信
号を発生するための入力端子を有するゼロ化増幅器回路
を含め、該ゼロ化増幅器回路に、前記ゼロ化増幅器の入
力オフセット電圧を最小化するためのゼロ化増幅器オフ
セット低減回路を含めてなるものである。
【００１７】本発明の好ましい実施例においては、前記
ゼロ化増幅器回路にゼロ調整入力端子を設け、前記ゼロ
化増幅器オフセット低減回路に、前記ゼロ調整入力端子
へ前記オフセット調整信号を加えるための第一スイッチ
装置、及び前記ゼロ化増幅器回路の前記入力端子へ予め
定めたゼロ化信号を加えるための第二スイッチ装置を含
めることができる。前記主増幅器にオフセット調整入力
端子を設け、前記ローカル帰還回路へさらに、前記主増
幅器のオフセット調整入力へ前記オフセット調整信号を
加えるための第一スイッチ装置、前記ゼロ化増幅器回路
の前記入力端子へ前記主増幅器の前記出力を加えるため
の第二スイッチ装置、前記主増幅器の前記信号入力端子
へゼロ入力信号を加えるための第三スイッチ装置、及び
前記主増幅器の前記信号入力端子へ先行増幅段の出力を
加えるための第四スイッチ装置を含めることができる。
【００１８】本発明による多段増幅器中の単一増幅段の
電圧オフセット低減方法は、多段増幅器中のゼロ化増幅
器及び主増幅器付き単一増幅段の電圧オフセットを低減
する方法において、前記ゼロ化増幅器の入力オフセット
電圧を当該ゼロ化増幅器の利得に実質上等しい率で低減
し、前記主・ゼロ化統合増幅器の入力オフセット電圧を
当該主及びゼロ化両増幅器の利得の積に実質上等しい率
で低減し、且つ前記増幅段への入力信号を前記主増幅器
の利得に応じて増幅することにより被増幅高分解能信号
を発生してなるものである。
【００１９】好ましい実施例においては、前記ゼロ化増
幅器の入力オフセット電圧の低減に、前記ゼロ化増幅器
の入力端子へゼロ信号を加えるステップ、前記ゼロ化増
幅器出力信号を負帰還により前記ゼロ化増幅器のゼロ入
力調整端子へ接続するステップ、並びにゼロ化増幅器の
入力オフセット電圧を低減すべき調整電圧を発生させて
記憶するステップを含めることができる。また、前記主
増幅器の入力オフセット電圧の低減ステップに、前記主
増幅器の入力端子へゼロ信号を加えるステップ、前記主
増幅器の出力を前記オフセット修正後のゼロ化増幅器の
入力へ接続するステップ、前記ゼロ化増幅器の出力を負
帰還により前記主増幅器のオフセット調整入力へ接続す
るステップ、及び前記主増幅器の入力オフセット電圧を
低減すべき調整電圧を発生させて記憶するステップを含
めることができる。さらに前記方法に、前記増幅後の高
分解能信号を後続増幅段の動作入力範囲へ戻すことによ
りその後続入力信号に対し高速応答を提供するステップ
を含めることができる。
【００２０】
【発明の実施の形態】本発明の他の目的、特徴及び利点
は、以下の好ましい実施例及び添付図面の説明から当業
者には明かになるであろう。
【００２１】従来技術による結合コンデンサ内へのオフ
セット・キャンセル電圧記憶方法及びオーバドライブ回
復電圧の源泉と加算的特性は、図１のコンデンサ結合多
段比較器システム10及び補助的な図２を使って説明でき
る。
【００２２】図１に示す従来のコンデンサ結合多段比較
器システム10は、入力信号12が増幅器の鎖141-4中の最
初の増幅器141加えられてからシステム10内を伝播しラ
ッチ16へ達するまでにかなりの遅れを生じさせる。この
時間遅れは、多段比較器システム10中の個別増幅器14
1-4の絶縁用に使われるコンデンサ対181-4に起因して誘
起される。
【００２３】典型的には、比較の順次動作の開始前に比
較器システムをゼロ化するための時間ブロックを取って
おく。その時間の中で、比較器（増幅器）141を入力12
から分離すると共にスイッチ200-4を閉成する。この時
各増幅器の入力はゼロボルトにあり、その出力は出力オ
フセット電圧だけ相違する。例えば第一増幅器141が利
得10と入力オフセット電圧10mVを有する場合には、出力
22と24とが100mV（10mV×10）だけ相違する。コンデン
サ対181が第二増幅器142の入力に結合されているので、
この100mVの出力オフセット電圧がコンデンサ対181上の
電圧の差として現れる。同様な状況が、増幅器142-4及
びコンデンサ対182-4についても存在する。自動ゼロ時
間の終わりにスイッチ200-4が開放され、コンデンサ対1
81-4上にオフセット打消し用電圧を残し、増幅器141へ
の入力12がゼロであるならば、各増幅器141-4の出力の
相違のいかんに拘わらずラッチ16の入力もゼロとなるよ
うにする。
【００２４】図２は、従来の多段比較器システムのオー
バドライブ回復問題を例示する。この図は、非クリティ
カル比較26及びクリティカル比較28の時に、図１の四つ
の増幅器における各々の出力電圧の振舞いを示す。参考
線30は、各増幅器の入力電圧の線形（応答可能）範囲の
限界を表す。これには、上限32と下限34が含まれる。コ
ンデンサの線形入力範囲は、利得のためにそのコンデン
サの出力電圧範囲より狭い。この線形入力領域は、比較
器の出力電圧に変化を生じさせ得る入力電圧の値のみを
表す。図２に示す両比較は、増幅器出力電圧を明白に線
形入力領域の外側に残すような先行非クリティカル比較
の後に続くものと想定されている。
【００２５】非クリティカル比較の場合には、比較器に
加えられる電圧が、比較器の出力を逆向き（逆極性）で
最大値へ駆動するに足る大きさと極性のものである。第
一増幅器の出力261が先ず変化して第二増幅器の線形入
力範囲に入る。それが線形領域30の中央36を通過すると
きに、第二増幅器の出力262が第三増幅器の線形入力領
域へ向けて下降し始め、以下同様になる。オーバドライ
ブ回復遅れは、入力が最初に加えられた時から第四増幅
器の出力264が線形（アクティブ）領域30の上限32と交
差する時までの時間である。
【００２６】クリティカル比較の場合には、比較器に加
えられる電圧が、全ての出力を線形入力範囲で終わらせ
るに足る程小さい。クリティカル比較の場合の主要な相
違は、これらの増幅器内の出力の変化率が指数関数的に
減少することにある。従って、各出力が次の後続装置
（増幅器）の線形入力領域30に達するまでに要する時間
が著しく長くなり、そのため、第四増幅器の出力284が
線形（アクティブ）領域30の上限32に達するまでの遅れ
が非常に長く一つの増幅器の遅れのほぼ四倍にとなる。
【００２７】図３の本発明による多段低オフセット高速
回復の比較器システム50は、直列接続の複数の自己修正
型増幅段521-4を含む。各増幅段は、各増幅段521-4の出
力を次の後続段の線形動作入力領域へ戻すために各増幅
器561-4の出力側に接続したリセットスイッチ541-4を有
し、それにより次の後続信号に対し高速応答を提供す
る。以下に詳細説明するように、これらの増幅段の各々
は実質上ゼロのオフセット電圧を有し、従って上記の増
幅精度低下に係る問題を除いている。さらに図３は、四
つの増幅段521-4を有するものとして多段低オフセット
高速回復の比較器システム50を示したが、これは説明目
的のみのものであって本発明を限定するものではない。
多段低オフセット高速回復の比較器システム50において
使用する増幅段の数は、システムに求められる分解能に
よって定まる。たとえば、このシステムはアナログから
ディジタルへの変換器（ＡＤＣ）において屡々使われる
が、ＡＤＣの桁数の増大に応じてシステムの分解能を挙
げる必要があり、それに応じて出力の個別二進数値間の
電圧差は減少するであろう。
【００２８】図３は、本発明の比較器システムの直流結
合版を示す。共通モード水準シフト（common mode leve
l shifting）を提供するためにコンデンサ621-4（点線
表示）を挿入しても、性能低下は生じない。しかし、オ
フセット打消し用電圧をコンデンサ621-4に貯える（従
来技術におけるように）場合には、オーバドライブ回復
遅れを除く上でのリセットスイッチの効果については妥
協となることに留意すべきである。即ち、リセットスイ
ッチは結合コンデンサからオフセット打消し用電圧を除
去することはできず、それはオーバオール・ゼロ状態が
変化しているためである。そうであるならば、リセット
スイッチ541-4を適用した時に比較器562 -4の入力はゼロ
とならず（本発明におけるようには）、コンデンサに蓄
積された電圧差のために、先行段の出力オフセットの反
極性となろう。さらに、比較を始めるためにリセットス
イッチを開放した時に、これらの増幅器は入力信号へ応
答する前にこれらのオフセット電圧へ応答し、これらの
オフセットがオーバドライブ状態を生じ、回復遅れに至
る。
【００２９】図４は、クリティカル又は非クリティカル
比較中の各増幅段521-4の出力の振舞いを示す。リセッ
トスイッチ541-4が比較後にすべての増幅器出力を線形
入力範囲の中央へ戻すので、先行比較の性質は重要でな
くなり、オーバドライブ回復遅れは全くない。リセット
スイッチ541-4は、比較器へ入力が加えられてからある
時間後に開放される。比較段への入力印加からそれに対
応するリセットスイッチの開放までの時間は、典型的に
は10nsである。従って、第一増幅器561の出力581はその
入力に直ちに応答し、第二増幅器562の出力582は第一増
幅器の出力に直ちに応答し、第三増幅器563の出力583は
第二増幅器の出力に直ちに応答し、以下図４に示すよう
に同様である。これらすべてが可能になるのは、（以下
にかなり詳しく説明するように）これらの増幅段521-4
が実質上ゼロのオフセット電圧を持つからである。
【００３０】
【実施例】図５は、多段低オフセット高速回復の比較器
システム中の単一増幅段70を示す。このシステムの各段
が有する主増幅器72は、該主増幅器72の入力端子76で受
取られる入力信号74に応答して出力信号78を発生する。
さらにオフセット調整入力端子80が主増幅器72に含まれ
る。主増幅器72の典型的な実施例を図６に示す。
【００３１】図５のローカル帰還回路82は、主増幅器72
の出力78に応答し、主増幅器72のオフセット調整入力端
子80へ向けオフセット調整信号84を提供して、主増幅器
72のローカル・オフセット電圧を補償する。
【００３２】スイッチ手段102、106、及び108が、帰還
径路を活性化し且つ主増幅器72の入力端子76に存在する
電圧をゼロにリセットする。コンデンサ116は、オフセ
ット調整入力端子80に存在するオフセット調整電圧を記
憶する記憶装置であり、それによって主増幅器のオフセ
ットを爾後の動作中に亘り被補償状態に維持する。
【００３３】ローカル帰還回路82は、入力端子88付きの
ゼロ化増幅器回路86を有し、オフセット調整信号84を発
生する。ゼロ化増幅器回路86の典型的な実施例を図６に
示す。図５のゼロ化増幅器回路86は、ゼロ化増幅器回路
86の入力オフセット電圧を最小化するためのゼロ化増幅
器オフセット低減回路90を含む。出力オフセット電圧
は、入力オフセット電圧と増幅器の利得との積である。
例えば、ゼロ化増幅器回路86の利得が100であり典型的
な入力オフセット電圧が10〜15mVである場合には、出力
オフセット電圧が1.00〜1.50Vとなる。
【００３４】ゼロ化増幅器回路86は、ゼロ化増幅器回路
86のローカル・オフセット電圧を補償するためのゼロ調
整入力端子94を有する。ゼロ化増幅器オフセット低減回
路90は、ゼロ調整入力端子94へオフセット調整信号84を
加えるための第一スイッチ手段96、及びゼロ化増幅器回
路86の信号入力端子88へ予め定めたゼロ化信号を加える
ための第二スイッチ手段98を含む。図示例では、第二ス
イッチ手段98を複数の入力端子88を短絡するものとして
示すが、これは説明のためのみであり本発明を限定する
意図のものではない。ローカル帰還回路82は、主増幅器
72のオフセット調整入力端子80へオフセット調整信号84
を加えるための第一スイッチ手段106、ゼロ化増幅器回
路86の入力端子88へ主増幅器72の出力信号78を加えるた
めの第二スイッチ手段108、主増幅器72の入力端子76へ
ゼロ入力信号78を加えるための第三スイッチ手段102、
及び主増幅器72の入力端子76へ先行増幅段112の出力を
加えるための第四スイッチ手段110を含む。図示例で
は、第三スイッチ手段102を複数の入力端子76を短絡す
るものとして示すが、これは説明のためのみであり本発
明を限定する意図のものではない。
【００３５】さらに図５の例では、ゼロ化増幅器オフセ
ット低減回路90の第一及び第二スイッチ手段96及び98、
並びにローカル帰還回路82の第一、二、三、及び四スイ
ッチ手段106、108、102、及び110を個別装置として示す
が、これは本発明を限定するものではない。例えば、ゼ
ロ化増幅器オフセット低減回路90の第一スイッチ手段96
及びローカル帰還回路82の第一スイッチ手段106を双極
双投（DPDT）とし、第一位置にある時に、オフセット調
整信号84をゼロ調整入力端子94へ加える（ゼロ化増幅器
オフセット低減回路90の第一スイッチ手段96の機能を果
たす）ようにすることができる。逆にこの双極双投スイ
ッチが第二位置にある時に、主増幅器72のオフセット調
整入力端子80へオフセット調整信号84を加える（ローカ
ル帰還回路82の第一スイッチ手段106の機能を果たす）
ようにすることができる。コンデンサ114は、ゼロ調整
入力端子94上のオフセット調整電圧を記憶する記憶装置
であり、爾後の動作においてゼロ化増幅器のオフセット
を補償された状態に維持する。
【００３６】多段低オフセット高速回復の比較器システ
ムの動作時には、各増幅段70が３動作の連なりを実施す
る。即ち、１）ゼロ化増幅器回路86の自動ゼロ化、２）
主増幅器72の自動ゼロ化、及び３）入力信号74の処理を
行う。
【００３７】ゼロ化増幅器回路の自動ゼロ化：増幅段70
の動作の第１ステップは、ゼロ化増幅器回路86の自動ゼ
ロ化である。ゼロ化増幅器オフセット低減回路90の第二
スイッチ手段98を閉成し且つローカル帰還回路82の第二
スイッチ手段108を開放して、ゼロ化増幅器回路86の信
号入力端子88へ予め定めたゼロ化信号を加える。典型的
には、予め定めたゼロ化信号が０Vであり、従ってゼロ
調整入力端子94への初期入力も０Vである。スイッチ手
段96を閉成し且つスイッチ手段106を開放して、ゼロ化
増幅器回路86のゼロ調整入力端子94へオフセット調整信
号84を帰還（負帰還）する。スイッチ手段102を閉成し
且つスイッチ手段110を開放して、主増幅器72の入力端
子76へ予め定めたオフセット信号を加える。典型的に
は、予め定めたゼロ化信号が０Vであり、従って主増幅
器72の入力端子76に加えられる入力も０Vである。よっ
て、ゼロ化増幅器回路86の出力（即ち、オフセット調整
信号84）はゼロ化増幅器の入力オフセット電圧のネガテ
ィブ（negative）に等しくなる。この信号が負帰還を介
してゼロ調整入力端子94に加えられる。記憶手段114
（典型的にはコンデンサ）が、ゼロ調整入力端子94に加
えられた値を記憶する。このコンデンサの典型的な容量
は２pfである。ゼロ化増幅器回路86の出力オフセット電
圧（即ち、入力オフセット電圧のネガティブ）をそのゼ
ロ調整入力端子94へ負帰還することにより、帰還ループ
を、入力及び出力のオフセット電圧がゼロ化増幅器回路
86の利得の率で低減された状態で安定化させる。これを
以下にさらに詳細に説明する。
【００３８】次のステップで主増幅器の自動ゼロ化が必
要になる。スイッチ手段96を開放し且つスイッチ手段10
6を閉成して、オフセット調整信号84を主増幅器72のオ
フセット調整入力端子80へ供給する。記憶手段116（典
型的にはコンデンサ）が、オフセット調整入力端子80に
加えられた値を記憶する。このコンデンサの典型的な容
量は５pfである。スイッチ手段98を開放し且つスイッチ
手段108を閉成して、出力信号78をゼロ化増幅器回路86
の入力端子88へ加える。スイッチ手段102を閉成してお
き且つスイッチ手段110を開放しておいて、主増幅器72
の入力端子76に対する予め定めたオフセット信号の印加
へ進む。これらのスイッチ手段が上記状態に一旦設定さ
れると、第１ステップで生じたと同様な事態が生じる。
典型的には、予め定めたオフセット信号及び予め定めた
オフセット参照信号が０Vであるので、主増幅器72の出
力信号78は、主増幅器72の出力オフセット電圧に等しく
なる。次いでこの信号が、ゼロ化増幅器を介し主増幅器
72のオフセット調整入力端子80へ帰還（負帰還経由）さ
れる。ステップ１）におけるように、主増幅器72の出力
オフセット電圧を負帰還経由でそのオフセット調整入力
端子80へ帰還することにより、入力オフセット電圧を主
増幅器72とゼロ化増幅器86の利得の積の率で低減させ、
その低減させた状態で帰還ループが安定化する。これを
以下にさらに詳しく説明する。
【００３９】入力信号の処理時に、多段低オフセット高
速回復の比較器システム中の各増幅段は、オフセット電
圧が実質上無い増幅器のように見える。スイッチ手段11
0を閉成し、入力信号74を最初の主増幅器72の入力端子7
6に加える。さらに、スイッチ手段98及び108を開放し、
出力78を帰還回路82から分離する。このスイッチ動作
は、主増幅器72とリセットスイッチ122とによる次の処
理を可能にする。即ち、入力オフセットとオーバドライ
ブ回復遅延を最小化しつつ入力信号74を処理して高分解
能出力信号78を供給することである。
【００４０】上記３ステップの進行態様の理解を助ける
ために、次の数値例を示す。条件として、ゼロ化増幅器
の開ループ利得が1000、ゼロ化増幅器の入力オフセット
電圧が10mV、主増幅器の開ループ利得が10、及び主増幅
器の入力オフセット電圧が-20mVであると仮定する。こ
れらの数値は、説明の目的のみのものであり本発明の限
定を意図するものではない。
【００４１】ゼロ化増幅器の自動ゼロ化 ゼロ化増幅器回路86の出力（オフセット調整信号84）
は、ゼロ化増幅器回路86の入力端子88に加えれた信号
（InputZeroAmp）と、ゼロ化増幅器回路86のゼロ調整入
力端子94に加えられた信号（AdjustZeroAmp）からゼロ
化増幅器回路86の入力オフセット電圧（10mV）を差引い
たものとの和に利得（1000）を乗じた積に等しい。
【数１】
【００４２】ゼロ化増幅器回路86の入力端子88は、０V
の参照電圧に接続されている。
【数２】
【００４３】ゼロ化増幅器回路86の出力（オフセット調
整信号84）は、負帰還を介してゼロ化増幅器回路86のゼ
ロ入力端子94へ帰還されるから、この出力は負の値をと
る。
【数３】
【００４４】一旦式（5）が解けると、その出力信号は
ゼロ入力端子94へ帰還されるから、その解を式（1）の
変数AdjustZeroAmpとして使える。その結果、オフセッ
ト修正後のゼロ化増幅器の伝達関数を求め得る。注意す
べきことに、オフセット修正後のゼロ化増幅器の実効入
力オフセット電圧は、初期オフセット（10mV）から10μ
Vに低減される。
【数４】
【００４５】主増幅器の自動ゼロ化 主増幅器72の出力78は、主増幅器72の入力端子76への印
加信号（InputMainAmp）と、主増幅器72のオフセット調
整入力端子80への印加電圧（AdjustMainAmp）との和か
ら主増幅器72の入力オフセット電圧（-20mV）を差引い
た差に利得（10）を乗じた積に等しい。
【数５】
【００４６】主増幅器72の入力端子76は、０Vの参照電
圧に接続されている。
【数６】
【００４７】式（9）を式（8）に代入できる。
【数７】
【００４８】この第二ステップにおいて、ゼロ化増幅器
の出力（オフセット調整信号84）は、負帰還を介して主
増幅器のオフセット調整入力端子80へ加えられる。
【数８】
【００４９】また、ゼロ化増幅器の入力が、主増幅器の
出力へ接続される。
【数９】
【００５０】ここで式（11）及び（12）を、先に誘導し
たオフセット修正後のゼロ化増幅器の伝達関数（式
（7））に代入できる。
【数１０】
【００５１】ここで式（10）及び（13）を組合せてオフ
セット調整信号について解くが、それはこの第二ステッ
プにおいて主増幅器に対して用いることができる。
【数１１】
【００５２】一旦この主増幅器オフセット調整信号が記
憶されると、式（14）の結果を主増幅器の伝達関数（式
（8））に代入して結合後の増幅器段の伝達関数を導く
ことができる。
【数１２】
【００５３】注意すべきことに、第二ステップのオフセ
ット修正後の結合増幅器段の実効入力オフセット電圧
は、主増幅器の初期オフセット（20mV）から僅か３μV
に低減された。第三ステップにおいて、独立にオフセッ
ト修正された多重増幅器段を縦列接続して高速高利得比
較器として動作させる。
【００５４】主増幅器72及びゼロ化増幅器回路86の各々
の典型的な実施例を図６に示す。増幅器125が、トラン
ジスタ対130、132への電流供給用の二つの電流源126及
び128を有する。負荷装置134及び136における電圧降下
が増幅器出力端子上の出力信号となる。
【００５５】図７を参照するに、本発明によるゼロ化増
幅器及び主増幅器付き単一増幅段の電圧オフセット低減
方法150は次の諸ステップからなる。即ち、ゼロ化増幅
器の入力オフセット電圧を実質上ゼロ化増幅器の利得に
等しい率で低減する諸ステップ151、主及びゼロ化両増
幅器の利得の積と実質上等しい率で主・ゼロ化結合増幅
器の入力オフセット電圧を低減するステップ群153、及
び主増幅器の利得に応じて増幅段への入力信号を増幅
し、増幅された高分解能信号を発生するステップ154で
ある。
【００５６】ゼロ化増幅器の入力オフセット電圧の低減
に係る上記ステップ群151は、ゼロ化増幅器の入力端子
にゼロ信号を加えるステップ156、ゼロ化増幅器の出力
を負帰還経由でゼロ化増幅器のオフセット調整入力に接
続するステップ158、及びゼロ化増幅器の入力オフセッ
ト電圧低減用の調整電圧を発生させて記憶するステップ
160を含む。主増幅器の入力オフセット電圧を低減する
ステップ群153は、主増幅器の入力端子にゼロ信号を加
えるステップ162、主増幅器の出力を「オフセット修正
済み」ゼロ化増幅器の入力に接続するステップ164、ゼ
ロ化増幅器の入力オフセット電圧を負帰還経由で主増幅
器のオフセット調整入力に接続するステップ166、及び
主増幅器の入力オフセット電圧低減用の調整電圧を発生
させて記憶するステップ168を含む。本発明の低減方法1
50は、増幅された高分解能の信号を次の増幅段の動作入
力範囲へ戻し、その次の入力信号に対し高速応答を提供
するステップ170を含む。
【００５７】本発明の特定の特徴を一部の図面では示し
他の図面では示さなかったが、これは便宜上のことに過
ぎず、各特徴を、本発明に従って他の諸特徴の任意のも
の又はすべてのものと組合せることができる。以下に記
載する特許請求の範囲内において当業者は他の実施例に
到達し得る。
【図面の簡単な説明】
【図１】は、従来のコンデンサ結合多段比較器の模式的
説明図である。
【図２】は、図１の従来回路におけるオーバドライブ回
復遅れを示す２組の波形のグラフである。
【図３】は、本発明による多段低オフセット高速回復比
較器システムの模式的説明図である。
【図４】は、図３の本発明システムにおけるオーバドラ
イブ回復遅れの改善を示す１組の波形のグラフである。
【図５】は、本発明による多段低オフセット高速回復比
較器システム中の単一段の模式的説明図である。
【図６】は、本発明による単一増幅段における諸増幅器
の典型的個別実施例の模式的説明図である。
【図７】は、本発明による単一増幅段における電圧オフ
セット低減方法の流れ図である。
【符号の説明】
10…従来のコンデンサ結合多段比較器システム 12…入力信号 14…増幅器（比較器） 16…ラッチ 18…コンデンサ 20…スイッチ 22、24…出力 26…増幅器の出力電圧（非クリティカル比較） 28…増幅器の出力電圧（クリティカル比較） 30…増幅器入力電圧の線形領域 32…上限 34…下限 36…中央 50…多段低オフセット高速回復の比較器システム 52…増幅段 54…リセットスイッチ 56…増幅器（比較器） 58…増幅器の出力 60…線形入力範囲 62…コンデンサ 70…増幅段 72…主増幅器 74…入力信号 76…主増幅器の入力端子 78…出力信号 80…主増幅器のオフセット調整入力端子 82…ローカル帰還回路 84…オフセット調整信号 86…ゼロ化増幅器回路 88…ゼロ化増幅器回路の入力端子 90…ゼロ化増幅器オフセット低減回路 94…ゼロ化増幅器回路のゼロ調整入力端子 96…オフセット低減回路90の（第一）スイッチ装置 98…オフセット低減回路90の（第二）スイッチ装置 102…ローカル帰還回路の（第三）スイッチ装置 106…ローカル帰還回路の（第一）スイッチ装置 108…ローカル帰還回路の（第二）スイッチ装置 110…ローカル帰還回路の（第四）スイッチ装置 112…先行増幅段 114、116…記憶手段（コンデンサ） 122…リセットスイッチ 125…増幅器 126、128…電流源 130、132…トランジスタ 134、136…負荷装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース エドワード アマジィーン アメリカ合衆国 01938 マサチューセッ ツ州，イプスウィッチ，ヘリック・ドライ ブ 12 (72)発明者 ミカエル シー ダブリュー コルン アメリカ合衆国 02421 マサチューセッ ツ州，レキシントン，バックマン・ドライ ブ 21 (72)発明者 スコット ウェイン アメリカ合衆国 02067 マサチューセッ ツ州，シャロン，アウル・ドライブ 18 (72)発明者 ジェラルド エー ミラー アメリカ合衆国 03051 ニューハンプシ ャー州，ハドソン，ビーチウッド・ロード 24 (72)発明者 ミック ミューエック アメリカ合衆国 01810 マサチューセッ ツ州，アンドバ，シャーロット・ドライブ 21

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】各増幅段の出力側に、当該増幅段の出力を
    次段の動作入力範囲へ戻し且つ当該増幅段の後続入力信
    号に対する高速応答を提供する如く接続されたリセット
    スイッチを設けた複数の自己修正型増幅段を、直列に接
    続してなり、各増幅段に、信号入力端子及びオフセット
    調整入力を有して入力に応じ出力を発生する主増幅器
    と、前記出力に応答して前記オフセット調整入力へオフ
    セット調整信号を与えて前記主増幅器のローカルオフセ
    ット電圧を補償するローカル帰還回路とを含めてなる多
    段低オフセット高速回復の比較器システム。
  2. 【請求項２】請求項１の比較器システムにおいて、前記
    出力に応答して前記オフセット調整信号を発生するため
    の入力端子を有するゼロ化増幅器回路を前記ローカル帰
    還回路に含めてなる多段低オフセット高速回復の比較器
    システム。
  3. 【請求項３】請求項２の比較器システムにおいて、前記
    主増幅器にオフセット調整入力端子を設け、前記ローカ
    ル帰還回路へさらに、前記主増幅器のオフセット調整入
    力へ前記オフセット調整信号を加えるための第一スイッ
    チ装置、前記ゼロ化増幅器回路の前記入力端子へ前記主
    増幅器の前記出力を加えるための第二スイッチ装置、前
    記主増幅器の前記信号入力端子へゼロ入力信号を加える
    ための第三スイッチ装置、及び前記主増幅器の前記信号
    入力端子へ先行増幅段の出力を加えるための第四スイッ
    チ装置を含めてなる多段低オフセット高速回復の比較器
    システム。
  4. 【請求項４】請求項２の比較器システムにおいて、前記
    ゼロ化増幅器回路に、該ゼロ化増幅器回路の入力オフセ
    ット電圧を最小化するためのゼロ化増幅器オフセット低
    減回路を含めてなる多段低オフセット高速回復の比較器
    システム。
  5. 【請求項５】請求項４の比較器システムにおいて、前記
    ゼロ化増幅器回路にゼロ調整入力端子を設け、前記ゼロ
    化増幅器オフセット低減回路に、前記ゼロ調整入力端子
    へ前記オフセット調整信号を加えるための第一スイッチ
    装置、及び前記ゼロ化増幅器回路の前記入力端子へ予め
    定めたゼロ化信号を加えるための第二スイッチ装置を含
    めてなる多段低オフセット高速回復の比較器システム。
  6. 【請求項６】複数の直列接続されたオフセット修正増幅
    段を有し、前記各増幅段が後続増幅段へ直流結合によっ
    て直列にされ、前記各増幅段に該増幅段の出力に接続さ
    れたリセットスイッチを設けることにより、該増幅段の
    出力を後続増幅段の動作入力範囲へ戻し且つその後続入
    力信号への高速応答を提供してなる多段低オフセット高
    速回復の比較器システム。
  7. 【請求項７】請求項６の比較器システムにおいて、前記
    各増幅段に、信号入力端子とオフセット調整入力とを有
    し入力に応答して出力を発生する主増幅器、及び前記出
    力に応答して前記オフセット調整入力へオフセット調整
    信号を提供して前記主増幅器のローカル・オフセット電
    圧を補償する帰還回路を含めてなる多段低オフセット高
    速回復の比較器システム。
  8. 【請求項８】請求項７の比較器システムにおいて、前記
    帰還回路に、前記出力に応答して前記オフセット調整信
    号を発生するゼロ化増幅器回路を含めてなる多段低オフ
    セット高速回復の比較器システム。
  9. 【請求項９】請求項８の比較器システムにおいて、前記
    主増幅器にオフセット調整入力端子を設け、前記帰還回
    路へさらに、前記主増幅器の前記オフセット調整入力へ
    前記オフセット調整信号を加える第一スイッチ手段、前
    記ゼロ化増幅器回路の前記入力端子へ前記主増幅器の前
    記出力を加える第二スイッチ手段、前記主増幅器の前記
    信号入力端子へゼロ入力信号を加える第三スイッチ手
    段、及び前記主増幅器の前記信号入力端子へ先行増幅段
    の出力を加える第四スイッチ手段を含めてなる多段低オ
    フセット高速回復の比較器システム。
  10. 【請求項１０】請求項８の比較器システムにおいて、前
    記ゼロ化増幅器回路に、ゼロ化増幅器の入力オフセット
    電圧を最小化するゼロ化増幅器オフセット低減回路を含
    めてなる多段低オフセット高速回復の比較器システム。
  11. 【請求項１１】請求項１０の比較器システムにおいて、
    前記ゼロ化増幅器回路にゼロ調整入力端子を設け、前記
    ゼロ化増幅器オフセット低減回路に前記ゼロ調整入力端
    子へ前記オフセット調整信号を加える第一スイッチ手
    段、及び前記ゼロ化増幅器回路の前記入力端子へ予め定
    めたゼロ化信号を加える第二スイッチ手段を含めてなる
    多段低オフセット高速回復の比較器システム。
  12. 【請求項１２】各増幅段の出力側に、当該段の出力を次
    段の動作入力範囲へ戻し且つ当該段の後続入力信号に対
    して高速応答を提供する如く接続したリセットスイッチ
    が設けられた複数の自己修正型増幅段を、直列に接続し
    てなり、各増幅段に、信号入力端子及びオフセット調整
    入力を有して入力に応じ出力を発生する主増幅器と、該
    出力に応答して前記オフセット調整入力へオフセット調
    整信号を与えて該主増幅器のローカルオフセット電圧を
    補償するローカル帰還回路とを含め、前記ローカル帰還
    回路に前記出力に応答して前記オフセット調整信号を発
    生するための入力端子を有するゼロ化増幅器回路を含
    め、該ゼロ化増幅器回路に、前記ゼロ化増幅器の入力オ
    フセット電圧を最小化するためのゼロ化増幅器オフセッ
    ト低減回路を含めてなる多段低オフセット高速回復の比
    較器システム。
  13. 【請求項１３】請求項１２の比較器システムにおいて、
    前記主増幅器にオフセット調整入力端子を設け、前記ロ
    ーカル帰還回路へさらに、前記主増幅器のオフセット調
    整入力へ前記オフセット調整信号を加えるための第一ス
    イッチ装置、前記ゼロ化増幅器回路の前記入力端子へ前
    記主増幅器の前記出力を加えるための第二スイッチ装
    置、前記主増幅器の前記信号入力端子へゼロ入力信号を
    加えるための第三スイッチ装置、及び前記主増幅器の前
    記信号入力端子へ先行増幅段の出力を加えるための第四
    スイッチ装置を含めてなる多段低オフセット高速回復の
    比較器システム。
  14. 【請求項１４】請求項１２の比較器システムにおいて、
    前記ゼロ化増幅器回路にゼロ調整入力端子を設け、前記
    ゼロ化増幅器オフセット低減回路の前記ゼロ調整入力端
    子へ前記オフセット調整信号を加えるための第一スイッ
    チ装置、及び前記ゼロ化増幅器回路の前記入力端子へ予
    め定めたゼロ化信号を加えるための第二スイッチ装置を
    含めてなる多段低オフセット高速回復の比較器システ
    ム。
  15. 【請求項１５】多段増幅器中のゼロ化増幅器及び主増幅
    器付き単一増幅段の電圧オフセットを低減する方法にお
    いて、前記ゼロ化増幅器の入力オフセット電圧を当該ゼ
    ロ化増幅器の利得に実質上等しい率で低減するステッ
    プ、前記主・ゼロ化統合増幅器の入力オフセット電圧を
    当該主及びゼロ化両増幅器の利得の積に実質上等しい率
    で低減するステップ、並びに前記増幅段への入力信号を
    前記主増幅器の利得に応じて増幅することにより被増幅
    高分解能信号を発生するステップからなる多段増幅器中
    の単一増幅段の電圧オフセット低減方法。
  16. 【請求項１６】請求項１５の電圧オフセット低減方法に
    おいて、前記ゼロ化増幅器の入力オフセット電圧を低減
    するステップに、前記ゼロ化増幅器の入力端子へゼロ信
    号を加えるステップ、前記ゼロ化増幅器の出力信号を負
    帰還により前記ゼロ化増幅器のゼロ入力調整端子へ接続
    するステップ、及びゼロ化増幅器の入力オフセット電圧
    低減用の調整電圧を発生させて記憶するステップを含め
    てなる多段増幅器中の単一増幅段の電圧オフセット低減
    方法。
  17. 【請求項１７】請求項１５の電圧オフセット低減方法に
    おいて、前記主増幅器の入力オフセット電圧を低減する
    ステップに、前記主増幅器の入力端子へゼロ信号を加え
    るステップ、前記主増幅器の出力を前記オフセット修正
    後のゼロ化増幅器の入力へ接続するステップ、前記ゼロ
    化増幅器の出力を負帰還により前記主増幅器のオフセッ
    ト調整入力へ接続するステップ、及び前記主増幅器の入
    力オフセット電圧を低減すべき調整電圧を発生させて記
    憶するステップを含めてなる多段増幅器中の単一増幅段
    の電圧オフセット低減方法。
  18. 【請求項１８】請求項１５の電圧オフセット低減方法に
    おいて、さらに増幅後の高分解能信号を後続増幅段の動
    作入力範囲へ戻すことによりその後続入力信号に対し高
    速応答を提供するステップを含めてなる多段増幅器中の
    単一増幅段の電圧オフセット低減方法。
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