JP2000244822A - フリッカ補正方法及び回路とこのフリッカ補正回路を構成するテレビカメラ装置 - Google Patents

Abstract

(57)【要約】 【課題】電源周波数が５０Ｈｚのフリッカのフレーム周
期性を利用して、フリッカ補正の性能低下を最小限に押
さえながら６０Ｈｚにおけるフリッカ補正を可能にし、
カメラ部品等の共通化、低消費電力化、小型化、低コス
ト化を実現しうるフリッカ補正方法を提供する。 【解決手段】電源周波数が５０Ｈｚの蛍光灯フリッカの
フレーム周期性に着目し、電源周波数が６０Ｈｚに変わ
った場合、従来のフリッカ補正の構成を変えることな
く、６０Ｈｚにおけるフリッカ周期性を撮像素子制御手
段３０により５０Ｈｚの場合と同じにして補正し、フリ
ッカ補正後の映像信号をフレーム記憶手段３５に記憶
し、フレーム再生周波数をフレーム変換手段３６で通常
のフレーム再生周波数に変換してフリッカ補正後の映像
信号を出力するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は映像信号のフリッカ
補正に関し、特に交流電源による照明等に起因する撮像
素子の出力信号の周期的変化を補正するフリッカ補正に
関する。

【０００２】

【従来の技術】ＭＯＳ型撮像素子においては、ＸＹアド
レスを指定して画素から電荷を読み出すため、１フィー
ルドまたは１フレーム内においてもフリッカ成分が垂直
方向に正弦波状に変化するので、１フィールドまたは１
フレーム全体を一様に補正することができないと言う問
題があった。

【０００３】そこで、１フィールドまたは１フレームを
フリッカ成分がほぼ同一と見なせる領域ごとに分割して
各領域毎にフリッカのゲインを算出し、更に、被写体の
動きがある場合のフリッカのゲイン誤差を軽減するため
に平滑化を行い、その結果のフリッカゲインによりフリ
ッカの補正を行うようにしていた。

【０００４】従来、このようなフリッカ補正回路として
は図５に示すようなものがあった。図５はフレームをｍ
個に分割してフリッカ補正を行う場合の従来のフリッカ
補正回路を示すブロック図である。図５において、１は
総和レベル計算手段、２は総和レベル記憶手段、３はフ
リッカゲイン計算手段、４はフリッカゲイン記憶手段、
５は平滑化手段、６はゲイン位相調整手段、７は乗算手
段、８は領域制御手段、９はフレームパルス生成手段、
１０は入力端子、１１は出力端子、２７はフリッカゲイ
ン記憶部である。

【０００５】次に、図５を参照して、上記従来のフリッ
カ補正回路の動作を説明する。信号１２はフリッカを含
むフレーム単位の映像信号であり、入力端子１０から入
力される。総和レベル計算手段１は、領域毎に信号１２
を積分した総和レベル信号１３を出力する。領域制御手
段８は、入力信号１２が領域１〜領域ｍのどの領域に属
するか示す領域制御信号２３を生成し、総和レベル記憶
手段２とフリッカゲイン記憶手段４とゲイン位相調整手
段６に出力する。

【０００６】総和レベル記憶手段２は、シフトレジスタ
等で１フレーム前と２フレーム前の領域１〜領域ｍの総
和レベルを記憶する構成になっており、領域制御信号２
３により領域１〜領域ｍに対応した記憶領域に記憶し、
同時に現フレームの総和レベル１４、１フィールド前の
総和レベル１５、２フレーム前の総和レベル１６をフリ
ッカゲイン計算手段３に対して出力する。フリッカゲイ
ン計算手段３は平均加算回路と除算回路とで構成され、
フリッカゲイン１７を計算しフリッカゲイン記憶手段４
に対して出力する。フレームパルス生成手段９は、フリ
ッカのフレーム周期に基づきフレームパルス２４を生成
して、フリッカゲイン記憶手段４とゲイン位相調整手段
６に出力する。

【０００７】フリッカゲイン記憶手段４はシフトレジス
タ等で構成され、領域制御信号２３とフレームパルス２
４により、フレーム単位のフリッカ周期で１フレーム期
間における領域１〜領域ｍのフリッカゲインを２フレー
ム分記憶するよう構成され、現フレームのフリッカゲイ
ン１８、フレーム単位のフリッカ周期の１周期前のフリ
ッカゲイン１９、フレーム単位のフリッカ周期の２周期
前のフリッカゲイン２０を平滑化手段５に出力する。

【０００８】平滑化手段５はメディアンフィルタ等から
構成され、過去の複数のフレームの同一領域におけるフ
リッカゲインに含まれる誤差成分を除去する作用を行う
もので、平滑化されたフリッカゲイン２１を出力する。
ゲイン位相調整手段６は、１フレーム前のフリッカゲイ
ン２１の記憶を行うフリッカゲイン記憶部２７を有し、
領域制御信号２３により平滑化されたフリッカゲイン２
１を領域１〜領域ｍに割り当て記憶して、フレームパル
ス２４により、正弦波であるフリッカゲインをフレーム
に合わせて位相調整を行い、制御ゲイン２２を乗算手段
７に出力する。乗算手段７は、入力信号１２と制御ゲイ
ン２２を乗じて補正を行った信号を出力端子１１に出力
する。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のフリッカ補正回路においては、以下に挙げる２つの
問題があった。１、電源周波数が５０Ｈｚの蛍光灯フリ
ッカのフレーム周期性を利用した補正方式では、６０Ｈ
ｚにおけるフリッカ補正が不可能である。２、多数の記
憶手段をそれぞれシフトレジスタ等で構成していたた
め、回路規模が大きくなり、消費電力が増大する。

【００１０】本発明は、上記従来の問題を解決するため
になされたもので、電源周波数が５０Ｈｚの蛍光灯フリ
ッカのフレーム周期性を利用して、フリッカ補正の性能
低下を最小限に押さえながら６０Ｈｚにおけるフリッカ
補正を可能にするとともに、カメラ部品等の共通化、低
消費電力化、小型化、低コスト化を実現することができ
るフリッカ補正方法及びフリッカ補正回路を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、電源周波数が５０Ｈｚの蛍光灯フリッカ
のフレーム周期性に着目し、従来のフリッカ補正の構成
を変えることなく、電源周波数が６０Ｈｚの場合には、
６０Ｈｚにおけるフリッカの周期性を撮像素子制御手段
により５０Ｈｚの場合と同じになるようにして補正を行
い、フリッカ補正後の映像信号を記憶するフレーム記憶
手段と、フリッカ補正後のフレーム再生周波数を通常の
フレーム再生周波数に変換するフレーム変換手段とを付
加し、交流電源周波数が変わってもフリッカ補正時のフ
レーム再生周波数を通常のフレーム再生周波数に変換し
てフリッカ補正後の映像信号を出力するようにしたもの
である。

【００１２】すなわち、本発明は、ＭＯＳ型撮像素子の
出力信号をフリッカが同一とみなせる領域毎にフレーム
単位で複数の領域に分割し、ＭＯＳ型撮像素子の出力信
号を各領域毎に積分して領域内の総和レベルを計算する
総和レベル計算手段と、過去の総和レベルを記憶する総
和レベル記憶手段と、同一領域における過去の複数の総
和レベルからその領域におけるフリッカゲインを計算す
るフリッカゲイン計算手段と、過去のゲインを記憶する
フリッカゲイン記憶手段と、過去の複数のゲインを用い
てノイズ成分を除去し制御ゲインを生成する平滑化手段
と、平滑化されたフリッカゲインを保持する制御ゲイン
記憶手段と、フリッカの周期性に基づいて制御ゲインの
位相調整を行うゲイン位相調整手段と、調整された制御
ゲインを撮像素子出力信号に乗じる乗算手段とからなる
フリッカ補正回路であって、フリッカの周期性に基づい
たタイミングで出力されたフリッカ補正後の撮像信号を
記憶するフレーム記憶手段と、フリッカ補正時のフレー
ム再生周波数を通常のフレーム再生周波数に変換する周
波数変換制御手段とからなり、交流電源周波数が変わっ
てもフレーム再生周波数を通常のフレーム再生周波数に
変換してフリッカ補正後の映像信号を出力するようにし
たものである。

【００１３】本発明は、６０Ｈｚの場合には、５０Ｈｚ
の場合の従来の補正方式を３６フレーム／秒で行い、補
正した撮像信号をフレーム記憶手段に記憶し、フレーム
変換手段を用いて記憶した撮像信号から６フレーム毎に
１フレームだけ省いて出力するようにしたことにより、
異なる電源周波数に対しても、通常のフレーム再生周波
数で出力することができ、従来のフリッカ補正の性能の
低下を最小限に押さえてフリッカ補正することができる
上、テレビカメラ機器等の共用化、小型化、低コスト化
を実現することができるフリッカ補正方法及び回路が得
られる。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、撮像素子の出力信号をフリッカが同一とみなせる領
域毎にフレーム単位で複数の領域に分割し、前記撮像素
子の出力信号を前記領域毎に積分して各前記領域内の総
和レベルを計算し、過去の総和レベルを記憶し、同一領
域における過去の複数の総和レベルからその領域におけ
るフリッカゲインを計算し、過去のフリッカゲインを記
憶し、過去の複数のフリッカゲインを用いて平滑化する
ことによりノイズ成分を除去したフリッカゲインを生成
し、平滑化されたフリッカゲインを保持し、フリッカの
周期性に基き平滑化されたフリッカゲインを位相調整し
て制御ゲインを生成し、前記位相調整された制御ゲイン
を撮像素子出力信号に乗算してフリッカ補正後の撮像信
号を出力し、フリッカの周期性に基づくタイミングで出
力されたフリッカ補正後の撮像信号を記憶し、フレーム
再生周波数を通常のフレーム再生周波数に変換する各工
程からなるようにしたものであり、異なる電源周波数に
対しても、電源周波数に依存せず、通常のフレーム再生
周波数で出力することができ、従来のフリッカ補正の性
能の低下を最小限に押さえてフリッカ補正することがで
きるという作用を有する。

【００１５】本発明の請求項２に記載の発明は、前記総
和レベルの記憶と前記フリッカゲインの記憶と前記制御
ゲインの記憶とを共用の記憶手段に対して行い、それぞ
れ時分割して記憶し読み出すようにしたものであり、記
憶手段であるレジスタのセル面積を大幅に節約し、更に
回路規模の面積を縮小することができ、かつ消費電力を
低減することができるという作用を有する。

【００１６】本発明の請求項３に記載の発明は、撮像素
子出力信号をフレーム単位でフリッカが同一とみなせる
領域毎に複数の領域に分割し、前記撮像素子の出力信号
を領域毎に積分して各領域内の総和レベルを計算する総
和レベル計算手段と、過去の総和レベルを記憶する総和
レベル記憶手段と、同一領域における過去の複数の総和
レベルからその領域におけるフリッカゲインを計算する
フリッカゲイン計算手段と、過去のフリッカゲインを記
憶するフリッカゲイン記憶手段と、過去の複数のフリッ
カゲインを用いて平滑化することによりノイズ成分を除
去したフリッカゲインを生成する平滑化手段と、平滑化
されたフリッカゲインを保持する制御ゲイン記憶手段
と、フリッカの周期性に基づき平滑化されたフリッカゲ
インを位相調整して制御ゲインを生成するゲイン位相調
整手段と、前記位相調整された制御ゲインを撮像素子出
力信号に乗算してフリッカ補正後の撮像信号を出力する
乗算手段とからなるフリッカ補正回路であって、フリッ
カの周期性に基づくタイミングで出力されたフリッカ補
正後の撮像信号を記憶するフレーム記憶手段と、フレー
ム再生周波数を通常のフレーム再生周波数に変換する周
波数変換制御手段とを具備し、電源周波数が変わっても
フレーム再生周波数を通常のフレーム再生周波数に変換
してフリッカ補正後の撮像信号を出力するようにしたも
のであり、異なる電源周波数に対しても、電源周波数に
依存せず、通常のフレーム再生周波数で出力することが
でき、従来のフリッカ補正の性能の低下を最小限に押さ
えてフリッカ補正することができるという作用を有す
る。

【００１７】本発明の請求項４に記載の発明は、前記フ
リッカ補正回路において、前記総和レベルを記憶する総
和レベル記憶手段と、前記フリッカゲインを記憶するフ
リッカゲイン記憶手段と、前記制御ゲインを記憶する制
御ゲイン記憶手段とを共用の記憶手段に設け、時分割し
て記憶し読み出すようにしたものであり、記憶手段であ
るレジスタのセル面積を大幅に節約し、更に回路規模の
面積を縮小することができ、かつ消費電力を低減するこ
とができるという作用を有する。

【００１８】本発明の請求項５に記載の発明は、前記記
憶手段はＲＡＭで構成するようにしたものであり、回路
規模の縮小化を図り、かつ低消費電力化することができ
るという作用を有する。

【００１９】本発明の請求項６に記載の発明は、前記共
用の記憶手段に設けられた前記総和レベル記憶手段と、
前記フリッカゲイン記憶手段と、前記制御ゲイン記憶手
段とに対する入力及び出力を各記憶手段ごとに切り換え
る切り換えスイッチと、前記切り換えスイッチの切替え
を制御する記憶制御手段とを具備するようにしたもので
あり、３つの記憶手段を１つにまとめ、入出力を切り換
えて時分割処理するようにしたことにより、回路規模を
縮小化することができ、かつ消費電力を低減することが
できるという作用を有する。

【００２０】本発明の請求項７に記載の発明は、請求項
３、４、５または６に記載のフリッカ補正回路を含む信
号処理回路であって、ＬＳＩに構成したことを特徴とす
る信号処理回路としたものであり、本発明における、異
なる電源周波数に対してもフリッカ補正の性能の低下を
最小限に押さえるフリッカ補正回路を含む信号処理ＬＳ
Ｉであり、フリッカ補正を含む信号処理ＬＳＩの汎用
化、共通化、低消費電力化、小型化、低コスト化を図る
ことができるという作用を有する。

【００２１】本発明の請求項８に記載の発明は、請求項
３、４、５または６に記載のフリッカ補正回路が含ま
れ、被写体からの入射信号を前記フリッカ補正回路に出
力することを特徴とする撮像素子としたものであり、本
発明における、異なる電源周波数に対してもフリッカ補
正の性能の低下を最小限に押さえることができるフリッ
カ補正可能な撮像素子であり、フリッカ補正回路を含む
撮像素子の汎用化、共通化、低消費電力化、小型化、低
コスト化を図ることができるという作用を有する。

【００２２】本発明の請求項９に記載の発明は、請求項
３、４、５または６に記載のフリッカ補正回路を含みＬ
ＳＩに構成した信号処理回路と、被写体からの入射信号
を前記フリッカ補正回路に出力する撮像素子とからなる
カメラ部品としたものであり、本発明における、異なる
電源周波数に対してもフリッカ補正の性能の低下を最小
限に押さえることができるフリッカ補正回路を含むカメ
ラ部品の汎用化、共通化、低消費電力化、小型化、低コ
スト化を図ることができるという作用を有する。

【００２３】本発明の請求項１０に記載の発明は、請求
項９に記載のカメラ部品を装備するテレビカメラ装置と
したものであり、本発明における、異なる電源周波数に
対してもフリッカ補正の性能の低下を最小限に押さえる
ことができるフリッカ補正回路を含むカメラ部品を利用
したテレビカメラ装置の汎用化、共通化、低消費電力
化、小型化、低コスト化を図ることができるという作用
を有する。

【００２４】以下、添付図面、図１乃至図４に基づき、
本発明の実施の形態１を詳細に説明する。図１は本発明
の実施の形態１におけるフリッカ補正方法及び回路の構
成を示すブロック図、図２は図１に示すフリッカ補正方
法及び回路において異なる電源周波数に対するフレーム
タイミングを示す図、図３は図１に示すフリッカ補正方
法及び回路において異なる電源周波数に対するフレーム
周波数変換タイミングを示す図、図４は図１に示すフリ
ッカ補正方法及び回路における記憶制御手段で制御する
アドレスマップ及び記憶制御手段による切り換えＳＷの
切り換えタイミングを示す図である。

【００２５】（実施の形態１）まず、図１及び図２を参
照して、本発明におけるフリッカ補正方法及び回路の基
本概念について説明する。図２は交流電源周波数がｆｐ
＝５０Ｈｚ、映像信号のフレーム周波数がｆｖ＝３０Ｈ
ｚの場合と、交流電源周波数がｆｐ＝６０Ｈｚ、映像信
号のフレーム周波数がｆｖ＝３６Ｈｚの場合とを示す。

【００２６】まず、電源周波数がｆｐ＝５０Ｈｚの条件
において、交流電源で点灯する蛍光灯等は１００Ｈｚで
点滅を繰り返しており、このような入射光のもとでは、
ＭＯＳ型撮像素子２８（図１）は読み出す画像の位置に
より電荷蓄積時間の位相が異なるため、同一フレーム内
でも各画素の蓄積時間内に入射する光量の総和は異なる
ことになる。そのため、同一フレーム内部においても１
００Ｈｚの周期で明るい部分と暗い部分が生じるフリッ
カが発生する。

【００２７】例えば、有効画素６４０（水平）×４８０
（垂直）のＶＧＡフォーマットにおいて、フレーム周波
数３０Ｈｚ、１フレームの走査線数が５２５本とする
と、水平走査周波数は１５．７５ｋＨｚであるから、そ
の１／１００秒では走査線１５７．５本分に相当する。
したがって、１５７．５ライン周期で明暗を繰り返し、
１フレームの走査線数５２５ラインの間に、３と１／３
周期のフリッカが発生する。また、フレームの周期１／
３０［ｓｅｃ］と照明の点灯周期１／１００［ｓｅｃ］
の公倍数は１／１０［ｓｅｃ］であるため、フリッカは
３フレーム毎に同じ明暗のパターンとなるフレーム単位
の周期性をもつことになる。

【００２８】同様に、電源周波数がｆｐ＝６０Ｈｚの条
件において、交流電源で点灯する蛍光灯等は１２０Ｈｚ
で点滅を繰り返しており、このような入射光のもとで
は、ＭＯＳ型撮像素子２８は読み出す画像の位置により
電荷蓄積時間の位相が異なることになり、同一フレーム
内でも各画素の蓄積時間内に入射する光量の総和は異な
ってくる。そのため、同一フレーム内部においても１２
０Ｈｚの周期で明るい部分と暗い部分が生じるフリッカ
が発生する。

【００２９】そこで、電源周波数がｆｐ＝５０Ｈｚの場
合における３フレーム毎のフリッカの周期性を利用し
て、例えば、基準発振周波数を変えずに、水平走査周波
数を１８．９ｋＨｚにして１フレームの走査線数を５２
５本にすると、１／１２０秒間の走査線は１５７．５ラ
インとなる。したがって、フリッカは１５７．５ライン
周期で明暗を繰り返し、１フレームのフレーム周波数は
３６Ｈｚとなり、走査線数５２５ラインの間に、３と１
／３周期のフリッカが発生する。つまり、撮像素子の出
力信号のフリッカは、電源周波数がｆｐ＝６０Ｈｚの場
合においても、電源周波数がｆｐ＝５０Ｈｚの条件と同
一条件の、３フレーム毎に同じ明暗パターンとなるフレ
ーム単位の周期性をもたせることが可能となり、同一方
式に従って補正することができる。

【００３０】しかしながら、電源周波数がｆｐ＝６０Ｈ
ｚの場合においては、３６フレーム／秒で補正を行なっ
ているので、補正性能が低下してしまうことになる。そ
こで、補正した撮像信号をフレーム記憶手段３５（図
１）とフレーム変換制御手段３６（図１）とを用いるこ
とにより、フレーム記憶手段３５に対する書き込みを６
フレーム毎に１フレームだけを省き、読み出しを通常の
フレーム再生周波数の３０フレーム／秒で行い出力する
ことにより、従来のフリッカ補正の性能の低下を最小限
に押さえ、テレビカメラ機器等の小型化、低コスト化を
実現することができる。

【００３１】次に、図１を参照して、本発明の実施の形
態１におけるフリッカ補正回路の構成を説明する。図１
は本発明の実施の形態１におけるフリッカ補正方法及び
回路の構成を示す図である。図１において、１は総和レ
ベル計算手段、２は総和レベル記憶手段、３はフリッカ
ゲイン計算手段、４はフリッカゲイン記憶手段、５は平
滑化手段、６はゲイン位相調整手段、７は乗算手段、８
は領域制御手段、９はフレームパルス生成手段、１１は
出力端子、２８はＭＯＳ型撮像素子、２９は切り換えＳ
Ｗ、３０は撮像素子制御手段、３１は総和レベル検出手
段、３２は記憶制御手段、３３は記憶手段、３４は制御
ゲイン記憶手段、３５はフレーム記憶手段、３６はフレ
ーム変換制御手段である。

【００３２】なお、記憶手段３３は総和レベル記憶手段
２と、フリッカゲイン記憶手段４と、制御ゲイン記憶手
段３４とで構成され、これら３つの記憶手段の入力及び
出力は記憶制御手段３２の制御により、切り換えＳＷ２
９を通して行われ、それぞれ対応するフリッカゲイン記
憶手段３、平滑化手段５またはゲイン位相調整手段６に
時分割入出力するよう構成される。また、フリッカゲイ
ン記憶手段３、平滑化手段５およびゲイン位相調整手段
６はそれぞれ自己の入力時においてのみ、入力ゲートが
開くように構成される。

【００３３】以下、図１を参照して、本発明の実施の形
態１におけるフリッカ補正回路の構成を詳細に説明す
る。ＭＯＳ型撮像素子２８は、撮像素子制御手段３０に
より制御されたタイミングで撮像信号を出力する。入力
信号１２はフリッカを含むフレーム単位の撮像信号であ
り、総和レベル計算手段１と、飽和レベル検出手段３１
と、乗算手段７に入力される。飽和レベル検出手段３１
は、通常積算許可信号を総和レベル計算手段１へ出力
し、撮像素子の出力信号が飽和してしまったときにはそ
れを止めて、総和レベル計算手段１における積算を避け
るように制御する。総和レベル計算手段１は、領域毎に
信号１２を積分した総和レベル信号１３を出力する。

【００３４】領域制御手段８は、入力信号１２が領域１
〜領域ｍのどの領域に属するか示す領域制御信号２３を
生成し、記憶制御手段３２とゲイン位相調整手段６に出
力する。総和レベル記憶手段２は、記憶制御手段３２の
制御により切り換えＳＷ２９を切り換えて総和レベル計
算手段１からの総和レベル１３を入力して領域１〜領域
ｍに対応した記憶領域に１フレーム前と２フレーム前の
領域１〜領域ｍの総和レベルを記憶するよう構成され、
現フレームの総和レベル１４と同時に、１フレーム前の
総和レベル１５、２フレーム前の総和レベル１６をフリ
ッカゲイン計算手段３に対して出力する。フリッカゲイ
ン計算手段３は平均加算回路と除算回路で構成され、フ
リッカゲイン１７を計算して出力する。フレームパルス
生成手段９は、フリッカのフレーム周期に基づいてフレ
ームパルス２４を生成して、ゲイン位相調整手段６とフ
レーム変換制御手段３６に出力する。

【００３５】フリッカゲイン記憶手段４は、フリッカゲ
イン計算手段３からのフリッカゲイン１７を切り換えら
れた切り換えＳＷ２９を通して入力し、記憶制御手段３
２により、フレーム単位のフリッカ周期で１フレーム期
間における領域１〜領域ｍのフリッカゲインを２フレー
ム分記憶するよう構成され、現フレームのフリッカゲイ
ン１８、フレーム単位のフリッカ周期の１周期前のフリ
ッカゲイン１９及びフレーム単位のフリッカ周期の２周
期前のフリッカゲイン２０を平滑化手段５に出力する。
平滑化手段５は、現フレームのフリッカゲイン１８、１
周期前のフリッカゲイン１９及び２周期前のフリッカゲ
イン２０を受けて平滑化し、それらフリッカゲインから
過去の複数のフレームの同一領域におけるフリッカゲイ
ンに含まれる誤差成分を除去するよう作用するもので、
メディアンフィルタ等から構成され、平滑化されたフリ
ッカゲイン２１を出力する。

【００３６】ゲイン位相調整手段６は、１フレーム前の
フリッカゲイン２１を記憶する制御ゲイン記憶手段３４
を有し（本実施の形態１ではゲイン位相調整６から抜き
出して記憶手段３３に纏めて配置される）、平滑化手段
５からのフリッカゲイン２１を切り換えられた切り換え
ＳＷ２９を通して入力し、平滑化されたフリッカゲイン
２１を領域制御信号２３により領域１〜領域ｍに割り当
て記憶し、フレームパルス２４により正弦波であるフリ
ッカゲインをフレームに合わせて位相調整を行い、乗算
手段７に対し制御ゲイン２２として出力する。乗算手段
７は、入力信号１２と制御ゲイン２２とを乗じて補正を
行いフレーム記憶手段３５に出力する。フレーム記憶手
段３５は、フレーム変換制御手段３６からの制御によ
り、乗算手段７の出力信号のフレーム周波数を通常のフ
レーム周波数にして再生するよう構成され、詳細は後述
するように、フリッカの周波数に依存せずフリッカを補
正することができる。

【００３７】次に、図１乃至図４を参照して、本発明の
実施の形態１におけるフリッカ補正回路の動作を説明す
る。ＭＯＳ型撮像素子２８から出力されたフリッカ成分
が含まれた撮像信号は、領域制御信号２３の制御によ
り、領域１について総和レベル計算手段１にて積算した
値を切り換えＳＷ２９を通して総和レベル記憶手段２に
記憶し、３フレーム毎に領域１の現フレームと１フレー
ム前と２フレーム前の総和レベルをフリッカゲイン計算
手段３に出力する。フリッカゲイン計算手段３では３フ
レーム分の総和の１／３を行い、各フレームの総和レベ
ルで除算を３回行うことにより３種類のフリッカゲイン
１７を算出する。このフリッカゲイン１７は、フリッカ
の３フレーム周期を考えると次のフレーム周期のフリッ
カゲインと等価になる。算出されたフリッカゲイン１７
は、記憶制御手段３２の制御により切り換えられた切り
換えＳＷ２９を通してフリッカゲイン記憶手段４に記憶
される。

【００３８】しかし、このフリッカゲイン１７はこのま
までは動画等の垂直方向の動き成分による誤差が含まれ
てしまうため、過去の複数のフリッカゲインを使用して
平滑化することにより誤差を除去する必要がある。そこ
で、メディアンフィルタ等による平滑化手段５におい
て、３フレーム周期に従い、現フレームのフリッカゲイ
ンと３フレーム前及び６フレーム前のフリッカゲインと
の平滑化を行い平滑化されたフリッカゲイン２１を出力
する。出力されたフリッカゲイン２１は、記憶制御手段
３２の制御により切り換えられた切り換えＳＷ２９を通
して制御ゲイン記憶手段３４に記憶される。これをゲイ
ン位相調整手段６に出力し、ゲイン位相調整手段６から
乗算手段７に対し、制御ゲイン２２として出力する。こ
れにより、フリッカゲインに含まれている動き成分によ
る誤差が軽減される。

【００３９】以上説明した動作を第３フレーム時に領域
１から領域ｍまで繰り返すことにより、次のフレームで
ある第１フレームで用いるための制御ゲインが得られ
る。これらの領域１〜領域ｍの制御ゲインが制御ゲイン
記憶手段３４に記憶され、次の第１フレーム時の制御ゲ
イン２２として出力される。

【００４０】ここで、フリッカが理想的な正弦波とし
て、現フレームのあるラインのフリッカゲインを、１＋
Ａｓｉｎ（ｎ）とする。ただし、Ａはフリッカの大き
さ、ｎはあるラインのフリッカの位相である。また、フ
リッカの周期は１／１００Ｈｚで１５７．５ラインを１
周期としているため、１フレーム内では１フレームのラ
イン数５２５ライン割る１５７．５ラインで、３と１／
３周期分のフリッカがあることになる。そのため、同じ
ラインで見ると１フレーム毎に２π／３位相早い位相と
なり、１フレーム後の同一ラインのフリッカゲインは、
１＋Ａｓｉｎ（ｎ＋２π／３）となる。また、２フレー
ム後のフリッカゲインは１＋Ａｓｉｎ（ｎ＋４π／３）
となり、３フレームを周期として繰り返すことがわか
る。

【００４１】次に、図２を参照して、異なる交流電源周
波数に対するフレームタイミングについて説明する。図
２において、電源周波数ｆｐ＝６０Ｈｚの場合、電源周
波数ｆｐ＝５０Ｈｚのフリッカの周期性を該当させると
すると、例えば撮像素子制御手段３０による基準発振周
波数と垂直ライン数を変えずに、水平方向の分周比だけ
を５０／６０（０．８３程度）に変化させることによ
り、フリッカの周波数（１２０Ｈｚ）と３フレームの周
期性とは同一にすることが出来るので、それ以降の補正
手順は、電源周波数ｆｐが５０Ｈｚであるか６０Ｈｚで
あるかを意識せずに同一構成とすることができる。

【００４２】また、フリッカゲインは１５７．５ライン
周期を持っているので、これを約１５７ライン周期と見
なすと、有効ライン４８０ライン分全てのフリッカゲイ
ンを求める必要がなくなり、１周期（１５７ライン）分
のフリッカゲインだけを求めておき、位相調整手段６に
より、求めた１周期のフリッカゲインを繰り返せば、残
りのラインのフリッカゲインを得ることができる。これ
により、フリッカゲインを計算するため演算量や回路量
を削減することができる。

【００４３】次に、図３を参照して、異なる電源周波数
に対するフレーム周波数変換タイミングについて説明す
る。図３において、電源周波数ｆｐ＝６０Ｈｚの場合に
乗算手段７から出力する補正後の信号は、３６Ｈｚで出
力するので、フレーム変換制御手段３６によりフレーム
記憶手段３５に書き込みを行い、３０Ｈｚで読み出しを
行うようにすると、書き込みアドレス（点線）と読み出
しアドレス（実線）は図３に示す関係となるので、６フ
レーム毎に１フレームだけを書き込みを停止し読み出し
を連続して行うようにすることにより、通常のフレーム
再生周波数で再生することが可能となり、電源周波数に
依存しないまたは考慮しなくてよい補正方式とすること
が出来る。

【００４４】次に、図４を参照して、記憶制御手段で制
御する記憶手段のアドレスマップ及び記憶制御手段によ
る切り換えＳＷの切り換えタイミングを説明する。図４
において、総和レベル記憶手段２とフリッカゲイン記憶
手段４と制御ゲイン記憶手段３４の容量はほぼ同一であ
り、記憶制御手段３２の制御により切り換えＳＷ２９を
使用して時分割処理することにより、記憶手段３３にま
とめて共用化することができ、回路を少なくすることが
できる。

【００４５】例えば、本実施の形態１における総和レベ
ル記憶手段２は、２フレーム前までの積算値を保持して
おれば良いので、フリッカの１周期（１５７ライン）を
３の倍数である９ライン間隔で積算するようにすると、
１周期あたり１８個の積算値で、１フレームあたりで
は、１８＊３個（５４個）の積算値が存在する。つま
り、３フレーム毎にフリッカゲインを算出するには、そ
の記憶容量は５４列２行あれば足りる。

【００４６】また、フリッカゲイン記憶手段４は、３フ
レーム毎に算出したゲイン値を演算したフレーム内だけ
保持しておれば良いので、１８＊２（３６個）のゲイン
値を３種類（Ｇ３〜Ｇ５）保持する。つまり３フレーム
毎に３通りのフリッカゲインを算出するには、その記憶
容量は１８列６行あれば良いことになる。次に、制御ゲ
イン記憶手段３４は、３フレーム毎に平滑された制御ゲ
インを過去３フレーム前と、６フレーム前の値を３種類
（Ｍ３〜Ｍ５）保持しておれば良いので、その記憶容量
はフリッカゲイン記憶手段４と同じ容量になる。

【００４７】以上、総和レベル記憶手段２、フリッカゲ
イン記憶手段４及び制御ゲイン記憶手段３４の総容量
（総積算値）は、３フレーム毎に完結した処理を行う方
式であるから、３５２ワード（図４では、それぞれアド
レス１乃至３２６で示す）程度まであれば十分に間に合
うことになる。

【００４８】また、上記３つの記憶手段、すなわち、総
和レベル記憶手段２、フリッカゲイン記憶手段４および
制御ゲイン記憶手段３４の時分割入出力処理について
は、それぞれの記憶容量を上記のようにするとともに、
記憶制御手段３２の制御により切り換えＳＷ２９を図４
の下欄に示すようなタイミングで切り換えることによっ
て達成することができる。

【００４９】以上説明したように、本発明の実施の形態
１によれば、電源周波数が６０Ｈｚに変化しても回路数
を増やすことなく、従来と同じようなフリッカ補正を行
いながら、記憶手段を１つにまとめたことにより、従来
シフトレジスタで構成していたレジスタを、１／２以下
にすることが可能となりレジスタセル面積の大幅な節約
になり、回路規模の面積縮小が図かられ、かつ消費電力
を１／１０以下に低減することができる。

【００５０】

【発明の効果】本発明は、上記のように構成し、特に電
源周波数が５０Ｈｚの場合のフレーム単位のフリッカの
周期性に着目して、電源周波数が６０Ｈｚに変化して
も、補正するフレーム周波数を電源周波数に同期して変
化し、フリッカ補正後の信号を書き込み記憶する際に６
フレーム毎に１フレームだけ省くことにより、フリッカ
補正後の信号を出力する際のフレーム周波数は変えない
ようにしたことにより、異なる電源周波数に対しても、
電源周波数に依存せず、フリッカ補正の性能の低下を最
小限に押さえてフリッカ補正することができるとともに
構成の共通化を図ることができるため、構成が簡単にし
て小規模のフリッカ補正方法を提供することができる。

【００５１】また、本発明は、上記のように構成し、特
に電源周波数が５０Ｈｚの場合のフレーム単位のフリッ
カの周期性に着目し、フリッカ補正後の信号を記憶する
フレーム記憶手段とフレーム記憶手段に対する書き込み
を６フレーム毎に１フレームだけ省くフレーム周波数変
換手段とを付加して、電源周波数が６０Ｈｚに変化して
も、補正するフレーム周波数を電源周波数に同期して変
化し、フリッカ補正後の信号を出力する際のフレーム周
波数は変えないようにしたことにより、異なる電源周波
数に対しても、電源周波数に依存せず、フリッカ補正の
性能の低下を最小限に押さえてフリッカ補正することが
できるとともに構成の共通化を図ることができるため、
構成が簡単にして小規模のフリッカ補正回路を提供する
ことができる。

【００５２】また、本発明は、上記のように構成し、特
に総和レベルの記憶とフリッカゲインの記憶と前記制御
ゲインの記憶とを共用の記憶手段に対して行い、それぞ
れ時分割して記憶し読み出すようにしたことにより、記
憶手段であるレジスタのセル面積を大幅に節約し、更に
回路規模の面積を縮小することができ、かつ消費電力を
低減することができる。

【００５３】また、本発明は、上記のように構成し、特
に本発明におけるフリッカ補正回路を含む信号処理回路
をＬＳＩに構成し、共用の記憶手段をＲＡＭで構成した
ことにより、回路規模及び面積をさらに縮小することが
でき、かつ消費電力を低減してノイズを低減することに
より、性能をさらに向上することができる。

【００５４】また、本発明は、上記のように構成し、特
に共用の記憶手段に設けられた総和レベル記憶手段と、
フリッカゲイン記憶手段と、制御ゲイン記憶手段とに対
する入力及び出力を切り換えスイッチにより各記憶手段
ごとに切り換えるようにしたことにより、全体として回
路規模を小さくすることができる。

【００５５】また、本発明は、上記のように構成し、特
に本発明におけるフリッカ補正回路が含まれ、被写体か
らの入射信号をフリッカ補正回路に出力するようにした
ことにより、回路基板の面積縮小を図かることができ、
かつ撮像素子を汎用化することにより、実装コストを低
下した撮像素子を提供することができる。

【００５６】また、本発明は、上記のように構成し、特
に本発明におけるフリッカ補正回路を含みＬＳＩに構成
した信号処理回路と、被写体からの入射信号を前記フリ
ッカ補正回路に出力する撮像素子とからカメラ部品を構
成するようにしたことにより、その面積を縮小すること
ができ、さらにカメラ部品を汎用化することにより、生
産コストを低減することができる。

【００５７】また、本発明は、上記のように構成し、特
に本発明におけるフリッカ補正回路を含みＬＳＩに構成
した信号処理回路と、被写体からの入射信号を前記フリ
ッカ補正回路に出力する撮像素子とからカメラ部品を利
用してテレビカメラ装置等を構成したことにより、テレ
ビカメラ装置等の小型化、低コスト化を可能にすること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるフリッカ補正方
法及び回路の構成を示すブロック図、

【図２】図１に示すフリッカ補正方法及び回路において
異なる電源周波数に対するフレームタイミングを示す
図、

【図３】図１に示すフリッカ補正方法及び回路において
異なる電源周波数に対するフレーム周波数変換タイミン
グを示す図、

【図４】図１に示すフリッカ補正方法及び回路における
記憶制御手段で制御するアドレスマップ及び記憶制御手
段による切り換えＳＷの切り換えタイミングを示す図、

【図５】フレームをｍ個に分割してフリッカ補正を行う
場合の従来のフリッカ補正回路を示すブロック図。

【符号の説明】

１ 総和レベル計算手段 ２ 総和レベル記憶手段 ３ フリッカゲイン計算手段 ４ フリッカゲイン記憶手段 ５ 平滑化手段 ６ ゲイン位相調整手段 ７ 乗算手段 ８ 領域制御手段 ９ フレームパルス生成手段 １０ 入力端子 １１ 出力端子 １２ 入力信号 １３ 総和レベル １４ 現フィールドの総和レベル １５ １フレーム前の総和レベル １６ ２フレーム前の総和レベル １７ フリッカゲイン １８ ２フレーム前のフリッカゲイン １９ ５フレーム前のフリッカゲイン ２０ ８フレーム前のフリッカゲイン ２１ 平滑化されたフリッカゲイン ２２ 制御ゲイン ２３ 領域制御信号 ２４ フレームパルス ２５ 総和レベル記憶部 ２６ フリッカゲイン記憶部 ２７ 平滑化後のフリッカゲイン記憶部 ２８ ＭＯＳ型撮像素子 ２９ 切り替えＳＷ ３０ 撮像素子制御手段 ３１ 飽和レベル検出手段 ３２ 記憶制御手段 ３３ 記憶手段 ３４ 制御ゲイン記憶手段 ３５ フレーム記憶手段 ３６ フレーム変換制御手段

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C021 PA17 PA18 PA58 PA62 PA72 PA76 PA78 PA82 YA07 5C024 AA01 CA07 FA01 FA11 GA31 HA09 HA17 HA19 HA23

Claims (10)

【特許請求の範囲】
1. 【請求項１】撮像素子の出力信号をフリッカが同一とみ
   なせる領域毎にフレーム単位で複数の領域に分割し、前
   記撮像素子の出力信号を前記領域毎に積分して各前記領
   域内の総和レベルを計算し、過去の総和レベルを記憶
   し、同一領域における過去の複数の総和レベルからその
   領域におけるフリッカゲインを計算し、過去のフリッカ
   ゲインを記憶し、過去の複数のフリッカゲインを用いて
   平滑化することによりノイズ成分を除去したフリッカゲ
   インを生成し、平滑化されたフリッカゲインを保持し、
   フリッカの周期性に基き平滑化されたフリッカゲインを
   位相調整して制御ゲインを生成し、前記位相調整された
   制御ゲインを撮像素子出力信号に乗算してフリッカ補正
   後の撮像信号を出力し、フリッカの周期性に基づくタイ
   ミングで出力されたフリッカ補正後の撮像信号を記憶
   し、フレーム再生周波数を通常のフレーム再生周波数に
   変換する各工程からなることを特徴とするフリッカ補正
   方法。
2. 【請求項２】前記総和レベルの記憶と前記フリッカゲイ
   ンの記憶と前記制御ゲインの記憶とを共用の記憶手段に
   対して行い、それぞれ時分割して記憶し読み出すように
   したことを特徴とする請求項１記載のフリッカ補正方
   法。
3. 【請求項３】撮像素子出力信号をフレーム単位でフリッ
   カが同一とみなせる領域毎に複数の領域に分割し、前記
   撮像素子の出力信号を領域毎に積分して各領域内の総和
   レベルを計算する総和レベル計算手段と、過去の総和レ
   ベルを記憶する総和レベル記憶手段と、同一領域におけ
   る過去の複数の総和レベルからその領域におけるフリッ
   カゲインを計算するフリッカゲイン計算手段と、過去の
   フリッカゲインを記憶するフリッカゲイン記憶手段と、
   過去の複数のフリッカゲインを用いて平滑化することに
   よりノイズ成分を除去したフリッカゲインを生成する平
   滑化手段と、平滑化されたフリッカゲインを保持する制
   御ゲイン記憶手段と、フリッカの周期性に基づき平滑化
   されたフリッカゲインを位相調整して制御ゲインを生成
   するゲイン位相調整手段と、前記位相調整された制御ゲ
   インを撮像素子出力信号に乗算してフリッカ補正後の撮
   像信号を出力する乗算手段とからなるフリッカ補正回路
   であって、フリッカの周期性に基づくタイミングで出力
   されたフリッカ補正後の撮像信号を記憶するフレーム記
   憶手段と、フレーム再生周波数を通常のフレーム再生周
   波数に変換する周波数変換制御手段とを具備し、電源周
   波数が変わってもフレーム再生周波数を通常のフレーム
   再生周波数に変換してフリッカ補正後の撮像信号を出力
   するようにしたことを特徴とするフリッカ補正回路。
4. 【請求項４】前記フリッカ補正回路において、前記総和
   レベルを記憶する総和レベル記憶手段と、前記フリッカ
   ゲインを記憶するフリッカゲイン記憶手段と、前記制御
   ゲインを記憶する制御ゲイン記憶手段とを共用の記憶手
   段に設け、時分割して記憶し読み出すようにしたことを
   特徴とする請求項３記載のフリッカ補正回路。
5. 【請求項５】前記記憶手段はＲＡＭで構成したことを特
   徴とする請求項４記載のフリッカ補正回路。
6. 【請求項６】前記共用の記憶手段に設けられた前記総和
   レベル記憶手段と、前記フリッカゲイン記憶手段と、前
   記制御ゲイン記憶手段とに対する入力及び出力を各記憶
   手段ごとに切り換える切り換えスイッチと、前記切り換
   えスイッチの切替えを制御する記憶制御手段とを具備す
   ることを特徴とする請求項５記載のフリッカ補正回路。
7. 【請求項７】請求項３、４、５または６に記載のフリッ
   カ補正回路を含む信号処理回路であって、ＬＳＩに構成
   したことを特徴とする信号処理回路。
8. 【請求項８】請求項３、４、５または６に記載のフリッ
   カ補正回路が含まれ、被写体からの入射信号を前記フリ
   ッカ補正回路に出力することを特徴とする撮像素子。
9. 【請求項９】請求項３、４、５または６に記載のフリッ
   カ補正回路を含みＬＳＩに構成した信号処理回路と、被
   写体からの入射信号を前記フリッカ補正回路に出力する
   撮像素子とからなるカメラ部品。
10. 【請求項１０】請求項９に記載のカメラ部品を装備する
    テレビカメラ装置。