JP2000243922A - 強誘電体ゲート電界効果トランジスタの製造方法 - Google Patents
強誘電体ゲート電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】ゲート絶縁膜として強誘電体膜とバッファ膜と
の積層膜を用いたＭＦＩＳ型の強誘電体ゲート電界効果
トランジスタ（ＦＥＴ）において、微細なパターンニン
グを可能にする。 【解決手段】バッファ膜を形成し、その上にＭｏ膜また
はＡｌ膜を積層し、その金属膜をマスクとしてバッファ
膜のパターニングをおこなう。金属膜を除去した後、強
誘電体薄膜を形成し、再びフォトリソグラフィにより強
誘電体膜をパターニングする。
の積層膜を用いたＭＦＩＳ型の強誘電体ゲート電界効果
トランジスタ（ＦＥＴ）において、微細なパターンニン
グを可能にする。 【解決手段】バッファ膜を形成し、その上にＭｏ膜また
はＡｌ膜を積層し、その金属膜をマスクとしてバッファ
膜のパターニングをおこなう。金属膜を除去した後、強
誘電体薄膜を形成し、再びフォトリソグラフィにより強
誘電体膜をパターニングする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体膜をゲー
ト絶縁膜とする電界効果トランジスタの製造方法に関す
る。
ト絶縁膜とする電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】強誘電体をゲート絶縁膜として用いた電
界効果トランジスタ（以下ＦＥＴと記す）は、不揮発性
の半導体メモリ等として注目されている。この強誘電体
ゲートＦＥＴは、強誘電体の自発分極によってチャネル
領域の半導体基板表面に電荷を誘起させてドレイン電流
を制御するものである。
界効果トランジスタ（以下ＦＥＴと記す）は、不揮発性
の半導体メモリ等として注目されている。この強誘電体
ゲートＦＥＴは、強誘電体の自発分極によってチャネル
領域の半導体基板表面に電荷を誘起させてドレイン電流
を制御するものである。
【０００３】図２（ａ）、（ｂ）は、強誘電体ゲートメ
モリの２つのタイプの構造を示す断面図である。以下そ
れぞれの構造の特徴を説明する。図２（ａ）は、ゲート
構造を、強誘電体薄膜２とその上面に設けられる金属電
極３とを以って構成した二層構造とし、この二層構造の
ゲートを用いたＭＦＳ（Metal-Ferroelectric-Semicond
uctor）ＦＥＴである。１は半導体基板である。このＭ
ＦＳ−ＦＥＴでは、半導体基板１の上面に強誘電体薄膜
２を直接形成するため、その形成の際に、半導体基板１
と強誘電体薄膜２との間の界面に自然酸化膜（けい素基
板の場合は二酸化けい素膜、以下ＳｉＯ2 膜と記す）が
形成されることが多い。この自然酸化膜は低温で成長し
た不安定で膜質の不良な膜であるため、これに起因して
動作電圧の増大やトラップ準位の発生による分極の打ち
消し等が生じてしまい、特性がやや不安定という問題が
あった。
モリの２つのタイプの構造を示す断面図である。以下そ
れぞれの構造の特徴を説明する。図２（ａ）は、ゲート
構造を、強誘電体薄膜２とその上面に設けられる金属電
極３とを以って構成した二層構造とし、この二層構造の
ゲートを用いたＭＦＳ（Metal-Ferroelectric-Semicond
uctor）ＦＥＴである。１は半導体基板である。このＭ
ＦＳ−ＦＥＴでは、半導体基板１の上面に強誘電体薄膜
２を直接形成するため、その形成の際に、半導体基板１
と強誘電体薄膜２との間の界面に自然酸化膜（けい素基
板の場合は二酸化けい素膜、以下ＳｉＯ2 膜と記す）が
形成されることが多い。この自然酸化膜は低温で成長し
た不安定で膜質の不良な膜であるため、これに起因して
動作電圧の増大やトラップ準位の発生による分極の打ち
消し等が生じてしまい、特性がやや不安定という問題が
あった。
【０００４】図２（ｂ）は、ＭＦＳ−ＦＥＴの強誘電体
薄膜２および半導体基板１間にバッファ膜４を挿入した
タイプの三層構造のゲートをもつＭＦＩＳ（Metal-Ferr
oelectric-Insulator-Semiconductor）−ＦＥＴであ
る。このタイプのＦＥＴでは、積極的に良質で安定なバ
ッファ膜４を半導体基板１上に形成することによって、
図２（ａ）のＭＦＳ−ＦＥＴにおける前述の問題を解決
している。
薄膜２および半導体基板１間にバッファ膜４を挿入した
タイプの三層構造のゲートをもつＭＦＩＳ（Metal-Ferr
oelectric-Insulator-Semiconductor）−ＦＥＴであ
る。このタイプのＦＥＴでは、積極的に良質で安定なバ
ッファ膜４を半導体基板１上に形成することによって、
図２（ａ）のＭＦＳ−ＦＥＴにおける前述の問題を解決
している。
【０００５】しかしながら、上記のＭＦＩＳ−ＦＥＴの
ゲート構造は回路上、バッファ膜４の容量と、強誘電体
薄膜２の容量とが直列に接続された構成となっている。
今、強誘電体薄膜の電荷をＱf 、電気容量をＣf 、電圧
をＶf 、バッファ膜の電荷をＱi 、電気容量をＣi 、電
圧をＶi とすると、次式が成り立つ。
ゲート構造は回路上、バッファ膜４の容量と、強誘電体
薄膜２の容量とが直列に接続された構成となっている。
今、強誘電体薄膜の電荷をＱf 、電気容量をＣf 、電圧
をＶf 、バッファ膜の電荷をＱi 、電気容量をＣi 、電
圧をＶi とすると、次式が成り立つ。
【０００６】 Ｑf ＝Ｃf ・Ｖf Ｑi ＝Ｃi ・Ｖi 強誘電体薄膜とバッファ膜とは直列であるため、 Ｑf ＝Ｑi である。よって、 Ｃf ・Ｖf ＝Ｃi ・Ｖi (1) となる。
【０００７】単位面積当たりの電気容量Ｃは、膜厚ｔと
比誘電率εにより、 Ｃf ＝εf ／ｔf Ｃi ＝εi ／ｔi となり、(1)式に代入すると、 εf ・Ｖf ／ｔf ＝εi ・Ｖi ／ｔi (2) となる。
比誘電率εにより、 Ｃf ＝εf ／ｔf Ｃi ＝εi ／ｔi となり、(1)式に代入すると、 εf ・Ｖf ／ｔf ＝εi ・Ｖi ／ｔi (2) となる。
【０００８】バッファ膜として 例えば熱酸化により形
成したＳｉＯ2 膜を用いると比誘電率εi は３．８であ
り、強誘電体薄膜の比誘電率εf が仮に１０００である
とすると、 Ｖf ／Ｖi ＝ｔf ／２６３ｔi となる。
成したＳｉＯ2 膜を用いると比誘電率εi は３．８であ
り、強誘電体薄膜の比誘電率εf が仮に１０００である
とすると、 Ｖf ／Ｖi ＝ｔf ／２６３ｔi となる。
【０００９】よって、この強誘電体薄膜２として、従来
から通常用いられてきた強誘電体を用いたとき、その比
誘電率が大きいために、ゲート電極３に印加される電圧
の大部分がバッファ膜４に印加されてしまい強誘電体薄
膜２に印加される電圧の割合が小さくなってしまう。
から通常用いられてきた強誘電体を用いたとき、その比
誘電率が大きいために、ゲート電極３に印加される電圧
の大部分がバッファ膜４に印加されてしまい強誘電体薄
膜２に印加される電圧の割合が小さくなってしまう。
【００１０】そのため、強誘電体薄膜２中に形成される
自発分極は飽和に至らないことが多い。また、ゲート電
極３に印加する電圧をゼロにしたときには、残留分極が
小さく、データの有無を識別できる程度の大きさの分極
を保持することができず、メモリとして有効に機能しな
いといった問題があった。更に、大きな電圧をゲート電
極に印加した場合には、バッファ膜４が絶縁破壊を起こ
すおそれがある。この問題を回避するため、バッファ膜
４としても高誘電率の薄膜を用いることが考えられる。
自発分極は飽和に至らないことが多い。また、ゲート電
極３に印加する電圧をゼロにしたときには、残留分極が
小さく、データの有無を識別できる程度の大きさの分極
を保持することができず、メモリとして有効に機能しな
いといった問題があった。更に、大きな電圧をゲート電
極に印加した場合には、バッファ膜４が絶縁破壊を起こ
すおそれがある。この問題を回避するため、バッファ膜
４としても高誘電率の薄膜を用いることが考えられる。
【００１１】強誘電体薄膜２としては、例えば、ジルコ
ニウムチタン酸鉛（ＰｂＺｒx Ｔｉ 1-x Ｏ3 ）を用い、
バッファ膜４としてはチタン酸ストロンチウム（ＳｒＴ
ｉＯ 3 ）用いた強誘電体ゲートＦＥＴが作られている。
ジルコニウムチタン酸鉛、チタン酸ストロンチウムの比
誘電率は、それぞれ約１０００、３００である。
ニウムチタン酸鉛（ＰｂＺｒx Ｔｉ 1-x Ｏ3 ）を用い、
バッファ膜４としてはチタン酸ストロンチウム（ＳｒＴ
ｉＯ 3 ）用いた強誘電体ゲートＦＥＴが作られている。
ジルコニウムチタン酸鉛、チタン酸ストロンチウムの比
誘電率は、それぞれ約１０００、３００である。
【００１２】
【発明が解決しようとする課題】図３（ａ）〜（ｅ）
は、そのような強誘電体ゲートＦＥＴの従来の製造方法
における強誘電体膜およびバッファ膜のパターニング方
法の製造工程順の断面図である。
は、そのような強誘電体ゲートＦＥＴの従来の製造方法
における強誘電体膜およびバッファ膜のパターニング方
法の製造工程順の断面図である。
【００１３】シリコン基板１上にスパッタ法により、
バッファ層であるチタン酸ストロンチウム膜４を成膜す
る。チタン酸ストロンチウム膜４上にゾルゲル法でジル
コニウムチタン酸鉛膜２を成膜する［図３（ａ）］。ゾ
ルゲル法によるジルコニウムチタン酸鉛膜２の成膜につ
いては、例えば藤崎らの報告[IEICE Trans. Electron.
Vol.E81-C, No.4, p.518] に記載されている。
バッファ層であるチタン酸ストロンチウム膜４を成膜す
る。チタン酸ストロンチウム膜４上にゾルゲル法でジル
コニウムチタン酸鉛膜２を成膜する［図３（ａ）］。ゾ
ルゲル法によるジルコニウムチタン酸鉛膜２の成膜につ
いては、例えば藤崎らの報告[IEICE Trans. Electron.
Vol.E81-C, No.4, p.518] に記載されている。
【００１４】フォトレジスト５を塗布しパターニング
する［同図（ｂ）］。 ふっ酸溶液によるウェットエッチングで、ジルコニウ
ムチタン酸鉛膜２／チタン酸ストロンチウム膜４をエッ
チングする［同図（ｃ）］。 フォトレジスト５を除去する［同図（ｄ）］。この
後、金属膜の形成およびパターニングを経て各電極が設
けられ、図２（ｂ）のようなＭＦＩＳ−ＦＥＴが完成す
る。
する［同図（ｂ）］。 ふっ酸溶液によるウェットエッチングで、ジルコニウ
ムチタン酸鉛膜２／チタン酸ストロンチウム膜４をエッ
チングする［同図（ｃ）］。 フォトレジスト５を除去する［同図（ｄ）］。この
後、金属膜の形成およびパターニングを経て各電極が設
けられ、図２（ｂ）のようなＭＦＩＳ−ＦＥＴが完成す
る。
【００１５】しかし、のジルコニウムチタン酸鉛膜／
チタン酸ストロンチウム膜を一括ウェットエッチングす
る過程において、サイドエッチが大きいという問題があ
る。特にチタン酸ストロンチウム膜のエッチング過程に
おいて、ジルコニウムチタン酸鉛膜のサイドエッチが進
行してサイドエッチ量が大きくなる。例えばサイドエッ
チ量は片側１０μm 以上にもなることがあり、微細で精
密なハターンの形成は極めて困難である。なお、図２に
示したような実際のデバイスにおいて、このような両側
に強誘電体膜のあるような状況になるとは限らないが、
サイドエッチ量を強調するため、上のような図で示し
た。
チタン酸ストロンチウム膜を一括ウェットエッチングす
る過程において、サイドエッチが大きいという問題があ
る。特にチタン酸ストロンチウム膜のエッチング過程に
おいて、ジルコニウムチタン酸鉛膜のサイドエッチが進
行してサイドエッチ量が大きくなる。例えばサイドエッ
チ量は片側１０μm 以上にもなることがあり、微細で精
密なハターンの形成は極めて困難である。なお、図２に
示したような実際のデバイスにおいて、このような両側
に強誘電体膜のあるような状況になるとは限らないが、
サイドエッチ量を強調するため、上のような図で示し
た。
【００１６】このような状況に鑑み本発明の目的は、適
当な大きさのゲート電圧で強誘電体薄膜が十分に自発分
極し、かつ微細なパターン形成が可能で、高密度に集積
できる強誘電体ゲートＦＥＴの製造方法を提供すること
にある。
当な大きさのゲート電圧で強誘電体薄膜が十分に自発分
極し、かつ微細なパターン形成が可能で、高密度に集積
できる強誘電体ゲートＦＥＴの製造方法を提供すること
にある。
【００１７】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一導電型半導体基板の表面層に形成された第
二導電型ソース領域、ドレイン領域と、それぞれに接触
するソース電極、ドレイン電極と、第二導電型ソース領
域、ドレイン領域間の半導体基板の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲート電界効果トランジスタ、または第一
導電型半導体基板の表面層に形成された第二導電型ウェ
ル領域と、その第二導電型ウェル領域の表面層に形成さ
れた第一導電型ソース領域と、第一導電型ソース領域の
表面に接触して設けられたソース電極と、第一導電型半
導体基板の他の表面部分に設けられたドレイン電極と、
第一導電型半導体基板の表面と第一導電型ソース領域と
に挟まれた第二導電型ベース領域の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲート電界効果トランジスタの製造方法に
おいて、半導体基板の表面にバッファ膜およびマスク材
を形成後、フォトリソグラフィによりバッファ膜のパタ
ーニングをおこない、マスク材を除去した後強誘電体膜
を形成し、再びフォトリソグラフィにより強誘電体膜の
パターニングをおこなうものとする。
発明は、第一導電型半導体基板の表面層に形成された第
二導電型ソース領域、ドレイン領域と、それぞれに接触
するソース電極、ドレイン電極と、第二導電型ソース領
域、ドレイン領域間の半導体基板の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲート電界効果トランジスタ、または第一
導電型半導体基板の表面層に形成された第二導電型ウェ
ル領域と、その第二導電型ウェル領域の表面層に形成さ
れた第一導電型ソース領域と、第一導電型ソース領域の
表面に接触して設けられたソース電極と、第一導電型半
導体基板の他の表面部分に設けられたドレイン電極と、
第一導電型半導体基板の表面と第一導電型ソース領域と
に挟まれた第二導電型ベース領域の表面にバッファ膜お
よび強誘電体薄膜を介して設けられたゲート電極とを具
える強誘電体ゲート電界効果トランジスタの製造方法に
おいて、半導体基板の表面にバッファ膜およびマスク材
を形成後、フォトリソグラフィによりバッファ膜のパタ
ーニングをおこない、マスク材を除去した後強誘電体膜
を形成し、再びフォトリソグラフィにより強誘電体膜の
パターニングをおこなうものとする。
【００１８】そのようにすれば、バッファ膜のパターニ
ングが予めおこなわれているので、一括エッチングの時
のようにバッファ膜のエッチング時に強誘電体膜のサイ
ドエッチングが進行することが無く、精密なパターニン
グが可能になる。特に、金属膜をマスク材としてエッチ
ングするものとする。
ングが予めおこなわれているので、一括エッチングの時
のようにバッファ膜のエッチング時に強誘電体膜のサイ
ドエッチングが進行することが無く、精密なパターニン
グが可能になる。特に、金属膜をマスク材としてエッチ
ングするものとする。
【００１９】モリブデン、アルミニウムのような金属膜
はバッファ膜との密着性に優れ、バッファ膜のサイドエ
ッチが抑制される。更に、強誘電体膜を反応性イオンエ
ッチングでエッチングするものとする。反応性イオンエ
ッチングでは、指向性のエッチングが可能であり、強誘
電体膜のサイドエッチが抑えられる。
はバッファ膜との密着性に優れ、バッファ膜のサイドエ
ッチが抑制される。更に、強誘電体膜を反応性イオンエ
ッチングでエッチングするものとする。反応性イオンエ
ッチングでは、指向性のエッチングが可能であり、強誘
電体膜のサイドエッチが抑えられる。
【００２０】
【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態について説明する。なお、図は、この発明
が理解できる程度に形状、大きさおよび配置関係を概略
的に示した。また、この実施の形態の数値等に限定され
るものではない。
明の実施形態について説明する。なお、図は、この発明
が理解できる程度に形状、大きさおよび配置関係を概略
的に示した。また、この実施の形態の数値等に限定され
るものではない。
【００２１】［実施例１］図１（ａ）〜（ｇ）は、本発
明にかかるＭＦＩＳ−ＦＥＴの製造方法における強誘電
体膜およびバッファ膜のパターニング方法の製造工程順
の断面図である。以下この図に従い製造工程を説明す
る。
明にかかるＭＦＩＳ−ＦＥＴの製造方法における強誘電
体膜およびバッファ膜のパターニング方法の製造工程順
の断面図である。以下この図に従い製造工程を説明す
る。
【００２２】先ず、イオン注入および熱処理によりソ
ース・ドレイン領域７、８を形成した、Ｓｉ基板１の表
面に、スパッタ法によりバッファ膜となるチタン酸スト
ロンチウム膜４を成膜し、そのチタン酸ストロンチウム
膜４上にスパッタ法によりモリブデン（Ｍｏ）膜６を成
膜する［図１（ａ）］。チタン酸ストロンチウム膜４、
モリブデン膜６の厚さは、それぞれ例えば９０nm、１０
０nmである。
ース・ドレイン領域７、８を形成した、Ｓｉ基板１の表
面に、スパッタ法によりバッファ膜となるチタン酸スト
ロンチウム膜４を成膜し、そのチタン酸ストロンチウム
膜４上にスパッタ法によりモリブデン（Ｍｏ）膜６を成
膜する［図１（ａ）］。チタン酸ストロンチウム膜４、
モリブデン膜６の厚さは、それぞれ例えば９０nm、１０
０nmである。
【００２３】フォトレジスト５ａを塗布し、パターニ
ングする［同図（ｂ）］。フォトレジスト５ａは例え
ば、東京応化製のＯＦＰＲ−８００であり、塗布厚は約
１μmである。 モリブデン膜６をウェットエッチングでエッチングす
る［同図（ｃ）］。エッチング液は硝酸、燐酸、酢酸の
混酸である。
ングする［同図（ｂ）］。フォトレジスト５ａは例え
ば、東京応化製のＯＦＰＲ−８００であり、塗布厚は約
１μmである。 モリブデン膜６をウェットエッチングでエッチングす
る［同図（ｃ）］。エッチング液は硝酸、燐酸、酢酸の
混酸である。
【００２４】チタン酸ストロンチウム膜４をウェット
エッチングでエッチングする［同図（ｄ）］。エッチン
グ液はふっ酸溶液である。このときのサイドエッチは３
μm程度である。 フォトレジスト５ａ、モリブデン膜６を除去した後、
チタン酸ストロンチウム膜４上にゾルゲル法で強誘電体
膜となるジルコニウムチタン酸鉛膜２を成膜する［同図
（ｅ）］。ジルコニウムチタン酸鉛膜２の厚さは、例え
ば２００nmである。
エッチングでエッチングする［同図（ｄ）］。エッチン
グ液はふっ酸溶液である。このときのサイドエッチは３
μm程度である。 フォトレジスト５ａ、モリブデン膜６を除去した後、
チタン酸ストロンチウム膜４上にゾルゲル法で強誘電体
膜となるジルコニウムチタン酸鉛膜２を成膜する［同図
（ｅ）］。ジルコニウムチタン酸鉛膜２の厚さは、例え
ば２００nmである。
【００２５】再びフォトレジスト５ｂを塗布し、パタ
ーニングする［同図（ｆ）］。 ジルコニウムチタン酸鉛膜２を反応性イオンエッチン
グ（ＲＩＥ）でエッチングした後、フォトレジスト５ｂ
を剥離する［同図（ｇ）］。エッチングは、例えば塩素
ガスを用いておこなうことができる。ＲＩＥのエッチン
グはイオンに指向性をもたせることができるので、サイ
ドエッチは殆ど生じない。しかも、既にチタン酸ストロ
ンチウム膜４のパターニングは済んでいるので、それ以
上サイドエッチ量が増すことは無い。
ーニングする［同図（ｆ）］。 ジルコニウムチタン酸鉛膜２を反応性イオンエッチン
グ（ＲＩＥ）でエッチングした後、フォトレジスト５ｂ
を剥離する［同図（ｇ）］。エッチングは、例えば塩素
ガスを用いておこなうことができる。ＲＩＥのエッチン
グはイオンに指向性をもたせることができるので、サイ
ドエッチは殆ど生じない。しかも、既にチタン酸ストロ
ンチウム膜４のパターニングは済んでいるので、それ以
上サイドエッチ量が増すことは無い。
【００２６】この後、ジルコニウムチタン酸鉛膜２上に
例えばスパッタリングによってゲート電極となる膜厚２
００ｎｍのＰｔ膜を堆積し、パターニングする。最後
に、例えばＡｌ合金膜を被着、パターニングしてソー
ス、ドレイン電極を設ける。
例えばスパッタリングによってゲート電極となる膜厚２
００ｎｍのＰｔ膜を堆積し、パターニングする。最後
に、例えばＡｌ合金膜を被着、パターニングしてソー
ス、ドレイン電極を設ける。
【００２７】このようにして、特に困難な工程もなく、
サイドエッチ量を従来の１／３以下に抑えることができ
る。以上説明した通り、上述の強誘電体ゲートＦＥＴの
製造方法によれば、バッファ膜を先にパターニングした
後、強誘電体膜のパターニングをおこなうことにより、
精密なパターンを持つＭＦＩＳ−ＦＥＴを完成すること
ができる。
サイドエッチ量を従来の１／３以下に抑えることができ
る。以上説明した通り、上述の強誘電体ゲートＦＥＴの
製造方法によれば、バッファ膜を先にパターニングした
後、強誘電体膜のパターニングをおこなうことにより、
精密なパターンを持つＭＦＩＳ−ＦＥＴを完成すること
ができる。
【００２８】バッファ膜として大きな比誘電率をもつチ
タン酸ストロンチウムを用いているので、強誘電体膜に
印加される電圧を大きくすることができ、従って、強誘
電体膜中に形成される自発分極も飽和し易くなり、残留
分極も大きくなる。その結果、ＭＦＩＳ−ＦＥＴの動作
電圧を低くすることが可能になる。また、バッファ膜に
印加される電圧の割合を従来より低くすることができる
ので、バッファ膜が絶縁破壊する恐れがないという利点
もある。
タン酸ストロンチウムを用いているので、強誘電体膜に
印加される電圧を大きくすることができ、従って、強誘
電体膜中に形成される自発分極も飽和し易くなり、残留
分極も大きくなる。その結果、ＭＦＩＳ−ＦＥＴの動作
電圧を低くすることが可能になる。また、バッファ膜に
印加される電圧の割合を従来より低くすることができる
ので、バッファ膜が絶縁破壊する恐れがないという利点
もある。
【００２９】製造工程については、バッファ膜４、強誘
電体薄膜２の形成とパターニングを先におこなった後、
それをマスクにして不純物のイオン注入をおこなってソ
ース領域、ドレイン領域を形成する方法をとることもで
きる。
電体薄膜２の形成とパターニングを先におこなった後、
それをマスクにして不純物のイオン注入をおこなってソ
ース領域、ドレイン領域を形成する方法をとることもで
きる。
【００３０】［実施例２］実施例１のモリブデン薄膜６
のウェットエッチングの代わりに、例えば塩素ガスを用
いたドライエッチングをおこなうこともできる。
のウェットエッチングの代わりに、例えば塩素ガスを用
いたドライエッチングをおこなうこともできる。
【００３１】［実施例３］また、実施例１のモリブデン
薄膜の代わりに、例えばスパッタ法によりアルミニウム
薄膜を成膜し、フォトレジストを塗布し、パターニング
の後、硝酸、燐酸、酢酸の混酸を用いたウェットエッチ
ングをおこなうこともできる。
薄膜の代わりに、例えばスパッタ法によりアルミニウム
薄膜を成膜し、フォトレジストを塗布し、パターニング
の後、硝酸、燐酸、酢酸の混酸を用いたウェットエッチ
ングをおこなうこともできる。
【００３２】以上の実施例では、半導体基板の一主表面
にソース領域とドレイン領域とが隣接して形成された横
型のＦＥＴの例を挙げた。他に、半導体基板の一主表面
の表面層に逆導電型のウェル領域を形成し、そのウェル
領域の表面層に半導体基板と同じ導電型のソース領域を
形成して、ウェル領域の表面上にバッファ膜、強誘電体
膜を介してゲート電極を設けたような横型のＦＥＴ、更
に半導体基板の裏面にドレイン電極を設けた縦型のＦＥ
Ｔにも適用できることは勿論である。ＦＥＴ構造として
ＭＦＩＳ−ＦＥＴの例を上げたが、強誘電体膜とバッフ
ァ膜との間にＰｔ膜などの金属膜を挟んだＭＦＭＩＳ−
ＦＥＴでも良い。
にソース領域とドレイン領域とが隣接して形成された横
型のＦＥＴの例を挙げた。他に、半導体基板の一主表面
の表面層に逆導電型のウェル領域を形成し、そのウェル
領域の表面層に半導体基板と同じ導電型のソース領域を
形成して、ウェル領域の表面上にバッファ膜、強誘電体
膜を介してゲート電極を設けたような横型のＦＥＴ、更
に半導体基板の裏面にドレイン電極を設けた縦型のＦＥ
Ｔにも適用できることは勿論である。ＦＥＴ構造として
ＭＦＩＳ−ＦＥＴの例を上げたが、強誘電体膜とバッフ
ァ膜との間にＰｔ膜などの金属膜を挟んだＭＦＭＩＳ−
ＦＥＴでも良い。
【００３３】
【発明の効果】以上説明したように本発明の方法によっ
て、バッファ膜と強誘電体膜とのパターニングを分離し
ておこなうことにより、パターニングの際のサイドエッ
チ量を大幅に低減できた。これにより、微細で高密度に
集積できる強誘電体ゲート電界効果トランジスタが容易
に製造できるようになった。従って、本発明は、不揮発
性メモリ等の発展および普及に大きな貢献をなすもので
ある。
て、バッファ膜と強誘電体膜とのパターニングを分離し
ておこなうことにより、パターニングの際のサイドエッ
チ量を大幅に低減できた。これにより、微細で高密度に
集積できる強誘電体ゲート電界効果トランジスタが容易
に製造できるようになった。従って、本発明は、不揮発
性メモリ等の発展および普及に大きな貢献をなすもので
ある。
【図１】（ａ）〜（ｇ）は本発明にかかるＭＦＩＳ−Ｆ
ＥＴの製造方法のパターニング工程の工程順の断面図
ＥＴの製造方法のパターニング工程の工程順の断面図
【図２】（ａ）はＭＦＳ−ＦＥＴの断面図、（ｂ）はＭ
ＦＩＳ−ＦＥＴの断面図
ＦＩＳ−ＦＥＴの断面図
【図３】（ａ）〜（ｄ）は従来の製造方法のパターニン
グ工程の工程順の断面図
グ工程の工程順の断面図
１ 半導体基板またはＳｉ基板 ２ 強誘電体膜またはジルコニウムチタン酸鉛
膜 ３ ゲート電極 ４ バッファ膜またはチタン酸ストロンチウム
膜 ５、５ａ、５ｂ フォトレジスト ６ モリブデン膜 ７ ソース領域 ８ ドレイン領域 ９ ソース電極 １０ ドレイン電極
膜 ３ ゲート電極 ４ バッファ膜またはチタン酸ストロンチウム
膜 ５、５ａ、５ｂ フォトレジスト ６ モリブデン膜 ７ ソース領域 ８ ドレイン領域 ９ ソース電極 １０ ドレイン電極
Claims (5)
- 【請求項１】第一導電型半導体基板の表面層に形成され
た第二導電型ソース領域、ドレイン領域と、それぞれに
接触するソース電極、ドレイン電極と、第二導電型ソー
ス領域、ドレイン領域間の半導体基板の表面にバッファ
膜および強誘電体薄膜を介して設けられたゲート電極と
を具える強誘電体ゲート電界効果トランジスタの製造方
法において、半導体基板の表面にバッファ膜およびマス
ク材を形成後、フォトリソグラフィ技術によりバッファ
膜のパターニングをおこない、マスク材を除去した後強
誘電体膜を形成し、再びフォトリソグラフィ技術により
強誘電体膜のパターニングをおこなうことを特徴とする
強誘電体ゲート電界効果トランジスタの製造方法。 - 【請求項２】第一導電型半導体基板の表面層に形成され
た第二導電型ウェル領域と、その第二導電型ウェル領域
の表面層に形成された第一導電型ソース領域と、第一導
電型ソース領域の表面に接触して設けられたソース電極
と、第一導電型半導体基板の他の表面部分に設けられた
ドレイン電極と、第一導電型半導体基板の表面と第一導
電型ソース領域とに挟まれた第二導電型ベース領域の表
面にバッファ膜および強誘電体薄膜を介して設けられた
ゲート電極とを具える強誘電体ゲート電界効果トランジ
スタの製造方法において、半導体基板の表面にバッファ
膜およびマスク材を形成後、フォトリソグラフィ技術に
よりバッファ膜のパターニングをおこない、マスク材を
除去した後強誘電体膜を形成し、再びフォトリソグラフ
ィ技術により強誘電体膜のパターニングをおこなうこと
を特徴とする強誘電体ゲート電界効果トランジスタの製
造方法。 - 【請求項３】金属薄膜をマスク材としてエッチングする
ことを特徴とする請求項１または２に記載の強誘電体ゲ
ート電界効果トランジスタの製造方法。 - 【請求項４】金属薄膜として、モリブデン、アルミニウ
ムのいずれかを用いることを特徴とする請求項３記載の
強誘電体ゲート電界効果トランジスタの製造方法。 - 【請求項５】強誘電体膜を反応性イオンエッチングでエ
ッチングすることを特徴とする請求項１ないし４のいず
れかに記載の強誘電体ゲート電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045521A JP2000243922A (ja) | 1999-02-23 | 1999-02-23 | 強誘電体ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11045521A JP2000243922A (ja) | 1999-02-23 | 1999-02-23 | 強誘電体ゲート電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243922A true JP2000243922A (ja) | 2000-09-08 |
Family
ID=12721728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11045521A Pending JP2000243922A (ja) | 1999-02-23 | 1999-02-23 | 強誘電体ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472258B1 (ko) * | 2001-03-28 | 2005-03-08 | 샤프 가부시키가이샤 | 고-ｋ절연체를 포함하는 단일 트랜지스터의 강유전체 트랜지스터 구조 및 그 형성방법 |
-
1999
- 1999-02-23 JP JP11045521A patent/JP2000243922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472258B1 (ko) * | 2001-03-28 | 2005-03-08 | 샤프 가부시키가이샤 | 고-ｋ절연체를 포함하는 단일 트랜지스터의 강유전체 트랜지스터 구조 및 그 형성방법 |
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