JP2000228620A - Ｆｉｒフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来、ＦＩＲフィルタへのタップ係数書き換
えにおいて、出力レベルが変動するという問題点があっ
たが、本発明は、簡易かつ安価な構成で、出力レベルの
変動を防止できるＦＩＲフィルタ回路を提供する。 【解決手段】 タップ係数算出回路１１でタップ係数を
算出し、時系列にメモリ回路１３に書き込み、アドレス
スキャナ１２が時系列とは逆の反時系列の順序で、ＦＩ
Ｒフィルタ１４内の乗算器でタップ係数が乗算されるタ
イミングで順次書き込ませるＦＩＲフィルタ回路であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＩＲフィルタ回
路に係り、特にタップ係数書き換え時の出力レベルの変
動を防止するＦＩＲフィルタ回路に関する。具体的に
は、ＦＩＲフィルタへのタップ係数書き換えにおいて、
旧タップ係数に新タップ係数を上書き更新する最中に、
一時的に２種類のタップ係数が混在する事によって意図
しないフィルタ特性が形成され、ＦＩＲフィルタの出力
レベルが大きく変動することを防止することができるＦ
ＩＲフィルタ回路に関する。

【０００２】

【従来の技術】ＦＩＲ（Finite Impulse Response:有限
長インパルス応答）フィルタは、インパルス応答が有限
の時間持続するようなフィルタであり、出力は多段レジ
スタの各セル出力に重みを付けて総和をとったものであ
り、所望のフィルタ特性を得る方法は各セルの重み係数
を所望フィルタのインパルス応答に対応させればよいも
のである。

【０００３】ＦＩＲフィルタについては、１９８６年１
月２５日、東海大学出版会発行「ディジタルフィルタの
設計」武部幹著ｐ２１〜ｐ２２，ｐ５１〜ｐ９５，ｐ１
９６〜ｐ２３６に記載されており、また、ＦＩＲフィル
タに関する発明として、例えば、特開平６−１１２７６
９号に記載されている。この特開平６−１１２７６９号
記載の「ディジタルフィルタ」は、標本値入力を補間す
るＦＩＲ形ディジタルフィルタにおいて、処理速度を向
上させ、かつコスト上昇を抑えるものである。

【０００４】ここで、ＦＩＲフィルタのフィルタ特性を
決定するタップ係数を、適応的に書き換えて機能する系
では、タップ係数書き換え時にＦＩＲフィルタから出力
されるランダムなデータ（以下、この出力レベルの変動
を出力の「バタツキ」と表現する）が、ノイズとなって
系の誤動作を引起こす場合がある。これは、ＦＩＲフィ
ルタの旧タップ係数に、新タップ係数を上書き更新する
最中は、２種類のタップ係数が混在することになるた
め、一時的に意図しないフィルタ特性を形成することに
起因している。

【０００５】この対策として、第１及び第２の方法があ
る。以下、第１及び第２の方法を説明する。第１の方法
は、ガードスペース等の無効データ送出期間中にタップ
係数の書き換えを行い、バタツキのあるＦＩＲフィルタ
の出力を、有効なデータとして取り扱わない方法であ
る。

【０００６】また、第２の方法は、ビデオ信号の規格の
１種であるＮＴＳＣ信号を取り扱う系等でＦＩＲフィル
タのタップ係数を映像信号が伝送されていない垂直帰線
期間中に書き換える場合、第１の方法によりタップ係数
の書き換えを実施すると、映像への影響はないが、垂直
同期信号部分がバタツクため、系としては誤動作を引き
起こす可能性は否定できないというケースでは、図２に
示すＦＩＲフィルタ回路を設けて対応する方法である。

【０００７】図２は、従来のＦＩＲフィルタ回路を示す
ブロック図である。以下、図２のＦＩＲフィルタを説明
する。図２のＦＩＲフィルタは、タップ係数算出情報を
取り込みタップ係数を算出するタップ係数算出回路２１
と、タップ係数算出回路２１からのホールドトリガ信号
の入力により所定時間ホールド信号を出力するタイマ回
路２２と、タップ係数算出回路２１で算出されたタップ
係数に従って入力データのフィルタリングを行うＦＩＲ
フィルタ２３と、タイマ回路２２からのホールド信号が
入力されている間はＦＩＲフィルタ２３からの出力を保
持して出力するホールド回路２４とから構成されてい
る。

【０００８】次に、図２のＦＩＲフィルタ回路の動作を
説明する。タップ係数算出回路２１は、取り込み許可信
号ｂの入力を受けて、タップ係数算出情報ａを取り込
み、タップ係教を算出する。そして、タップ係数算出回
路２１は、タップ係数算出終了後、ＦＩＲフィルタ２３
へタップ係数ｃを出力して書き込ませる。この書き込み
に先立ち、タイマ回路２２へホールドトリガ信号ｄを出
力し、タイマ回路２２は該ホールドトリガ信号ｄを入力
すると所定時間にわたってホールド信号ｅをホールド回
路２４に出力する。ホールド回路２４は、ホールド信号
ｅが出力されている期間中は、ＦＩＲフィルタ２３の出
力ｆをホールドして、出力データｇを一定値にホールド
する。

【０００９】また、タップ係数ｃが書き込まれない期間
は、タップ係数算出回路２１はタイマ回路２２へホール
ドトリガ信号ｄを出力しないので、タイマ回路２２は、
ホールド信号ｅを出力せず、そのため、ホールド回路２
４は、ＦＩＲフィルタ夕２３の出力ｆを出力データｇと
して、そのままスルー出力するものである。

【００１０】上記第１及び第２の方法では、タップ係数
を書き込んでいる期間はＦＩＲフィルタ出力が系の出力
として反映しないため、系が誤動作することはない。し
かし、タップ係数長が長い大規模なＦＩＲフィルタでは
書き込みに要する時間を、より多く必要とするため、所
定の時間範囲内に書き込みを終了できない場合（第１の
場合）があり、また、所定の時間範囲ギリギリである場
合は、書き込みタイミングの再生に高い精度を要求され
ること（第２の場合）があった。

【００１１】上記第１の場合では、タップ係数長を削減
するか、タップ係数の書き込み速度をより高速化するな
どして対応しており、上記第２の場合では、例えば、Ｆ
ＩＲフィルタを含む系をテレビ受像機で用いる場合、タ
ップ係数書き換えタイミングを与えるための、垂直同期
信号、水平同期信号の再生に高い精度が要求され、これ
らの再生回路規模が増大する等の問題が発生していた。

【００１２】以下、図２に示す従来技術のＦＩＲフィル
タ回路における動作のうち、タップ係数算出回路２１が
タップ係数を算出してＦＩＲフィルタ２３へ書き出す部
分の動作から図３、４、５を用いて説明する。図３は、
ＦＩＲフィルタの内部構成を示した構成ブロック図であ
り、図４は、従来のＦＩＲフィルタ回路を用いた場合の
図３のＦＩＲフィルタ内の各部の信号の流れを示すタイ
ミングチャート図であり、図５は、５タップＦＩＲフィ
ルタのタップ係数を示す図である。ここでは、説明を簡
単にするため５タップＦＩＲフィルタの例で動作を説明
する。５タップＦＩＲフィルタの場合は、例えば、図５
に示す５つのタップ係数を持つことになる。従って、図
３における、合計５つの乗算器３１〜３５へのタップ係
数はそれぞれ、ｔａｐ０〜ｔａｐ４が書き込まれるもの
である。

【００１３】５タップＦＩＲフィルタは、図３に示すよ
うに、入力データｄｎとタップ係数ｔａｐ０〜ｔａｐ４
を各々乗算する５つの乗算器３１〜３５と、各乗算結果
をラッチ動作により保持する４つのＦ／Ｆ（フリップフ
ロップ）３１０〜３１３と、乗算された結果と保持され
た乗算結果とを加算する４つの加算器３６〜３９とから
構成されている。

【００１４】図３において、入力データｄｎは、図４に
おけるクロック信号に同期して入力され、また、Ｆ／Ｆ
３１０〜３１３は同じくクロック信号に同期してラッチ
動作をするものとする。まず、図４に示すような順番で
データｄ０〜ｄ１３が入力された場合、入力データｄ０
は乗算器３１〜３５へ同時に入力され、それぞれの乗算
器へ書き込まれているタップ係数ｔａｐ０〜ｔａｐ４と
乗算された後、加算器３６〜３９によって１クロック前
の加算結果と足し合わされる。また、加算結果はＦ／Ｆ
３１０〜３１３によって１クロック遅延され、次の入力
データｄ１に対する処理で用いられる。これら一連の処
理を連続して行った場合、図３におけるＡ点〜Ｅ点の計
算結果は、図４に示すようになる。

【００１５】ここで、例えば、図４に「タップ係数書き
換えタイミング」として示した時刻ｔ１において、タッ
プ係数ｔａｐ０〜ｔａｐ４の順番での書き換えを開始
し、時刻ｔ３で書き込みを終了する場合の例で、ホール
ド信号ｅのイネーブル（本例ではイネーブル＝Ｈレベル
出力とする）を出力するタイミングを説明する。本例は
厳密には、時刻ｔ１でｔａｐ０、時刻ｔ３でｔａｐ４が
既に新タップ係数に書き換えられているものとする。タ
ップ係数算出回路２１は書き換えに先立って、ホールド
トリガ信号ｄをＨレベル出力し、タイマ回路２２は当該
Ｈレベル入力を受けると、図示するタイミングでホール
ド信号ｅをＨレベル出力する。該ホールド信号ｅをＨレ
ベルとする期間は、図３を用いて以下のように説明され
る。

【００１６】まず、時刻ｔ１における加算器３６の出力
を考えると、Ｆ／Ｆ３１０でラッチされている旧タップ
係数による結果と、乗算器３１の出力である新タップ係
数による結果との加算結果となるため、２種類のタップ
係数が混在している状態、即ち、バタツキが起こりうる
計算結果であるので、この時点でホールド信号はＨレベ
ルとなる。また、ｔａｐ４が新タップ係数に書き換えら
れて１番最初に乗算器３５によって乗算される時刻ｔ３
において、Ｆ／Ｆ３１３にラッチされている計算結果
は、１クロック前に計算された旧タップ係数による計算
結果である。該ｔａｐ４の書き換え以降は旧タップ係数
による計算結果が存在しないことから、該計算結果がＥ
点より出力される時刻までが、ホールド信号ｅをＨレベ
ルとする期間となる。つまり、図４で示すＢ点の信号Ｂ
２が、Ｅ点より出力される時刻までであるから、時刻ｔ
６までの５クロック周期分に渡り、ホールド信号ｅをＨ
レベルとすることになる。

【００１７】上記、時刻ｔｌ〜ｔ５までの５クロック周
期においては、タイマ回路２２がホールド信号ｅをＨレ
ベル出力し、ＦＩＲフィルタ２３の出力ｆをホールドし
て、出力データｇを一定値にする。そのため、ホールド
回路２４は時刻ｔ０におけるＥ点の信号であるＥ０をホ
ールドし、出力し続ける。また、時刻ｔ６にてホールド
信号ｅがＬレベルに切り換わると、ホールド回路２４は
ＦＩＲフィルタ２３の出力ｆを出力データｇとしてスル
ー出力する動作へ切り換わる。そのため、ホールド回路
２４はデータＥ６を出力する。

【００１８】上記、５クロック時間でタップ係数の書き
換えを行う例は、例えは、ＤＳＰ等が、ＦＩＲフィルタ
２３を動作するクロックとは非同期にタップ係数を書き
換えるケースである。従って、ＦＩＲフィルタ２３を動
作するクロックがＤＳＰを動作するクロックと比較して
十分に低速である場合は、タップ係数書き換えに要する
クロック時間は５クロックよりも少なくすることが可能
である。しかし、近年の傾向として、ＦＩＲフィルタ等
を含むロジック回路の動作スピードが非常に高速化して
いるため、ＤＳＰを動作するクロックと比較して十分に
低速であるケースは希であり、また、タップ係数長も例
としてあげた５タップ程度等で構成されるケースは希
で、６０タップ〜５１２タップの範囲で構成されるケー
スが殆どである。

【００１９】従って、上記の例で取り上げたように５タ
ップのＦＩＲフィルタで５クロック周期程度のタップ係
数書き換え時間が必要となり、１タップあたり１クロッ
ク周期（書き換えに要するクロック周期÷タップ係数長
＝１．０）となる。よって、５１２タップのＦＩＲフィ
ルタでは、５１２クロック周期必要となり、例えば、ク
ロックスピードを７ＭＨｚとした場合、タップ係数書き
換え時間として７３μｓｅｃ（１÷７ＭＨｚ×５１２＝
７３．１μｓｅｃ）を要する計算となる。

【００２０】ここで、例えば、日本のテレビ放送波の受
像機内でＦＩＲフィルタを用いる場合に、垂直帰線期間
内の１水平同期信号周期内でタップ係数の書き換えを行
うとすると、１水平同期信号周期から水平同期パルスと
カラーバーストとの伝送時間を除いた時間５３．５μｓ
ｅｃが許容時間となるが、本例においては７３μｓｅｃ
必要であるため、タップ係数書き換えを行うことができ
ないことになる。従って、上記例で考えるとタップ係数
を書き換えるためのクロックスピードは少なくとも９．
７ＭＨＺ（１÷９．７ＭＨＺ×５１２＝５２．８μｕｓ
ｅｃ＜５３．５μｓｅｃ）よりも速くするか、タップ係
数長を短くする必要がある。また、仮にクロックスピー
ドを９．７ＭＨＺ程度とした場合にはマージンが殆どな
いため、垂直・水平同期信号再生に高い精度が要求され
ることになる。

【００２１】

【発明が解決しようとする課題】このように、ＦＩＲフ
ィルタへのタップ係数書き換えにおいて、旧タップ係数
に新タップ係数を上書き更新する最中に、一時的に２種
類のタップ係数が混在することによるＦＩＲフィルタの
出力レベルの変動に対して、上記従来のタップ係数の削
除、タップ係数書き込み速度の高速化、再生回路の高精
度化を必要とし、簡易な構成にて安価にＦＩＲフィルタ
回路を実現できないという問題点があった。

【００２２】本発明は上記実情に鑑みて為されたもの
で、タップ係数長が長い大規模なＦＩＲフィルタにおい
ても、タップ係数長の削減、タップ係数の書き込み速度
の高速化、再生回路の高精度化等を必要とすることな
く、簡易かつ安価な構成で、ＦＩＲフィルタのタップ係
数書き換えによる出力レベル変動を防止できるＦＩＲフ
ィルタ回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記従来例の問題点を解
決するための本発明は、ＦＩＲフィルタ回路において、
ＦＩＲフィルタで書き換えを行うタップ係数を算出し
て、一旦時系列に記憶し、時系列とは逆の反時系列の順
序で、入力データとタップ係数の演算処理に応じて順
次、タップ係数をＦＩＲフィルタに書き込むものであ
り、これにより、簡易かつ安価な構成で出力レベルの変
動を防止できるものである。

【００２４】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。尚、以下で説明する機能実現
手段は、当該機能を実現する手段であれば、どのような
回路又は装置であっても構わず、また機能の一部又は全
部をソフトウェアで実現することも可能である。更に、
機能実現手段を複数の回路によって実現してもよく、複
数の機能実現手段を単一の回路で実現してもよい。

【００２５】本発明の実施の形態に係るＦＩＲフィルタ
回路は、書き換えを行うタップ係数を一旦記憶し、時系
列とは逆の反時系列の順序でタップ係数をＦＩＲフィル
タに書き込むようにしたものであり、更にＦＩＲフィル
タへのタップ係数の書き込みは入力データとタップ係数
の演算処理に応じて順次行うものであり、タップ係数書
き換え時の出力レベルを安定化できるものである。

【００２６】本発明の実施の形態に係るＦＩＲフィルタ
回路は、タップ係数の算出を行うタップ係数算出手段
と、タップ係数の読み出しと書き込みを制御するタップ
係数読み出し／書き込み制御手段と、タップ係数が記憶
される記憶手段と、入力データをタップ係数の特性に応
じて有限長インパルス応答の信号として出力するＦＩＲ
フィルタとから構成されており、特に、記憶手段へのタ
ップ係数の書き込み順は時系列に行うものの、記憶手段
からＦＩＲフィルタに読み出す順は反時系列に行い、更
にＦＩＲフィルタにおける入力データとタップ係数の演
算処理に応じて順次タップ係数の書き込みを行うよう、
タップ係数読み出し／書き込み制御手段が制御を行うも
のである。これにより、ＦＩＲフィルタ内で旧タップ係
数で乗算された結果と新タップ係数で乗算された結果と
が混在することを避けることができ、簡易かつ安価な構
成で、タップ係数書き換え時の出力レベルの変動を防止
できるものである。

【００２７】本発明の実施の形態に係るＦＩＲフィルタ
回路について図１を用いて説明する。図１は、本発明の
実施の形態に係るＦＩＲフィルタ回路の構成ブロック図
である。本発明の実施の形態に係るＦＩＲフィルタ回路
は、図１に示すように、タップ係数の算出を行うタップ
係数算出手段としてのタップ係数算出回路１１と、タッ
プ係数を読み出し及び書き込みを制御するタップ係数読
み出し／書き込み制御手段としてのアドレススキャナ１
２と、タップ係数が記憶される記憶手段としてのメモリ
回路１３と、入力データをタップ係数の特性に応じて有
限長インパルス応答の信号として出力するＦＩＲフィル
タ１４とから構成されている。

【００２８】以下、本発明の実施の形態に係るＦＩＲフ
ィルタ回路の各部を具体的に説明する。タップ係数算出
回路１１は、タップ係数算出情報ａを制御信号ｂに従っ
て取り込み、タップ係数ｃを算出してメモリ回路１３に
出力する。タップ係数算出情報ａは、再生垂直同期信
号、再生水平同期信号を用いて生成された制御信号ｂの
入力を受けてタップ係数算出回路１１に取り込まれるも
のである。

【００２９】アドレススキャナ１２は、制御信号ｂの入
力を受けて、メモリ回路１３及びＦＩＲフィルタ１４に
スキャンアドレスを出力する。このアドレススキャナ１
２でのスキャンアドレスは、メモリ回路１３に時系列の
順序に書き込まれたタップ係数を時系列とは逆の順序
（反時系列の順序）に読み出すようにアドレスを指定す
るものである。また、タップ係数を読み出してＦＩＲフ
ィルタ１４に書き込むタイミングは、ＦＩＲフィルタ１
４内の乗算器にてタップ係数が乗算されるタイミングに
合わせて反時系列の順序にて順次書き込みようにするも
のである。アドレススキャナ１２の具体的動作について
は後述する。

【００３０】メモリ回路１３は、タップ係数算出回路１
１で算出されたタップ係数ｃを書き込み、また、アドレ
ススキャナ１２からのスキャンアドレスに従って書き込
まれたタップ係数ｅをＦＩＲフィルタ１４に出力する。

【００３１】ＦＩＲフィルタ１４は、アドレススキャナ
１２からのスキャンアドレスｄに従ってメモリ回路１３
からのタップ係数ｅを書き込み、当該タップ係数に従っ
て入力データのフィルタリングを行い、出力データｆを
出力する。

【００３２】尚、本発明の実施の形態に係るＦＩＲフィ
ルタ回路における、ＦＩＲフィルタ部分は図３に示すよ
うに構成される必要がある。即ち、入力データを並列的
に各タップにおける乗算器へ入力して乗算し、該各々の
乗算結果を１サンプル毎に遅延しながら累算するという
形で構成されている必要がある。

【００３３】本発明の実施の形態に係るＦＩＲフィルタ
回路の簡単な動作を説明すると、タップ係数算出回路１
１で算出されたタップ係数ｃを一旦メモリ回路１３へ出
力し、所定の書き換えタイミングにおいて、ＦＩＲフィ
ルタ１４を動作するクロック信号と同一スピードで、か
つ、タップ係数ｅを未来の時系列から過去の時系列への
順番（反時系列の順番）で、ＦＩＲフィルタ１４へ書き
込むものである。これによって、新旧２つのタップ係数
が混在する状態においても、ＦＩＲフィルタ出力として
は単一のタップ係数を用いた計算結果のみが出力される
ものである。

【００３４】次に、本発明の実施の形態に係るＦＩＲフ
ィルタ回路の動作について説明する。ここでは、本発明
の実施の形態に係るＦＩＲフィルタ回路を、日本のテレ
ビ放送波の受像機内で用いる例で説明する。日本のテレ
ビ放送規格（ＮＴＳＣ規格）では、放送信号が、映像信
号と、垂直・水平の各同期信号とが多重されたコンポジ
ット信号となっている。従って、ＮＴＳＣ規格の受像機
でＦＩＲフィルタを用い、そのタップ係数を適応的に書
き換えながら動作させるシステムでは、通常、映像信号
及び同期信号が伝送されていない期間を用いてタップ係
数の書き換えを行うようになっている。即ち、図６に示
す垂直帰線期間内の１０Ｈ〜１５Ｈ等の期間でタップ係
数の書き換えを行うようになっている。図６は、垂直帰
線期間のＮＴＳＣ信号波形の変化を示す波形図である。

【００３５】従って、タップ係数を適応的に書き換える
システムでは、上記１０Ｈ等、予め定められた特定のタ
イミングにタップ係数を書き換えるために、予め垂直同
期信号及び水平同期信号を再生しておく必要がある。以
下の例では、これら同期信号は予め別回路において再生
されていることを前提として説明する。

【００３６】図１におけるＦＩＲフィルタ回路を、ＮＴ
ＳＣ規格のテレビ放送波の受信機内で用いる場合の、各
部の動作の流れを図７を用いて説明する。図７は、ＦＩ
Ｒフィルタ回路におけるタップ係数書き換えの処理の流
れを示すタイミングチャート図である。図７において、
入力データはテレビ放送波信号であり、再生垂直同期信
号、再生水平同期信号、は入力信号を基にして、予め再
生された信号を模擬的に示したものである。

【００３７】まず、タップ係数算出回路１１では、再生
垂直同期信号、再生水平同期信号を用いて生成された制
御信号ｂ（ｎ）の入力を受けて、タップ係数算出情報ａ
（ｎ）の取り込みを行う。ここで（ｎ）とは、ｎ番目の
垂直同期信号に同期した信号を意味するものとする。タ
ップ係数算出情報ａ（ｎ）は、通常、図示するように制
御信号ｂに同期して、間欠的にタップ係数算出回路１１
へ取り込まれるものである。タップ係数算出情報ａ
（ｎ）を取り込み後は、タップ係数ｃ（ｎ）を算出し、
メモリ回路１３への書き込みを行う。

【００３８】次に、アドレススキャナ１２がメモリ回路
１３及びＦＩＲフィルタ１４に対して、スキャンアドレ
スｄを出力し、メモリ回路１３では該スキャンアドレス
ｄによりタップ係数ｅ（ｎ）を読み出し、ＦＩＲフィル
タ１４では該スキャンアドレスｄにより該タップ係数ｅ
（ｎ）を書き込む。アドレススキャナ１２のスキャンタ
イミングは図示するように、制御信号ｂ（ｎ＋１）に同
期してタップ係数ｅ（ｎ）を書き込むのが一般的であ
る。

【００３９】上記において、タップ係数算出回路１１が
メモリ回路１３へタップ係数ｃを書き込む場合、ＦＩＲ
フィルタ１４のタップ係数アドレスとの対応を図る必要
がある。例えば、ＦＩＲフィルタ１４のｔａｐ０がタッ
プ係数アドレス０番地と対応しており、同様にｔａｐｌ
〜４はタップ係数アドレス１〜４番地と対応している場
合、タップ係数算出回路１１はメモリ回路１３のアドレ
ス０〜４番地へＦＩＲフィルタのｔａｐ０〜４へ書くべ
きタップ係数を対応させて書き込む。

【００４０】このように構成することにより、アドレス
スキャナ１２がメモリ回路１３とＦＩＲフィルタ１４と
へ共通にスキャンアドレスを供給した際に、メモリ回路
１３から読み出されたタップ係数を直接、ＦＩＲフィル
タ１４へ書き込むことが可能となる。もちろん、タップ
係数は未来の時系列ｔａｐ４から過去の時系列ｔａＰ０
への順番（反時系列の順番）で書き込む必要があるの
で、上記例の場合、アドレススキャナ１２はメモリ回路
１３においてアドレス４番地から０番地へのダウンスキ
ャンする。

【００４１】ここで、ＦＩＲフィルタ１４の内部構成が
図３に示す回路であった場合、図３における各部の信号
の流れは、従来技術で説明したとおり図４のようにな
る。しかし、タップ係数ｅをＦＩＲフィルタ１４へ書き
込む際、メモリ回路１３のスキャンスピードをＦＩＲフ
ィルタ１４の動作スピードと同一とし、かつ、タップ係
数ｅを未来の時系列から過去の時系列への順番（反時系
列の順番）で書き込むことにより、２つのタップ係数が
混在した状態においても、ＦＩＲフィルタ１４の出力と
しては２つのタップ係数の演算結果が混在しないもので
ある。この点について、以下に詳細に説明する。

【００４２】以下、タップ係数算出回路１１がタップ係
数を算出し、メモリ回路１３へ書き出す部分の動作から
を、図３、図８を用いて説明する。図８は、本発明の実
施の形態に係るＦＩＲフィルタ回路を用いた場合の図３
のＦＩＲフィルタ内の各点の流れを示すタイミングチャ
ート図である。図８における時刻ｔ１でタップ係数の書
き換えを開始する例の場合、本発明の実施の形態に係る
ＦＩＲフィルタ回路においては、まず、ＦＩＲフィルタ
１４の動作スピードと同一のスピードでメモリ回路１３
をスキャンするため、時刻ｔ１〜時刻ｔ５までの期間で
タップ係数を書き換えることになる。従って、入力デー
タｄ１〜ｄ５がＦＩＲフィルタ１４の出力として反映す
る時に、新旧２つのタップ係数が混在し、ＦＩＲフィル
タ１４出力のバタツキが発生する可能性がある。

【００４３】しかし、本発明の実施の形態に係るＦＩＲ
フィルタ回路においては、タップ係数を未来の時系列ｔ
ａｐ４から過去の時系列ｔａｐ０への順番（反時系列の
順番）で書き換えるため、時刻ｔ１においては、乗算器
３５で入力データｄ１と書き換えられた新ｔａｐ４との
乗算結果が、Ｆ／Ｆ３１３によってラッチされて１クロ
ック遅延される。但し、乗算器３１〜３４では入力デー
タｄ１と旧ｔａｐ０〜３との乗算結果が、Ｆ／Ｆ３１０
〜３１３に保持されていた値と加算器３６〜３９で加算
され、次段のＦ／Ｆ３１０〜３１２にラッチされ、１ク
ロック遅延される。

【００４４】次に、時刻ｔ２においては、同じく入力デ
ータｄ２と書き換えられた新ｔａｐ３との乗算結果は、
上記Ｆ／Ｆ３１３で遅延された結果、即ち、新しく書き
換えられたタップ係数（ｔａｐ４）を用いた計算結果と
加算された後、Ｆ／Ｆ３１２によってラッチされて１ク
ロック遅延される。

【００４５】つまり、この時刻ｔ２では、乗算器３１〜
３３で入力データｄ２と旧ｔａｐ０〜２が乗算され、乗
算器３４，３５で入力データｄ２と新ｔａｐ３，４が乗
算される。そして、新ｔａｐ係数を用いた計算結果がＦ
／Ｆ３１２，３１３にラッチされ、旧ｔａｐ係数を用い
た計算結果がＦ／Ｆ３１０，３１１にラッチされる。

【００４６】更に、時刻ｔ３では、乗算器３１，３２で
入力データｄ３と旧ｔａｐ０，１が乗算され、乗算器３
３〜３５で入力データｄ３と新ｔａｐ２〜４が乗算され
る。そして、新ｔａｐ係数を用いた計算結果がＦ／Ｆ３
１１〜３１３にラッチされ、旧ｔａｐ係数を用いた計算
結果がＦ／Ｆ３１０にラッチされる。また、時刻ｔ４で
は、乗算器３１で入力データｄ４と旧ｔａｐ０が乗算さ
れ、乗算器３２〜３５で入力データｄ４と新ｔａｐ１〜
４が乗算される。そして、新ｔａｐ係数を用いた計算結
果がＦ／Ｆ３１０〜３１３にラッチされる。

【００４７】そして、時刻ｔ５では、乗算器３１〜３５
で入力データｄ５と新ｔａｐ０〜４が乗算され、新ｔａ
ｐ係数を用いた計算結果をラッチするＦ／Ｆ３１０〜３
１３の出力と新ｔａｐ係数を用いて乗算した結果とを加
算器３６〜３９で加算してフィルタ出力を行うようにな
っている。

【００４８】つまり、時刻ｔ５まで計算すると、加算器
３９〜３６のいずれにおいても、旧タップ係数での計算
結果と新タップ係数での計算結果との加算が行われない
ので、先に述べた、２つのタップ係数が混在して意図し
ないフィルタ特性を持った形でのＦＩＲフィルタ出力は
発生しないものであり、これにより、フィルタ出力のレ
ベル変動を防止できるものである。

【００４９】図８の例において、時刻ｔ１における新タ
ップ係数を用いて乗算されたＡ点での結果Ａ１は、１ク
ロック後の時刻ｔ２において、同じく新タップ係数を用
いて乗算された結果と加算されてＢ２となる。時刻ｔ３
〜ｔ５までを同様に考えても、上記同様、旧タップ係数
での計算結果と新タップ係数での計算結果との加算が行
われないことが理解できる。従って、２つのタップ係数
が混在した状態においても、ＦＩＲフィルタ出力として
は２つのタップ係数が混在しないこととなり、「２種類
のタップ係数が混在することにより一時的に意図しない
フィルタ特性を形成する」ことがない。

【００５０】本発明の実施の形態に係るＦＩＲフィルタ
回路によれば、タップ係数長が長い大規模なＦＩＲフィ
ルタにおいても、２種類のタップ係数が混在することが
ないため、タップ係数長の削減、タップ係数の書き込み
スピードの高速化、再生回路の高精度化等を必要とする
ことなく、タップ係数の書き換えを、簡易かつ安価な構
成にて行うことができ、出力レベルの変動を防止できる
効果がある。

【００５１】また、本発明の実施の形態に係るＦＩＲフ
ィルタ回路は、メモリ回路１３とアドレススキャナ１２
とが必要であるが、従来技術で必要とされていたタイマ
回路２２とホールド回路２４とが不要であるため、従来
技術とほぼ同程度の回路規模で構成できるメリットがあ
る。

【００５２】

【発明の効果】本発明によれば、ＦＩＲフィルタで書き
換えを行うタップ係数を算出して、一旦時系列に記憶
し、時系列とは逆の反時系列の順序で、入力データとタ
ップ係数の演算処理に応じて順次、タップ係数をＦＩＲ
フィルタに書き込むＦＩＲフィルタ回路としているの
で、簡易かつ安価な構成で出力レベルの変動を防止でき
る効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＦＩＲフィルタ回路
の構成ブロック図である。

【図２】従来のＦＩＲフィルタ回路を示すブロック図で
ある。

【図３】ＦＩＲフィルタの内部構成を示した構成ブロッ
ク図である。

【図４】従来のＦＩＲフィルタ回路を用いた場合の図３
のＦＩＲフィルタ内の各部の信号の流れを示すタイミン
グチャート図である。

【図５】５タップＦＩＲフィルタのタップ係数を示す図
である。

【図６】垂直帰線期間のＮＴＳＣ信号波形の変化を示す
波形図である。

【図７】ＦＩＲフィルタ回路におけるタップ係数書き換
えの処理の流れを示すタイミングチャート図である。

【図８】本発明の実施の形態に係るＦＩＲフィルタ回路
を用いた場合の図３のＦＩＲフィルタ内の各点の流れを
示すタイミングチャート図である。

【符号の説明】

１１…タップ係数算出回路、 １２…アドレススキャ
ナ、 １３…メモリ回路、 １４…ＦＩＲフィルタ、
２１…タップ係数算出回路、 ２２…タイマ回路、 ２
３…ＦＩＲフィルタ、 ２４…ホールド回路、 ３１〜
３５…乗算器、３６〜３９…加算器、 ３１０〜３１３
…Ｆ／Ｆ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 書き換えを行うタップ係数を一旦記憶
   し、時系列とは逆の反時系列の順序で、入力データとタ
   ップ係数の演算処理に応じて順次、タップ係数をＦＩＲ
   フィルタに書き込むことを特徴とするＦＩＲフィルタ回
   路。
2. 【請求項２】 タップ係数の算出を行うタップ係数算出
   手段と、 タップ係数を時系列に記憶する記憶手段と、 入力データをタップ係数の特性に応じて有限長インパル
   ス応答の信号として出力するＦＩＲフィルタと、 時系列とは逆の反時系列の順に前記記憶手段からタップ
   係数を読み出し、前記ＦＩＲフィルタにおける入力デー
   タとタップ係数の演算処理に応じて順次タップ係数の書
   き込みを行うタップ係数読み出し／書き込み制御手段と
   を有することを特徴とするＦＩＲフィルタ回路。
3. 【請求項３】 入力データを並列的に各タップの乗算器
   に入力してタップ係数と乗算し、各々のタップ係数との
   乗算結果を１サンプル毎に遅延させながら累積して出力
   するＦＩＲフィルタを備え、当該ＦＩＲフィルタのタッ
   プ係数を適応的に書き換えるＦＩＲフィルタ回路におい
   て、 再生垂直同期信号、再生水平同期信号を用いて生成され
   た制御信号の入力を受けてタップ係数算出情報を取得し
   てタップ係数の算出を行うタップ係数算出回路と、 前記タップ係数算出回路で算出されたタップ係数を時系
   列に記憶するメモリ回路と、 時系列とは逆の反時系列の順に前記メモリ回路からタッ
   プ係数を読み出し、前記ＦＩＲフィルタにおける入力デ
   ータとタップ係数の乗算処理のタイミングで順次タップ
   係数の書き込みを行うアドレススキャナとを有すること
   を特徴とするＦＩＲフィルタ回路。