JP2000223635A - 半導体素子パッケ―ジ - Google Patents

半導体素子パッケ―ジ

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JP2000223635A JP11356438A JP35643899A JP2000223635A JP 2000223635 A JP2000223635 A JP 2000223635A JP 11356438 A JP11356438 A JP 11356438A JP 35643899 A JP35643899 A JP 35643899A JP 2000223635 A JP2000223635 A JP 2000223635A
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Abstract

(57)【要約】 【課題】 高電流容量で低コストの半導体素子パッケー
ジに対する要求がある。 【解決手段】 ハイパワーの半導体素子パッケージ３０
は、半導体ダイを搭載する大容量の平坦な導電性端子３
１を有する。薄い導電性のタブ３４は、大容量の平坦な
端子３１に対して絶縁した状態で、この端子３１の上方
の平面上に配置される。半導体ダイの上面電極はタブ３
４に接続され、絶縁ハウジング３３は、タブの隣接する
両端部と、端子３１と、半導体ダイおよびそのコネクタ
導線とを封入する。タブ３４の自由端は、プリント回路
接続フィンガ３７ａ,３７ｂ,３７ｃを有することができ
る。薄いタブが貫通して延在する絶縁ハウジング３３の
表面からわずかに隙間を隔てた当該タブ３４の両側に２
つの切欠４０,４１が刻設され、タブ３４が貫通して延
在する絶縁ハウジング３３に対する応力緩和をもたら
す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子パッケ
ージに関し、より詳細にはプラスチックハウジングと導
電性タブとを有する新奇なパッケージに関する。
【０００２】なお、この出願は米国特許出願第６０／１
１２３２６号を基礎とする優先権主張を伴うものであ
り、その開示内容の全体がこれを参照することによっ
て、本明細書に組み入れられる。
【０００３】
【従来の技術】ダイオードの如き個々の半導体素子は、
高電流用途に対して種々のパッケージスタイルで利用可
能である。例えば、Ｔ０−２４７パッケージとして知ら
れている標準パッケージは、高電流用途に対して低コス
トで利用可能であるが、高電流素子はより高価な金属ケ
ースや電源モジュール内に概ね収納されている。
【０００４】
【発明が解決しようとする課題】金属パッケージや電源
モジュールよりも低コストな高電流用パッケージおよび
Ｔ０−２４７パッケージよりも高電流容量の低コストな
パッケージに対する要求がある。特に、およそ４５ボル
トの定格電圧と１００から１７５のアンペアの定格電流
を有するショットキーダイオードのための低コストのパ
ッケージに対する要求がある。同様に、およそ１２００
ボルトまでか、あるいはそれ以上の逆電圧と、７０から
８５アンペアの順方向電流とを有する高速回復ダイオー
ドおよび標準整流器のためのこのようなパッケージに対
する要求がある。
【０００５】
【発明の目的】本発明の目的は、かさばらず、優れた半
導体ダイ−フットプリント比を有し、頑丈で低コストな
高電流用途に適した半導体素子パッケージを提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明による半導体素子
パッケージは、第１の平面上に配された厚みがほぼ均一
な導電性の下部端子と、この下部端子の上面に支持され
て電気的に接続する下面を有する少なくとも１つの半導
体ダイと、前記下部端子よりも厚みが薄く、前記下部端
子の前記第１の平面の上方のこれと平行な平面上に配さ
れると共に下部端子から電気的に絶縁され、当該下部端
子の幅とほぼ等しい幅を有すると共に該下部端子の本体
の少なくとも一部からその長手方向に延在する平坦なタ
ブと、導電性の前記タブに対して前記半導体ダイの上面
を接続する接続手段と、前記半導体ダイの上面および前
記接続手段および前記半導体タブの前記下部端子に隣接
する第１の部分のみおよび前記下部導電性端子の少なく
とも一部を取り囲んで成形されてこれらを封入する絶縁
ハウジングとを具え、前記下部端子および前記タブが前
記半導体ダイの外部端子を形成することを特徴とするも
のである。
【０００７】この新奇な半導体素子パッケージは、１つ
あるいはそれ以上の半導体ダイを受容するヒートシンク
部と、このヒートシンク部の反対側に延在してヒートシ
ンク部の平面から変位した平面上の薄く平坦なタブとを
有するリードフレームに設けられる。ヒートシンク部お
よびその上に設けられる半導体ダイは、プラスチックハ
ウジングの一つの壁面を貫通する延在部およびこれと反
対側の絶縁ハウジングの壁面から突出する薄く平坦なタ
ブとを持ったヒートシンクと共にプラスチックにより封
入される。絶縁ハウジングから露出状態で突出する薄い
タブは、高電流能力の最適な接続と効率的な熱の引き込
みとをもたらす。
【０００８】
【発明の実施の形態】本発明による半導体素子パッケー
ジにおいて、タブの第１の部分を覆って成形される絶縁
ハウジングの側面に隣接する位置の両側に第１および第
２の応力緩和用切欠を設け、タブから絶縁ハウジングへ
の応力の伝達を減少させるようにしてもよい。
【０００９】また、下部端子の一部を絶縁ハウジングか
ら突出させ、この下部端子の一部の中央部分および絶縁
ハウジング空突出するタブの中央部にこれらを貫通する
開口をそれぞれ設けるようにしてもよい。
【００１０】タブの自由端にここから突出する複数のプ
ラグ−イン差し込みフィンガを設けるようにしてもよ
い。
【００１１】半導体ダイがダイオードとＭＯＳゲート素
子とサイリスタとからなるグループから選択される素子
であってよい。
【００１２】タブがこれと同一平面上で当該タブおよび
下部端子から絶縁された接続フィンガをその側方に有
し、半導体ダイがその上面にゲート電極を有するＭＯＳ
ゲート素子と、ゲート電極に接続フィンガを電気的に接
続する絶縁ハウジング内に配置された第２の接続手段と
を設けるようにしてもよい。
【００１３】さらに、半導体ダイがダイオードであって
もよい。
【００１４】
【実施例】本発明による半導体素子パッケージの実施例
について、図１〜図１７を参照しながら詳細に説明する
が、本発明はこのような実施例に限らず、これらをさら
に組み合わせたり、この明細書の特許請求の範囲に記載
された本発明の概念に包含されるべき他の技術にも応用
することができる。
【００１５】図１および図２をまず参照すると、本実施
例における半導体素子パッケージ３０が示されており、
これはトランスファー成形による絶縁ハウジング（以
下、プラスチックハウジングともいう）３３の側面３２
を超えて延在する大容量の導電性下部端子（以下、電極
ともいう）３１を有する。平坦なタブ形式の第２の電極
（以下、タブともいう）３４は、側面３２の反対側にあ
って、これと平行な絶縁ハウジング３３の側面３５から
延在している。タブ３４は、絶縁ハウジング３３の側面
３５とほぼ同じ幅を持ち、そこに取り付け開口部３６
と、その外側の自由端にプリント回路板差し込みフィン
ガ（以下、プラグ−インフィンガともいう）３７ａ,３
７ｂ,３７ｃとを有する。後述するように、電極３１,３
４は、絶縁ハウジング３３内に収容される半導体ダイの
上面および下面にそれぞれ連結される。この半導体ダイ
は、任意の希望する半導体素子、例えばショットキーダ
イオード、あるいは別な任意の２つの端末素子であって
もよい。しかしながら、後述するように、この半導体ダ
イはコントロール電極、例えば絶縁ハウジング３３から
同様に突出するコントロール電極を覆うパワーＭＯＳＦ
ＥＴダイを有することも可能である。端子３１は、そこ
に取り付け開口部３９を有する。
【００１６】タブ３４の重要な特長として、プラスチッ
クハウジング３３に接近して隣接する２つの応力緩和用
切欠４０,４１があり、これらはタブ３４からプラスチ
ックハウジング３３への応力の伝達を減少させる。
【００１７】図１および図２に示した半導体素子パッケ
ージ３０は、図３,図４,図５に示すように、その形状を
変更することが可能である。図３〜図５において、先の
実施例と同一機能の要素には、これと対応する参照符号
が記される。それで、図３の半導体素子パッケージ３０
においては、タブ３４が短くされ、図４におけるタブ３
４は細長いプラグ−インフィンガ３７ａ,３７ｂ,３７ｃ
を有する。図５の半導体素子パッケージ３０は、絶縁ハ
ウジング３３内のＭＯＳＦＥＴダイのゲート電極に内部
結合可能なコントロール電極フィンガ６０を有するもの
であり、タブ部６１はプラグ−インフィンガ６２,６３
を有するソース電極である。図５におけるタブ３１は、
絶縁ハウジング３３内のＭＯＳＦＥＴダイの下部ドレン
電極に接続される。
【００１８】図６,図７および図８は、図１および図２
の実施例に対するリードフレームおよび半導体ダイの詳
細を示している。それで、図６および図８のリードフレ
ーム７０は、下部端子３１およびタブ３４をもたらす。
リードフレーム７０のより頑丈な部分は、一体的に延在
するダイ受容部７１を有し、これらは図６および図７に
示すように、はんだ付け、あるいは他の方法でそれに電
気的に接続されることにより、半導体ダイ７２の下部電
極を受容する。半導体ダイ７２は、ショットキーダイオ
ードダイであってもよい。その上側の電極は、タブ３４
に対して６本のワイヤボンド７３により結合される。そ
れで、プラスチックハウジング３３が図７中の破線で示
されるように形成され、リードフレームが直線８０〜８
４の部分で切断されて厚みのある部分３１〜７１および
タブ３４が切り離される。
【００１９】図９,図１０および図１１は、タブ３４が
プラグ−イン接続ではなく、開口部３６を介してボルト
により接続される半導体素子パッケージ３０におけるさ
らに他の実施例のそれぞれ平面図,側面図および底面図
を示す。
【００２０】上述したように、用途や使用方法に応じた
パッケージのための多くの選択が考えられる。いくつか
の選択が図１２〜図１７に示される。それで、図１４〜
図１７は、タブ３７から絶縁される中央コントロール電
極５０を持った半導体素子パッケージ３０を示してい
る。図１５は、ボルト５１によって接続可能なタブ３４
のための最適な構造を示している。
【００２１】なお、これらの実施例において、先の実施
例と同一機能の要素には、これと同一の符号を記してあ
る。
【００２２】
【発明の効果】本発明によると、コンパクトでかさばら
ず、優れた半導体ダイ−フットプリント比を持った頑丈
で低コストな高電流用途に適した半導体素子パッケージ
を提供することができる。また、絶縁ハウジングから露
出状態で突出する薄いタブは、高電流能力の最適な接続
と効率的な熱の引き込みとをもたらす。さらに、大きな
沿面距離および低い内部抵抗および低い迷走インダクタ
ンスによって、低電圧用途において最適な性能が保証さ
れる。
【００２３】プリント回路板差し込みフィンガを設けた
場合には、使用中の回路の電力密度をプリント回路板の
わずかな交換で、あるいはプリント回路板の交換を行わ
ずに増大させることが容易となる。
【００２４】絶縁ハウジングの壁面からわずかに隙間を
隔てた一対のスロットをタブに設けた場合には、タブか
ら絶縁ハウジングへの応力の伝達を制限して絶縁ハウジ
ングの欠損や亀裂が発生しないようにすることができ
る。
【図面の簡単な説明】
【図１】本発明による半導体素子パッケージの一実施例
の外観を表す斜視図である。
【図２】図１に示した半導体素子パッケージの平面図で
ある。
【図３】本発明による半導体素子パッケージの他の実施
例の概略構造を表す平面図である。
【図４】本発明による半導体素子パッケージの別な実施
例の概略構造を表す平面図である。
【図５】本発明による半導体素子パッケージのさらに他
の実施例の概略構造を表す平面図である。
【図６】図１に示した実施例におけるリードフレームの
平面図であり、ショットキーダイオードダイをリードフ
レームに接合した状態を示す。
【図７】図６に対する右側面図である。
【図８】半導体ダイの接合およびリードフレーム部分の
分離前の図５および図６に示したリードフレームの側面
図である。
【図９】本発明による半導体素子パッケージのさらに別
な実施例の外観を表す平面図である。
【図１０】図９に示した実施例の右側面図である。
【図１１】図９に示した実施例の底面図である。
【図１２】本発明のさらなる実施例の外観を表す斜視図
である。
【図１３】本発明のさらなる他の実施例の外観を表す斜
視図である。
【図１４】本発明のさらなる別な実施例の外観を表す斜
視図である。
【図１５】本発明の異なる実施例の外観を表す斜視図で
ある。
【図１６】本発明の異なる他の実施例の外観を表す斜視
図である。
【図１７】本発明の異なる別な他の実施例の外観を表す
斜視図である。
【符号の説明】
３０ パッケージ ３１ 下部端子（電極） ３２ 側面 ３３ 絶縁ハウジング（プラスチックハウジング） ３４ 第２の電極（タブ） ３５ 側面 ３６ 開口部 ３７ タブ ３７ａ,３７ｂ,３７ｃ プリント回路板差し込みフィン
ガ ３９ 取り付け開口部 ４０,４１ 応力緩和用切欠 ５０ 中央コントロール電極 ５１ ボルト ６０ コントロール電極フィンガ ６１ タブ部 ６２,６３ プラグ−インフィンガ ７０ リードフレーム ７１ ダイ受容部 ７２ 半導体ダイ ７３ ワイヤボンド ８０〜８４ 切断線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール シー． ウエストマーランド 英国 シーアール６ ９ジェージー サリ ー ワーリンハム サコムズ ヒル グレ ードサイド コート 17 (72)発明者 ピーター アール． ジューア 英国 アールエイチ８ ９ディーディー サリー ハースト グリーン オクステッ ド ミル レーン 122 (72)発明者 アルバート ゲラ アメリカ合衆国 90274 カリフォルニア 州 パロス ヴァーデス エステイテス アディソン ロード 1720

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の平面上に配された厚みがほぼ均一
    な導電性の下部端子と、 この下部端子の上面に支持されて電気的に接続する下面
    を有する少なくとも１つの半導体ダイと、 前記下部端子よりも厚みが薄く、前記下部端子の前記第
    １の平面の上方のこれと平行な平面上に配されると共に
    下部端子から電気的に絶縁され、当該下部端子の幅とほ
    ぼ等しい幅を有すると共に該下部端子の本体の少なくと
    も一部からその長手方向に延在する平坦なタブと、 導電性の前記タブに対して前記半導体ダイの上面を接続
    する接続手段と、 前記半導体ダイの上面および前記接続手段および前記半
    導体タブの前記下部端子に隣接する第１の部分のみおよ
    び前記下部導電性端子の少なくとも一部を取り囲んで成
    形されてこれらを封入する絶縁ハウジングとを具え、前
    記下部端子および前記タブが前記半導体ダイの外部端子
    を形成することを特徴とする半導体素子パッケージ。
  2. 【請求項２】 前記タブの前記第１の部分を取り囲んで
    成形される前記絶縁ハウジングの側面に隣接して前記タ
    ブの両側に第１および第２の応力緩和用切欠を有し、前
    記タブから前記絶縁ハウジングへの応力の伝達を減少さ
    せるようにしたことを特徴とする請求項１に記載の半導
    体素子パッケージ。
  3. 【請求項３】 前記下部端子の一部が前記絶縁ハウジン
    グから突出し、この下部端子の前記一部の中央部分およ
    び前記絶縁ハウジングから突出する前記タブの中央部
    は、それぞれこれらを貫通する開口部を個々に有するこ
    とを特徴とする請求項１または請求項２に記載の半導体
    素子パッケージ。
  4. 【請求項４】 前記タブの自由端は、ここから延在する
    複数のプラグ−イン差し込みフィンガを有することを特
    徴とする請求項１から請求項３の何れかに記載の半導体
    素子パッケージ。
  5. 【請求項５】 前記半導体ダイは、ダイオードとＭＯＳ
    ゲート素子とサイリスタとからなるグループから選択さ
    れる素子であることを特徴とする請求項１から請求項４
    の何れかに記載の半導体素子パッケージ。
  6. 【請求項６】 前記タブは、これと同一平面上で当該タ
    ブおよび前記下部端子から絶縁された接続フィンガをそ
    の側方に有し、前記半導体ダイは、その上面にゲート電
    極を有するＭＯＳゲート素子と、前記ゲート電極に前記
    接続フィンガを電気的に接続する前記絶縁ハウジング内
    に配置された第２の接続手段とを具えていることを特徴
    とする請求項１から請求項３の何れかに記載の半導体素
    子パッケージ。
  7. 【請求項７】 前記半導体ダイがダイオードであること
    を特徴とする請求項１から請求項４の何れかに記載の半
    導体素子パッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500863A (ja) * 2004-06-01 2008-01-17 シンセス ゲーエムベーハー 骨接合プレート
JP2015026725A (ja) * 2013-07-26 2015-02-05 京セラ株式会社 半導体素子収納用パッケージおよびこれを備えた実装構造体
KR20190106783A (ko) * 2018-03-08 2019-09-18 캐논 가부시끼가이샤 진동 감쇠 장치, 리소그래피 장치, 및 물품의 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4054137B2 (ja) * 1999-06-03 2008-02-27 株式会社東京アールアンドデー パワー半導体素子の給電及び放熱装置
DE10100882A1 (de) * 2001-01-11 2002-08-01 Bosch Gmbh Robert Verfahren zur Montage eines Halbleiterbauelementes und Halbleiterbauelement
EP1316999A1 (de) * 2001-11-28 2003-06-04 Continental ISAD Electronic Systems GmbH & Co. oHG Verfahren und Vorichtung zum Kontaktieren von Leistungselektronik-Bauelementen
DE10303933B4 (de) * 2003-01-31 2005-08-04 Infineon Technologies Ag Halbleiterbauelement mit verringerter anschlussbedingter parasitärer Induktivität und/oder Kapazität
US20060151868A1 (en) * 2005-01-10 2006-07-13 Zhu Tinggang Package for gallium nitride semiconductor devices
US20070013053A1 (en) * 2005-07-12 2007-01-18 Peter Chou Semiconductor device and method for manufacturing a semiconductor device
WO2008146531A1 (ja) * 2007-05-29 2008-12-04 Kyocera Corporation 電子部品収納用パッケージ、及び電子装置
JPWO2010004609A1 (ja) * 2008-07-07 2011-12-22 三菱電機株式会社 電力用半導体装置
CN104508845B (zh) * 2012-07-30 2018-05-04 亮锐控股有限公司 经强化的led封装及为此的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62163352A (ja) * 1986-01-14 1987-07-20 Toshiba Corp 半導体装置
JPH021862U (ja) * 1988-06-16 1990-01-09
JPH02304877A (ja) * 1989-05-17 1990-12-18 Seiko Epson Corp フレキシブル基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3893161A (en) * 1974-02-04 1975-07-01 Jr Albert Pesak Frictionally engageable heat sink for solid state devices
IT7821073V0 (it) * 1978-03-09 1978-03-09 Ates Componenti Elettron Morsetto per il fissaggio di un dispositivo a semiconduttore ad un dissipatore di calore.
JPH08139113A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp 樹脂封止型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62163352A (ja) * 1986-01-14 1987-07-20 Toshiba Corp 半導体装置
JPH021862U (ja) * 1988-06-16 1990-01-09
JPH02304877A (ja) * 1989-05-17 1990-12-18 Seiko Epson Corp フレキシブル基板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500863A (ja) * 2004-06-01 2008-01-17 シンセス ゲーエムベーハー 骨接合プレート
JP4657293B2 (ja) * 2004-06-01 2011-03-23 シンセス ゲーエムベーハー 骨接合プレート
JP2015026725A (ja) * 2013-07-26 2015-02-05 京セラ株式会社 半導体素子収納用パッケージおよびこれを備えた実装構造体
KR20190106783A (ko) * 2018-03-08 2019-09-18 캐논 가부시끼가이샤 진동 감쇠 장치, 리소그래피 장치, 및 물품의 제조 방법
KR102502898B1 (ko) 2018-03-08 2023-02-24 캐논 가부시끼가이샤 진동 감쇠 장치, 리소그래피 장치, 및 물품의 제조 방법

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