JP2000223385A5 - - Google Patents
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Description
【発明の名称】分析方法，分析システム及び分析装置
【０００１】
【発明の属する技術分野】
本発明は、半導体などの多層回路パターンを形成する電子デバイスでの歩留り低下の原因となる異物や欠陥の発生工程を特定する分析方法，分析システム及び分析装置に関する。
【発明の属する技術分野】
本発明は、半導体などの多層回路パターンを形成する電子デバイスでの歩留り低下の原因となる異物や欠陥の発生工程を特定する分析方法，分析システム及び分析装置に関する。
【００１６】
本発明の目的は、かかる問題を解消し、歩留り影響度を従来の手法よりも高精度に定量化することができ、特に、クラスタ欠陥やウェーハ面内での欠陥分布の偏り，検査装置の虚報，プロセスマージン不良の影響を受けず、正味異物や正味欠陥の抽出を必要としないで歩留り影響度を高精度に定量化することができるようにした分析方法，分析システム及び分析装置を提供することにある。
本発明の目的は、かかる問題を解消し、歩留り影響度を従来の手法よりも高精度に定量化することができ、特に、クラスタ欠陥やウェーハ面内での欠陥分布の偏り，検査装置の虚報，プロセスマージン不良の影響を受けず、正味異物や正味欠陥の抽出を必要としないで歩留り影響度を高精度に定量化することができるようにした分析方法，分析システム及び分析装置を提供することにある。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による分析方法の一実施形態を示す図であって、ここでは、半導体ウェーハの異物発生工程の絞込みに適用した場合を示すものである。
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による分析方法の一実施形態を示す図であって、ここでは、半導体ウェーハの異物発生工程の絞込みに適用した場合を示すものである。
【００２１】
また、図２はかかる実施形態を実行する本発明による分析システム及び分析装置の一実施形態を示すブロック図であって、３１は異物検査装置、３２は外観検査装置、３３は電気検査（プローブ）検査装置（テスタ）、４１は異物／外観検査データベース、４２は電気検査データベース、５１は異物／外観データ収集ステーション、５２は電気検査データ収集ステーション、６１はデータ解析部、６２は解析ステーションである。
また、図２はかかる実施形態を実行する本発明による分析システム及び分析装置の一実施形態を示すブロック図であって、３１は異物検査装置、３２は外観検査装置、３３は電気検査（プローブ）検査装置（テスタ）、４１は異物／外観検査データベース、４２は電気検査データベース、５１は異物／外観データ収集ステーション、５２は電気検査データ収集ステーション、６１はデータ解析部、６２は解析ステーションである。
【００４４】
また、上記実施形態を実行する分析システムや分析装置としては、生産量の多い製造ラインでは、図２で示したように構成することになるが、生産量がさほど多くない製造ラインでは、図３に示すように、データ収集と解析を同一ステーション６０で実現し、また、検査データベース４０も、異物検査，外観検査及び電気検査の各検査データを同一データベースで実現することが可能である。
また、上記実施形態を実行する分析システムや分析装置としては、生産量の多い製造ラインでは、図２で示したように構成することになるが、生産量がさほど多くない製造ラインでは、図３に示すように、データ収集と解析を同一ステーション６０で実現し、また、検査データベース４０も、異物検査，外観検査及び電気検査の各検査データを同一データベースで実現することが可能である。
【図１】本発明による分析方法の一実施形態を示す図である。
【図２】図１に示した実施形態を実行する本発明による分析システム及び分析装置の一実施形態を示すブロック図である。
【図３】図１に示した実施形態を実行する本発明による分析システム及び分析装置の他の実施形態を示すブロック図である。
Claims (5)
- 半導体ウェハ上の欠陥を検査する検査工程を含む分析方法であって、
該半導体ウェハのチップの電気的特性を検査する電気特性検査工程と、
該電気的検査工程の検査結果を用いて、夫々のチップの良否を決定する決定工程と、
該決定工程の結果を用いて欠陥のない欠陥無チップの歩留まりを計算して検査工程間の歩留まり影響度を計算する検査工程と、
該計算工程で得られた結果を出力する工程と
を備え、
該欠陥無チツプの歩留まりは、検査工程で検出された累積欠陥のないチップの歩留まりであって、
該歩留まり影響度は、
欠陥検査（０）までの欠陥無チップの歩留まり＝前記半導体ウェハの全チ ップに対する歩留まり
で計算されたものであることを特徴とする分析方法。 - 半導体ウェハ上の欠陥を検査する検査手段と、
該半導体ウェハのチップの電気的特性を検査する１以上の検査手段と、
該半導体ウェハのチップの電気的特性を検査する電気検査装置と、
該電気検査装置の検査結果を用いて夫々のチップの良否を決定し、夫々のチップの良否の決定結果を用いて欠陥のない欠陥無チップの歩留まりを計算して検査工程間の歩留まり影響度を計算し、計算結果を出力する分析装置と
を備え、
該欠陥無チツプの歩留まりは、検査工程で検出された累積欠陥のないチップの歩留まりであって、
該歩留まり影響度は、
欠陥検査（０）までの欠陥無チップの歩留まり＝前記半導体ウェハの全チ ップに対する歩留まり
で計算されたものであることを特徴とする分析システム。 - １以上の検査手段によって検出された半導体ウェハ上の欠陥を表わす検査結果を蓄積する第１の記憶手段と、
電気検査装置によって得られた半導体ウェハのチップの電気的特性を表わす検査結果を蓄積する第２のメモリ手段と、
該電気検査装置の検査結果を用いて各チップの良否を決定し、この決定結果を用いて欠 陥のない欠陥３チップの歩留まりを計算して検査工程間の歩留まり影響度を計算し、その計算結果を出力する処理手段と
を備え、
該歩留まり影響度は、
欠陥検査（０）までの欠陥無チップの歩留まり＝前記半導体ウェハの全チ ップに対する歩留まり
で計算されることを特徴とする分析装置。 - 請求項３において、
前記処理手段は、検査結果を歩留まり影響度の大きい順に示すリストを作成することを特徴とする分析装置。 - 請求項３において、
前記第１のメモリ手段と前記第２のメモリ手段とは同じメモリ手段であることを特徴とする分析装置。
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| Application Number | Priority Date | Filing Date | Title |
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