JP2000215058A - 計算機及び命令実行方法 - Google Patents

Abstract

(57)【要約】 【課題】 メイン命令を構成するサブ命令単位にシーケ
ンシャルに命令を実行することにより、単一の演算器お
よびサブ命令幅だけの命令フェッチおよび命令デコーダ
の構成で、実現可能な小規模構成の計算機を得る。 【解決手段】 複数のサブ命令から構成されるメイン命
令をサブ命令単位で処理し、演算結果をテンポラリレジ
スタ４に一旦書き込み、サブ命令カウンタ６により現在
実行中のサブ命令がメイン命令の何番目かをカウント
し、現在実行中のサブ命令がメイン命令の最後のサブ命
令であれば、テンポラリレジスタ４に保持されている値
を、まとめてレジスタファイル５に書き込むようにし
た。このようにして、テンポラリレジスタにより、少な
いハードウエア装置でもメイン命令が本来意図していた
並列処理を順次処理できることを可能にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のサブ命令
を有する長命令形式の計算を行う計算機及び命令実行方
法に関するものである。

【０００２】

【従来の技術】近年、計算機に要求される演算量の増大
に伴い、並列に命令を実行することが要望されている。
従って、命令を並列に実行する並列計算機において、種
々の並列実行方式が提案されている。このような命令形
式は、一の処理を実行するサブ命令を複数有する命令形
式が提案されている。また、このような並列計算機の一
種としてＶＬＩＷ（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕ
ｃｔｉｏｎ Ｗｏｒｄ）命令の演算を実行するＶＬＩＷ
型計算機がある。ＶＬＩＷ命令は、複数のサブ命令から
なる長い命令から構成される。ＶＬＩＷ型計算機は、複
数のサブ命令を並列して実行する計算機である。また、
ＶＬＩＷ型計算機は、各々のサブ命令毎に専用の演算器
を有していて、サブ命令は独立並列に実行される。

【０００３】図２は、ＶＬＩＷ型計算機の命令形式の一
例である。この例では４個のサブ命令により、１個のＶ
ＬＩＷ命令が構成されている。

【０００４】図５は、従来のＶＬＩＷ型計算機の構成の
一例を示すブロック図である。１ｐは命令レジスタ、２
ｐは命令デコーダ、３ｐは演算器である。上記１ｐ、２
ｐ及び３ｐのハードウェア装置は各々サブ命令の数だけ
存在する。一例として図２に示したＶＬＩＷ型計算機の
命令形式では、４個のサブ命令が存在する。以下、４個
のサブ命令の場合を一例として説明する。５ｐはレジス
タファイルである。

【０００５】次に動作について説明する。主記憶から読
み出された命令は命令レジスタ１ｐに読み込まれる。そ
の後、命令デコーダ２ｐで制御信号にデコードされる。
デコードされた制御信号によって各々のサブ命令に対応
する演算器３ｐを制御し、指定された演算を行う。上記
動作と並列してレジスタファイル５ｐを制御し、演算に
必要なデータをレジスタファイル５ｐより読み出し、演
算器３ｐに供給する。また、演算結果をレジスタファイ
ル５ｐに書き込む。

【０００６】以上のように、ＶＬＩＷ型計算機では、対
応する複数のサブ命令によって、複数の演算器を並列に
制御することが可能である。従って、並列に演算を行な
えるので、高い処理性能を得ることができる。

【０００７】

【発明が解決しようとする課題】小規模で性能の低い計
算機から、大規模で高性能な計算機まで、同一の命令セ
ットアーキテクチャでプログラムできることが、プログ
ラムの再利用性の観点から望ましいと言われている。上
述した従来の技術では、高い処理性能が得られることは
可能である。しかし、必ず複数の演算器を備えているこ
とを必要するため、どうしても大規模なハードウェア構
成になってしまうという問題があった。従って、小規模
なシステムを構成できなかった。

【０００８】本発明は、ＶＬＩＷ命令に代表される複数
のサブ命令を有するメイン命令を、最小限のハードウェ
ア装置で実行可能にする計算機及び命令実行方法を得る
ことを目的としている。

【０００９】

【課題を解決するための手段】この発明に係る計算機
は、一の処理を指定するサブ命令を複数有するメイン命
令を処理する計算機において、メイン命令を構成するサ
ブ命令のうち少なくとも一つのサブ命令を読み込む命令
レジスタと、上記命令レジスタに読み込まれたサブ命令
をデコードするデコーダと、上記デコーダの出力の指示
に従いサブ命令を実行する演算実行部と、上記演算実行
部で実行されるサブ命令が上記メイン命令を構成するサ
ブ命令の何番目であるかをカウントするサブ命令カウン
タと、上記サブ命令カウンタのカウントする値に基づい
て、上記演算実行部の命令実行を制御する命令実行制御
部とを備えたことを特徴とする。

【００１０】上記演算実行部は、サブ命令の演算を実行
した演算実行結果を書き込む複数のテンポラリレジスタ
と、サブ命令の演算結果より導き出されるメイン命令の
演算結果を書き込むレジスタファイルとを備え、上記命
令実行制御部は、メイン命令を構成する最後のサブ命令
の演算実行後に、上記複数のテンポラリレジスタに書き
込まれた複数の演算結果を上記レジスタファイルに書き
込む指示を出すことを特徴とする。

【００１１】上記演算実行部は、サブ命令の演算結果の
状態を示すサブ命令コンディションコードを記憶するテ
ンポラリＣＣ（コンディションコード）レジスタと、メ
イン命令の演算結果の状態を示すメイン命令コンディシ
ョンコードを記憶する結果ＣＣレジスタと、上記テンポ
ラリＣＣレジスタに保持されたサブ命令コンディション
コードと上記結果ＣＣレジスタに記憶されたメイン命令
コンディションコードとに基づいて新たなメイン命令コ
ンディションコードを生成し、上記結果ＣＣレジスタに
書き込むＣＣ生成部とを備え、上記命令実行制御部は、
メイン命令を構成する最後のサブ命令実行が終了したタ
イミングを上記ＣＣ生成部へ通知し、上記ＣＣ生成部
は、上記命令実行制御部からの通知を受けて、メイン命
令コンディションコードを生成し、上記結果ＣＣレジス
タに書き込むことを特徴とする。

【００１２】さらに、この発明に係る計算機は、サブ命
令が分岐命令である場合に、サブ命令に含まれる分岐先
アドレスを記憶する分岐アドレスレジスタを備え、上記
命令実行制御部は、メイン命令を構成する最後のサブ命
令実行後に、上記分岐アドレスレジスタに記憶された分
岐先アドレスへ分岐する指示を出すことを特徴とする。

【００１３】さらに、この発明に係る計算機は、外部か
らの割り込み処理を受け付ける割り込み制御部を備え、
上記命令実行制御部は、サブ命令カウンタの値に基づい
て最後のサブ命令の実行後に上記割り込み制御部からの
割り込みの受け付けを制御することを特徴とする。

【００１４】上記デコーダは、上記命令レジスタに読み
出されたサブ命令をデコードする時に、上記サブ命令カ
ウンタの値によってデコード内容を変えることを特徴と
する。

【００１５】この発明に係る命令実行方法は、一の処理
を指定する命令としてのサブ命令を複数構成要素として
有するメイン命令を処理する命令実行方法において、メ
イン命令を構成するサブ命令のうち少なくとも一つのサ
ブ命令を命令レジスタへ読み込む工程と、上記命令レジ
スタに読み込まれたサブ命令を実行する演算実行工程
と、上記演算実行工程で実行されるサブ命令が上記メイ
ン命令を構成するサブ命令の何番目であるかを示すサブ
命令カウンタをカウントする工程と、上記サブ命令カウ
ンタのカウントする値に基づいて、上記演算実行工程の
命令実行を制御する命令実行制御工程とを備えたことを
特徴とする。

【００１６】

【発明の実施の形態】実施の形態１．図１は、本発明に
係る計算機の実施の形態の一例を示すものである。この
実施の形態では、一の処理を指定するサブ命令を複数有
するメイン命令の一例として、ＶＬＩＷ命令を取り上げ
て説明する。以下の説明では、「メイン命令」を「ＶＬ
ＩＷ命令」と記述する場合もある。図１において、１は
メイン命令を構成するサブ命令のうち少なくとも１のサ
ブ命令を読み込む命令レジスタ、１３は命令レジスタ１
に読み込まれたサブ命令を実行する演算実行部、６は演
算実行部１３で実行されるサブ命令がメイン命令を構成
する何番目のサブ命令であるかをカウントするサブ命令
カウンタ、この実施の形態では実行中のサブ命令がＶＬ
ＩＷ命令の何番目のサブ命令かを示す、７はサブ命令が
分岐命令である場合に、サブ命令に含まれる分岐先アド
レスを記憶する分岐アドレスレジスタ、８は外部からの
割り込み処理を受け付ける割り込み制御部、９はサブ命
令カウンタ６のカウントする値に基づいて、演算実行部
１３の命令実行を制御する命令実行制御部である。

【００１７】また、演算実行部１３は、以下の構成要素
を含む。２は命令レジスタに読み込まれたサブ命令をデ
コードする命令デコーダ、３はデコードされたサブ命令
の演算を実行する演算器、４はサブ命令の演算を実行し
た演算実行結果を書き込む複数のテンポラリレジスタ、
５はサブ命令の演算結果より導き出されるメイン命令の
演算結果を書き込むレジスタファイル、１０はメイン命
令の演算結果の状態を示すメイン命令コンディションコ
ードを記憶する結果ＣＣレジスタ、この実施の形態では
ＶＬＩＷ命令のコンディションコードを保持する、１１
はサブ命令の演算結果の状態を示すサブ命令コンディシ
ョンコードを記憶するテンポラリＣＣレジスタ、この実
施の形態ではサブ命令のサブコンディションコードを一
時保持する、１２はテンポラリＣＣレジスタ１１に保持
されたサブ命令コンディションコードと結果ＣＣレジス
タ１０に記憶されたメイン命令コンディションコードと
に基づいて新たなメイン命令コンディションコードを生
成し、結果ＣＣレジスタ１０に書き込む、すなわち、結
果ＣＣレジスタ１０およびテンポラリＣＣレジスタ１１
が保持する値からＶＬＩＷ命令のコンディションコード
を生成するＣＣ生成部である。また、この計算機は図２
のような４つのサブ命令からなるＶＬＩＷ命令を実行す
る場合について説明する。

【００１８】次に動作について説明する。まず、命令実
行制御部９は、サブ命令カウンタ６を０に設定する。Ｖ
ＬＩＷ命令の第１のサブ命令が主記憶よりフェッチさ
れ、命令レジスタ１に読み込まれる。次に、デコーダ２
は上記第１のサブ命令をデコードする。次に、デコーダ
２は演算に必要なデータを保持するレジスタ１４の番号
を生成してレジスタ番号線経由でレジスタファイル５に
指示し上記必要なデータを出力させ演算器３に供給す
る。また、デコーダ２は演算制御線１５により必要な演
算を演算器３に指示して、演算を実行させる。演算器３
で実行した演算結果はテンポラリレジスタ４の第１サブ
命令部分、図１に示すｔｅｍｐ１に書き込まれる。次
に、命令実行制御部９は、サブ命令カウンタ６を１カウ
ントアップする。次に、次のサブ命令をフェッチし命令
レジスタ１に読み込み、以下同様の処理を繰り返す。

【００１９】サブ命令カウンタ６の値が３になると、次
は４番目のサブ命令の実行である。今までと同様に命令
フェッチ、デコード、演算を行い、演算結果を今度は第
４サブ命令に対応するテンポラリレジスタ４のｔｅｍｐ
４に書き込む。命令実行制御部９はサブ命令カウンタ６
の値が最後のサブ命令のカウント値を示す３であること
を検知する。命令実行制御部９は、テンポラリレジスタ
４に書き込まれている演算結果をまとめてレジスタファ
イル５に転送させる。以上で４つのサブ命令から構成さ
れる一つのＶＬＩＷ命令の処理が完了する。そして、再
びサブ命令カウンタ６を０に戻してから、次のＶＬＩＷ
命令の処理を開始する。

【００２０】この発明に係るＶＬＩＷ型命令計算機は、
ＶＬＩＷ命令をサブ命令単位で取り出す命令レジスタ
と、サブ命令単位で演算する演算器と、実行中のサブ命
令が元のＶＬＩＷ命令の何番目のサブ命令かを示すサブ
命令カウンタと、さらにサブ命令の演算結果を一時保持
するテンポラリレジスタを備えるものである。このよう
にして、本来は４つのサブ命令について、同時に４つの
サブ命令をデコードし、レジスタファイル５の内容を読
み出し、演算結果を同時にレジスタファイル５へ書き込
むという処理を、並列して行なっていた。しかし、この
発明によると、サブ命令単位でシーケンシャルに実行し
ても、演算結果に矛盾をきたさないようにできる。以上
のように、ＶＬＩＷ命令を実行する計算機で、ＶＬＩＷ
命令中の１個のサブ命令を保持する命令レジスタと、保
持されたサブ命令をデコードする命令デコーダと、上記
サブ命令の実行結果を書き込むテンポラリレジスタと、
実行中のサブ命令がＶＬＩＷ命令の何番目のサブ命令か
を示すサブ命令カウンタとを備えたＶＬＩＷ型命令計算
機で、ＶＬＩＷ命令の最後のサブ命令の実行後に上記テ
ンポラリレジスタに保持された内容をまとめてレジスタ
ファイルに書き込むことができる。

【００２１】次にコンディションコードの処理について
図３を用いて説明する。コンディションコードは、演算
の結果の符号や、キャリー、オーバフロー等の結果を示
している。コンディションコードは、メイン命令単位、
この実施の形態ではＶＬＩＷ命令単位に処理しなければ
ならない。ＶＬＩＷ命令のメイン命令コンディションコ
ードは結果ＣＣレジスタ１０に記憶されている。また、
各サブ命令の結果のコンディションコードをサブコンデ
ィションコードとする。

【００２２】サブ命令の処理毎にサブ命令コンディショ
ンコードをテンポラリＣＣレジスタ１１のｔｅｍｐＣＣ
１からｔｅｍｐＣＣ４に記憶する。この実施の形態で
は、テンポラリＣＣレジスタ１１は４つのサブ命令のサ
ブコンディションコードを記憶する。サブ命令カウンタ
６が最後のサブ命令のカウント値である３を示し、４番
目のサブ命令の処理が終わった時に、ＣＣ生成部１２は
以下の動作を行なう。ＣＣ生成部１２は、４個のサブ命
令コンディションコード生成の相互関係と、結果ＣＣレ
ジスタ１０の内容と、テンポラリＣＣレジスタに記憶さ
れている４個のサブコンディションコードから、実行の
終わったＶＬＩＷ命令の結果を示すメイン命令コンディ
ションコードを生成する。生成したメイン命令コンディ
ションコードを結果ＣＣレジスタ１０に記憶する。

【００２３】次に分岐処理について説明する。分岐処理
は、メイン命令単位、この実施の形態ではＶＬＩＷ命令
単位に行なわなければならい。サブ命令のデコード結果
が分岐処理であれば、命令実行制御部９はサブ命令が示
す分岐先アドレスを分岐アドレスレジスタ７に書き込
み、処理を続行する。命令実行制御部９は、サブ命令カ
ウンタ６の値が最後のサブ命令のカウント値である３で
あれば、次のサブ命令のフェッチを分岐アドレスレジス
タの示すアドレスの主記憶からのフェッチにする。条件
分岐では、サブコンディションコードではなく、ＶＬＩ
Ｗ命令単位のコンディションコードすなわち結果ＣＣレ
ジスタ１０が保持する内容から条件判断する。

【００２４】同様に割り込み処理も、メイン命令とメイ
ン命令との間、この実施の形態ではＶＬＩＷ命令とＶＬ
ＩＷ命令との間で受け付けなければならない。一つのＶ
ＬＩＷ命令の処理中には受け付けできない。割り込み制
御部８からの割り込み要求があっても、命令実行制御部
９は割り込み要求をペンディングし、サブ命令カウンタ
６の値を参照し、その値が３であれば割り込み処理を受
付ける。

【００２５】実施の形態２．上記実施の形態１では、テ
ンポラリファイルに書き込まれた演算結果を一度にレジ
スタファイルへ書き込んでいた。レジスタファイル５の
書き込みポートの構成によっては、すなわち、レジスタ
ファイルの作り方によっては、テンポラリレジスタ４か
らレジスタファイルへの書き込みを、４個の演算結果を
一度に書き込むことも可能であるが、テンポラリファイ
ルの演算結果を１個づつ順に書き込んでもよい。これ
は、元々のＶＬＩＷ命令では、各サブ命令の書き込みが
同時に書き込まれることをを前提としているため、レジ
スタファイル５の同一のアドレスへの書き込みがあり得
ないためである。

【００２６】また、一のメイン命令、この実施の形態で
はＶＬＩＷ命令の最後のサブ命令である４番目のサブ命
令処理では、テンポラリレジスタ４に演算結果を書き込
む動作をすることなく、既にテンポラリレジスタ４に書
き込まれている１番目から３番目の演算結果と共に直接
にレジスタファイル５に書き込むようにしても良い。

【００２７】実施の形態３．また、メイン命令は、上記
実施の形態で取り上げたＶＬＩＷ命令に限られることは
ない。一の処理を指定する複数のサブ命令を有するメイ
ン命令であれば、この発明に係る計算機で実施すること
は可能である。また、この発明に係る命令実行方法によ
り処理することが可能である。従って、必ずしも、並列
処理を実施するように構成されている命令形式でなくと
もよい。具体的には、メイン命令によっては、上記実施
の形態１のようなサブ命令を同時実行するメイン命令だ
けでなく、サブ命令を順次実行するメイン命令もある。
上記のことは、一例として取り上げているＶＬＩＷ命令
においても言えることである。このようなサブ命令を順
次実行するメイン命令では、サブ命令のデコード情報に
より命令実行制御部９が演算器３の出力をテンポラリレ
ジスタ４に書き込むのではなく、サブ命令の実行毎にテ
ンポラリレジスタ４をバイパスして直接レジスタファイ
ル５に書き込むように制御することにより、メイン命令
を実行することも可能になる。

【００２８】実施の形態４．上記実施の形態１では、Ｃ
Ｃ生成部１２が、テンポラリＣＣレジスタ１１に保持さ
れたサブ命令コンディションコードと結果ＣＣレジスタ
１０に記憶されたメイン命令コンディションコードとに
基づいて新たなメイン命令コンディションコードを生成
し、結果ＣＣレジスタ１２に書き込む場合を示した。し
かし、図４に示すように、ＣＣ生成部１２がメイン命令
コンディションコードを生成することなく、テンポラリ
ＣＣレジスタ１１のｔｅｍｐＣＣ１からｔｅｍｐＣＣ４
へ書き込まれたサブコンディションコードをメイン命令
コンディションコードとして利用する場合もある。この
ような実施の形態では、結果ＣＣレジスタ１０及びＣＣ
生成部１２は必要とされない。

【００２９】

【発明の効果】この発明に係る計算機または命令実行方
法によれば、メイン命令を構成する何番目のサブ命令を
実行しているかに基づいて命令の実行を制御することが
できる。

【００３０】さらに、この発明に係る計算機または命令
実行方法によれば、メイン命令を構成するサブ命令の実
行後に、演算実行結果をまとめてレジスタファイルに書
き込むことができる。

【００３１】また、この発明に係る計算機または命令実
行方法によれば、メイン命令を構成するサブ命令実行後
に、メイン命令のコンディションコードを生成すること
ができる。

【００３２】この発明に係る計算機または命令実行方法
によれば、最後のサブ命令実行後に分岐命令を実行する
ことができる。

【００３３】この発明に係る計算機または命令実行方法
によれば、メイン命令とメイン命令との間で、割り込み
処理を実行することができる。

【００３４】この発明に係る計算機または命令実行方法
によれば、何番目のサブ命令かによって、デコーダでデ
コードするの内容を変更することができる。

【００３５】また、この発明に係る計算機または命令実
行方法によれば、ＶＬＩＷ命令をサブ命令に分解してシ
ーケンシャルに実行できるようにしたので、単一の演算
器、単一の命令デコーダでＶＬＩＷ命令を実行でき、通
常のプロセッサと同等の少ないハードウェア装置量でＶ
ＬＩＷ命令をそのまま実行できる効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態の計算機の一例を示す
ブロック図である。

【図２】 ＶＬＩＷ命令の一例を示す図である。

【図３】 図１に示す計算機のコンディションコード生
成の詳細を表わすブロック図である。

【図４】 この発明の実施の形態４の計算機の一例を示
すブロック図である。

【図５】 従来のＶＬＩＷ型計算機の構成の一例を示す
ブロック図。

【符号の説明】

１，１ｐ 命令レジスタ、２，２ｐ デコーダ（ｄｅｃ
ｏｄｅｒ）、３，３ｐ演算器、４ テンポラリレジス
タ、５，５ｐ レジスタファイル、６ サブ命令カウン
タ、７ 分岐アドレスレジスタ、８ 割り込み制御部、
９ 命令実行制御部、１０ 結果ＣＣレジスタ、１１
テンポラリＣＣレジスタ、１２ ＣＣ生成部、１３ 演
算実行部、１４ レジスタ番号線、１５ 演算制御線、
１６ 命令実行制御線。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一の処理を指定するサブ命令を複数有す
   るメイン命令を処理する計算機において、 メイン命令を構成するサブ命令のうち少なくとも一つの
   サブ命令を読み込む命令レジスタと、 上記命令レジスタに読み込まれたサブ命令をデコードす
   るデコーダと、 上記デコーダの出力の指示に従いサブ命令を実行する演
   算実行部と、 上記演算実行部で実行されるサブ命令が上記メイン命令
   を構成するサブ命令の何番目であるかをカウントするサ
   ブ命令カウンタと、 上記サブ命令カウンタのカウントする値に基づいて、上
   記演算実行部の命令実行を制御する命令実行制御部とを
   備えたことを特徴とする計算機。
2. 【請求項２】 上記演算実行部は、サブ命令の演算を実
   行した演算実行結果を書き込む複数のテンポラリレジス
   タと、 サブ命令の演算結果より導き出されるメイン命令の演算
   結果を書き込むレジスタファイルとを備え、 上記命令実行制御部は、メイン命令を構成する最後のサ
   ブ命令の演算実行後に、上記複数のテンポラリレジスタ
   に書き込まれた複数の演算結果を上記レジスタファイル
   に書き込む指示を出すことを特徴とする請求項１記載の
   計算機。
3. 【請求項３】 上記演算実行部は、サブ命令の演算結果
   の状態を示すサブ命令コンディションコードを記憶する
   テンポラリＣＣ（コンディションコード）レジスタと、 メイン命令の演算結果の状態を示すメイン命令コンディ
   ションコードを記憶する結果ＣＣレジスタと、 上記テンポラリＣＣレジスタに保持されたサブ命令コン
   ディションコードと上記結果ＣＣレジスタに記憶された
   メイン命令コンディションコードとに基づいて新たなメ
   イン命令コンディションコードを生成し、上記結果ＣＣ
   レジスタに書き込むＣＣ生成部とを備え、 上記命令実行制御部は、メイン命令を構成する最後のサ
   ブ命令実行が終了したタイミングを上記ＣＣ生成部へ通
   知し、 上記ＣＣ生成部は、上記命令実行制御部からの通知を受
   けて、メイン命令コンディションコードを生成し、上記
   結果ＣＣレジスタに書き込むことを特徴とする請求項１
   から２いずれかに記載の計算機。
4. 【請求項４】 サブ命令が分岐命令である場合に、サブ
   命令に含まれる分岐先アドレスを記憶する分岐アドレス
   レジスタを備え、 上記命令実行制御部は、メイン命令を構成する最後のサ
   ブ命令実行後に、上記分岐アドレスレジスタに記憶され
   た分岐先アドレスへ分岐する指示を出すことを特徴とす
   る請求項１から３いずれかに記載の計算機。
5. 【請求項５】 外部からの割り込み処理を受け付ける割
   り込み制御部を備え、 上記命令実行制御部は、サブ命令カウンタの値に基づい
   て最後のサブ命令の実行後に上記割り込み制御部からの
   割り込みの受け付けを制御することを特徴とする請求項
   １から４いずれかに記載の計算機。
6. 【請求項６】 上記デコーダは、上記命令レジスタに読
   み出されたサブ命令をデコードする時に、上記サブ命令
   カウンタの値によってデコード内容を変えることを特徴
   とする請求項１から４いずれかに記載の計算機。
7. 【請求項７】 一の処理を指定する命令としてのサブ命
   令を複数構成要素として有するメイン命令を処理する命
   令実行方法において、 メイン命令を構成するサブ命令のうち少なくとも一つの
   サブ命令を命令レジスタへ読み込む工程と、 上記命令レジスタに読み込まれたサブ命令を実行する演
   算実行工程と、 上記演算実行工程で実行されるサブ命令が上記メイン命
   令を構成するサブ命令の何番目であるかを示すサブ命令
   カウンタをカウントする工程と、 上記サブ命令カウンタのカウントする値に基づいて、上
   記演算実行工程の命令実行を制御する命令実行制御工程
   とを備えたことを特徴とするメイン命令を処理する命令
   実行方法。