JP2000195798A - 半導体製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】格子定数が大幅に異なる基板上にＩＩＩ−Ｖ族
層を成長させるための改良された方法を提供することが
できる。 【解決手段】第１の材料を含む結晶層を格子定数が異な
る第２の材料の結晶基板の成長表面に成長させ、埋め込
み層が、成長表面を含む基板の層を基板の残りの部分か
ら分離するように、第２の材料の結晶化によって第１の
材料の結晶格子に欠陥が生じる厚さよりも薄い分離され
る層を、基板に生成する。次に、第２の材料が、成長温
度で、成長表面上に堆積させられる。
層を成長させるための改良された方法を提供することが
できる。 【解決手段】第１の材料を含む結晶層を格子定数が異な
る第２の材料の結晶基板の成長表面に成長させ、埋め込
み層が、成長表面を含む基板の層を基板の残りの部分か
ら分離するように、第２の材料の結晶化によって第１の
材料の結晶格子に欠陥が生じる厚さよりも薄い分離され
る層を、基板に生成する。次に、第２の材料が、成長温
度で、成長表面上に堆積させられる。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＮ及び同様の材料
に基づいた半導体の製作に関するものであり、とりわ
け、こうした材料層が、成長させられる層の格子定数と
は異なる格子定数を備えた基板上に成長させられる場合
に発生する応力を緩和するための方法に関するものであ
る。
に基づいた半導体の製作に関するものであり、とりわ
け、こうした材料層が、成長させられる層の格子定数と
は異なる格子定数を備えた基板上に成長させられる場合
に発生する応力を緩和するための方法に関するものであ
る。
【０００２】
【従来の技術】ＧａＮ材料系のようなＩＩＩ−Ｖ族材料
は、青色及び緑色波長のレーザ及びＬＥＤを造るのに特
に有効である。これらの材料をベースにした光学デバイ
スの製作は、一般に、サファイアまたはＳｉ（シリコ
ン）のような基板にＩＩＩ−Ｖ族材料層を堆積させるこ
とから開始される。理想としては、同じダイに付加的回
路コンポーネントを製作することができるように、シリ
コン上にレーザのような光学デバイスを成長させたい。
格子不整合のため、こうした成長は現在のところ実用的
ではない。従って、レーザは、サファイア上に成長させ
る場合が多い。しかし、それにもかかわらず、サファイ
アとＧａＮの格子定数の不整合はかなりのものである。
例えば、ＧａＮの格子定数は、サファイアの格子定数と
は約１３〜１６％異なる。ＧａＮ層の成長中、基板及び
ＧａＮ層は、そのもとの格子パラメータを保つ傾向があ
り、従って、２つの層の格子パラメータ間に不整合が存
在する。この不整合によって、ＧａＮ層に応力が発生
し、これによって、さらに、層に欠陥をもたらすことに
なる。こうした欠陥は、ベース層上における後続層の製
作を妨げ、有効なデバイスの歩留まりを減少させる。
は、青色及び緑色波長のレーザ及びＬＥＤを造るのに特
に有効である。これらの材料をベースにした光学デバイ
スの製作は、一般に、サファイアまたはＳｉ（シリコ
ン）のような基板にＩＩＩ−Ｖ族材料層を堆積させるこ
とから開始される。理想としては、同じダイに付加的回
路コンポーネントを製作することができるように、シリ
コン上にレーザのような光学デバイスを成長させたい。
格子不整合のため、こうした成長は現在のところ実用的
ではない。従って、レーザは、サファイア上に成長させ
る場合が多い。しかし、それにもかかわらず、サファイ
アとＧａＮの格子定数の不整合はかなりのものである。
例えば、ＧａＮの格子定数は、サファイアの格子定数と
は約１３〜１６％異なる。ＧａＮ層の成長中、基板及び
ＧａＮ層は、そのもとの格子パラメータを保つ傾向があ
り、従って、２つの層の格子パラメータ間に不整合が存
在する。この不整合によって、ＧａＮ層に応力が発生
し、これによって、さらに、層に欠陥をもたらすことに
なる。こうした欠陥は、ベース層上における後続層の製
作を妨げ、有効なデバイスの歩留まりを減少させる。
【０００３】
【発明が解決しようとする課題】一般に、本発明の目的
は、格子定数が大幅に異なる基板上にＩＩＩ−Ｖ族層を
成長させるための改良された方法を提供することにあ
る。
は、格子定数が大幅に異なる基板上にＩＩＩ−Ｖ族層を
成長させるための改良された方法を提供することにあ
る。
【０００４】本発明のもう１つの目的は、格子定数の不
整合によって発生する応力が大幅に緩和される、Ｓｉ上
にＧａＮを成長させるための方法を提供することにあ
る。
整合によって発生する応力が大幅に緩和される、Ｓｉ上
にＧａＮを成長させるための方法を提供することにあ
る。
【０００５】本発明の以上の及びその他の目的について
は、当該技術者であれば、本発明に関する下記の詳細な
説明及び添付の図面から明らかになるであろう。
は、当該技術者であれば、本発明に関する下記の詳細な
説明及び添付の図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本発明は、第１の材料を
含む結晶層を第２の材料の結晶基板の成長表面に成長さ
せるための方法であり、ここで、第１の材料と第２の材
料は、格子定数が異なる。埋め込み層が、成長表面を含
む基板の層を基板の残りの部分から分離するように、基
板に生成される。次に、第２の材料が、成長温度で、成
長表面上に堆積させられる。基板の分離される層の厚さ
は、第２の材料の結晶化によって第１の材料の結晶格子
に欠陥が生じる厚さよりも薄い。埋め込み層は、成長温
度において、基板の残りの部分を変形させずに、分離さ
れる層の格子の変形を可能にするほど十分な展性を備え
ている。本発明は、シリコン基板上にＩＩＩ−Ｖ族半導
体材料層を成長させるために利用することが可能であ
る。シリコン・ベースの基板の場合、埋め込み層は、成
長温度において、分離される基板層の変形を可能にする
ほど十分な展性を備える、不純物をドープしたＳｉＯ2
が望ましい。
含む結晶層を第２の材料の結晶基板の成長表面に成長さ
せるための方法であり、ここで、第１の材料と第２の材
料は、格子定数が異なる。埋め込み層が、成長表面を含
む基板の層を基板の残りの部分から分離するように、基
板に生成される。次に、第２の材料が、成長温度で、成
長表面上に堆積させられる。基板の分離される層の厚さ
は、第２の材料の結晶化によって第１の材料の結晶格子
に欠陥が生じる厚さよりも薄い。埋め込み層は、成長温
度において、基板の残りの部分を変形させずに、分離さ
れる層の格子の変形を可能にするほど十分な展性を備え
ている。本発明は、シリコン基板上にＩＩＩ−Ｖ族半導
体材料層を成長させるために利用することが可能であ
る。シリコン・ベースの基板の場合、埋め込み層は、成
長温度において、分離される基板層の変形を可能にする
ほど十分な展性を備える、不純物をドープしたＳｉＯ2
が望ましい。
【０００７】
【発明の実施の形態】以下の説明を簡略化するため、Ｇ
ａＮの表示内容は、その文脈においてＧａＮだけしか意
図していないことが明白にならない限り、ＧａＮ、Ａｌ
Ｎ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＮＰ、
ＡｌＧａＮＡｓ、ＩｎＧａＮＰ、または、ＩｎＧａＮＡ
ｓ等のＧａＮ系全体を含むものと理解すべきである。本
発明がその利点を獲得する方法については、特定の例に
関連してより容易に理解することができる。Ｓｉ基板上
におけるＧａＮ層の成長について考察することにする。
ＧａＮの格子定数は、Ｓｉの格子定数と約２０％異なっ
ている。上述のように、この不整合によって、ＧａＮ層
に応力を生じることになる。本発明は、極めて薄いＳｉ
層上に、応力を緩和する埋め込み層によって基板上に支
持されるＧａＮを成長させることによってこの応力を克
服する。薄いＳｉ層より厚いＧａＮ層によって、Ｓｉ層
（これは、コンプライアンス層と呼ばれる）が変形し、
この結果、格子不整合応力が、ＧａＮ層ではなく、薄い
Ｓｉ層によって吸収される。
ａＮの表示内容は、その文脈においてＧａＮだけしか意
図していないことが明白にならない限り、ＧａＮ、Ａｌ
Ｎ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＮＰ、
ＡｌＧａＮＡｓ、ＩｎＧａＮＰ、または、ＩｎＧａＮＡ
ｓ等のＧａＮ系全体を含むものと理解すべきである。本
発明がその利点を獲得する方法については、特定の例に
関連してより容易に理解することができる。Ｓｉ基板上
におけるＧａＮ層の成長について考察することにする。
ＧａＮの格子定数は、Ｓｉの格子定数と約２０％異なっ
ている。上述のように、この不整合によって、ＧａＮ層
に応力を生じることになる。本発明は、極めて薄いＳｉ
層上に、応力を緩和する埋め込み層によって基板上に支
持されるＧａＮを成長させることによってこの応力を克
服する。薄いＳｉ層より厚いＧａＮ層によって、Ｓｉ層
（これは、コンプライアンス層と呼ばれる）が変形し、
この結果、格子不整合応力が、ＧａＮ層ではなく、薄い
Ｓｉ層によって吸収される。
【０００８】薄いＳｉ層を生成する方法については、Ｇ
ａＮ層１４を成長させたＳｉ基板１２の一部に関する断
面図である図１に関連してより容易に理解することがで
きる。薄いＳｉ層１６（約１００ｎｍ）が、基板１２の
表面に酸素のイオン注入を施すことによって、Ｓｉ基板
１２の表面において分離される。酸素原子のエネルギー
は、酸素原子がＳｉ層１６の一部の下方位置まで貫通す
ることを保証するのに十分である。酸素注入によって、
ＳｉＯ2埋め込み層１８が生じる。例えば、厚さが約４
００ｎｍで、Ｓｉウェーハの表面から１８０ｎｍのＳｉ
Ｏ2埋め込み層は、１８０ｋｅＶのエネルギーで２×１
０18／ｃｍ2の用量の酸素を注入することによって生成
することが可能である。ウェーハは、一般に、注入プロ
セス中、５００℃まで加熱される。ウェーハは、注入
後、１２００℃を超える温度でアニーリングが施され
る。より薄いコンプライアンス層１６が所望される場
合、注入エネルギーを弱くすることもできるし、あるい
は、層１６に所望の厚さになるまでエッチングを施すこ
とも可能である。さらに、層１６は、層の表面を酸化さ
せ、酸化物をはぎ取ることによって薄くすることが可能
である。ＳｉＯ2層１８が展性を示す温度は、やはり注
入によって導入される燐のような不純物の注入によって
制御される。ＳｉＯ2層１８には、ＳｉＯ2層１８がＧａ
Ｎ層の成長温度で確実に展性を示す濃度で不純物が注入
される。従って、基板がＧａＮ成長温度まで加熱される
と、ＳｉＯ2層がＳｉコンプライアンス層１６の変形か
ら生じる応力を吸収するので、Ｓｉ層１６は、Ｓｉ基板
の残りの部分とは関係なく、伸張または圧縮可能にな
る。
ａＮ層１４を成長させたＳｉ基板１２の一部に関する断
面図である図１に関連してより容易に理解することがで
きる。薄いＳｉ層１６（約１００ｎｍ）が、基板１２の
表面に酸素のイオン注入を施すことによって、Ｓｉ基板
１２の表面において分離される。酸素原子のエネルギー
は、酸素原子がＳｉ層１６の一部の下方位置まで貫通す
ることを保証するのに十分である。酸素注入によって、
ＳｉＯ2埋め込み層１８が生じる。例えば、厚さが約４
００ｎｍで、Ｓｉウェーハの表面から１８０ｎｍのＳｉ
Ｏ2埋め込み層は、１８０ｋｅＶのエネルギーで２×１
０18／ｃｍ2の用量の酸素を注入することによって生成
することが可能である。ウェーハは、一般に、注入プロ
セス中、５００℃まで加熱される。ウェーハは、注入
後、１２００℃を超える温度でアニーリングが施され
る。より薄いコンプライアンス層１６が所望される場
合、注入エネルギーを弱くすることもできるし、あるい
は、層１６に所望の厚さになるまでエッチングを施すこ
とも可能である。さらに、層１６は、層の表面を酸化さ
せ、酸化物をはぎ取ることによって薄くすることが可能
である。ＳｉＯ2層１８が展性を示す温度は、やはり注
入によって導入される燐のような不純物の注入によって
制御される。ＳｉＯ2層１８には、ＳｉＯ2層１８がＧａ
Ｎ層の成長温度で確実に展性を示す濃度で不純物が注入
される。従って、基板がＧａＮ成長温度まで加熱される
と、ＳｉＯ2層がＳｉコンプライアンス層１６の変形か
ら生じる応力を吸収するので、Ｓｉ層１６は、Ｓｉ基板
の残りの部分とは関係なく、伸張または圧縮可能にな
る。
【０００９】上述の方法は、他の基板にも適用可能であ
る。一般に、成長温度で展性となる埋め込み層は、展性
の埋め込み層の上にある基板材料の薄いコンプライアン
ス層を分離するのに十分な基板の深さにイオン注入を施
すことによって、基板に生成される。ＳｉＣのような他
のシリコン・ベースの基板の場合、埋め込み層は、成長
温度で展性になるようにドープされたＳｉＯ2が望まし
い。サファイアのような非シリコン基板の場合、ＳｉＯ
2層は、ＳｉＯ2の酸素とシリコンの両成分を注入するこ
とによって生成可能である。
る。一般に、成長温度で展性となる埋め込み層は、展性
の埋め込み層の上にある基板材料の薄いコンプライアン
ス層を分離するのに十分な基板の深さにイオン注入を施
すことによって、基板に生成される。ＳｉＣのような他
のシリコン・ベースの基板の場合、埋め込み層は、成長
温度で展性になるようにドープされたＳｉＯ2が望まし
い。サファイアのような非シリコン基板の場合、ＳｉＯ
2層は、ＳｉＯ2の酸素とシリコンの両成分を注入するこ
とによって生成可能である。
【００１０】留意すべきは、コンプライアンス層は、平
面である必要はないという点である。例えば、コンプラ
イアンス層は、米国特許第４，８１０，６６４号に示す
ようなパターン形成が施された基板上に組み込むことも
可能である。埋め込み層は、シリコン層または基板の下
の任意のアモルファス層とすることも可能である。例え
ば、絶縁体上シリコン薄膜の製作は、当該技術において
周知のところである。こうした薄膜に関するより詳細な
説明については、１９８７年３月のＳｏｌｉｄＳｔａｔ
ｅ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．９３−９８における
Ｇ．Ｋ．Ｃｅｌｌｅｒによる「Ｓｉｌｉｃｏｎ−ｏｎ−
ｉｎｓｕｌａｔｏｅ ｆｉｌｍｓ ｂｙ ｏｘｙｇｅｎ
ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ ｌａｍｐ ａｎ
ｎｅａｌｉｎｇ」を参照されたい。さらに、上述のＳｉ
Ｏ2層の代わりに、基板の結晶構造に損傷を加えること
によって生成されるアモルファス埋め込み層を利用する
ことも可能である。アモルファス層は、結晶層よりもか
なり弱い。従って、アモルファス層が相対変位を吸収す
ることができるので、上に重なる結晶層の伸張または圧
縮が可能である。
面である必要はないという点である。例えば、コンプラ
イアンス層は、米国特許第４，８１０，６６４号に示す
ようなパターン形成が施された基板上に組み込むことも
可能である。埋め込み層は、シリコン層または基板の下
の任意のアモルファス層とすることも可能である。例え
ば、絶縁体上シリコン薄膜の製作は、当該技術において
周知のところである。こうした薄膜に関するより詳細な
説明については、１９８７年３月のＳｏｌｉｄＳｔａｔ
ｅ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．９３−９８における
Ｇ．Ｋ．Ｃｅｌｌｅｒによる「Ｓｉｌｉｃｏｎ−ｏｎ−
ｉｎｓｕｌａｔｏｅ ｆｉｌｍｓ ｂｙ ｏｘｙｇｅｎ
ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ ｌａｍｐ ａｎ
ｎｅａｌｉｎｇ」を参照されたい。さらに、上述のＳｉ
Ｏ2層の代わりに、基板の結晶構造に損傷を加えること
によって生成されるアモルファス埋め込み層を利用する
ことも可能である。アモルファス層は、結晶層よりもか
なり弱い。従って、アモルファス層が相対変位を吸収す
ることができるので、上に重なる結晶層の伸張または圧
縮が可能である。
【００１１】本発明の方法は、ＩＩＩ−Ｖ族半導体をベ
ースにした発光デバイスの製作の開始材料として用いる
ことが可能な、集積回路基板を設けるために利用するこ
とが可能である。基板には、上述の埋め込み層を備えた
基板表面上のＩＩＩ−Ｖ族半導体材料が含まれている。
ＩＩＩ−Ｖ族半導体層は、他のデバイスを製作するため
のベース層として利用することが可能である。こうした
基板を大量生産することによって、こうした発光デバイ
スの製作コストは、大幅に低下させることが可能であ
る。
ースにした発光デバイスの製作の開始材料として用いる
ことが可能な、集積回路基板を設けるために利用するこ
とが可能である。基板には、上述の埋め込み層を備えた
基板表面上のＩＩＩ−Ｖ族半導体材料が含まれている。
ＩＩＩ−Ｖ族半導体層は、他のデバイスを製作するため
のベース層として利用することが可能である。こうした
基板を大量生産することによって、こうした発光デバイ
スの製作コストは、大幅に低下させることが可能であ
る。
【００１２】留意すべきは、本発明によって、発光デバ
イス及びトランジスタを含むＩＩＩ−Ｖ族ベースの半導
体素子と従来のＣＭＯＳまたは他のシリコン・ベースの
回路要素を組み合わせるための方法が得られるという点
である。現在のところ、こうした素子を組み合わせる回
路は、２つの異なるダイ、すなわち、シリコン・ベース
の回路要素を備えたダイとＩＩＩ−Ｖ族半導体ベースの
デバイスを備えたダイからアセンブルしなければならな
い。
イス及びトランジスタを含むＩＩＩ−Ｖ族ベースの半導
体素子と従来のＣＭＯＳまたは他のシリコン・ベースの
回路要素を組み合わせるための方法が得られるという点
である。現在のところ、こうした素子を組み合わせる回
路は、２つの異なるダイ、すなわち、シリコン・ベース
の回路要素を備えたダイとＩＩＩ−Ｖ族半導体ベースの
デバイスを備えたダイからアセンブルしなければならな
い。
【００１３】当該技術者には、以上の説明及び付属の図
面から本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の請求の範囲によって
のみ制限されるものとする。
面から本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の請求の範囲によって
のみ制限されるものとする。
【００１４】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００１５】（実施態様１）第２の材料を含む結晶基板
［１２］の成長表面に、前記第２の材料と格子定数の異
なる第１の材料を含む結晶層［１４］を成長させる方法
であって、前記成長層を含む前記基板の層［１６］を前
記基板［１２］の残りの部分から分離する埋め込み層
［１８］を前記基板［１２］に生成するステップと、成
長温度で、前記成長表面に前記第２の材料を堆積させる
ステップが含まれており、前記基板［１２］の前記分離
される層［１６］の厚さが、前記第１の材料の結晶格子
が前記第２の材料の結晶化に応答して変形する厚さより
薄いことと、前記埋め込み層［１８］が、前記基板［１
２］の残りの部分を変形させずに、前記変形を可能にす
るほど十分に展性のあることを特徴とする方法。
［１２］の成長表面に、前記第２の材料と格子定数の異
なる第１の材料を含む結晶層［１４］を成長させる方法
であって、前記成長層を含む前記基板の層［１６］を前
記基板［１２］の残りの部分から分離する埋め込み層
［１８］を前記基板［１２］に生成するステップと、成
長温度で、前記成長表面に前記第２の材料を堆積させる
ステップが含まれており、前記基板［１２］の前記分離
される層［１６］の厚さが、前記第１の材料の結晶格子
が前記第２の材料の結晶化に応答して変形する厚さより
薄いことと、前記埋め込み層［１８］が、前記基板［１
２］の残りの部分を変形させずに、前記変形を可能にす
るほど十分に展性のあることを特徴とする方法。
【００１６】（実施態様２）前記埋め込み層［１８］を
生成する前記ステップに、第１の元素のイオンを前記基
板［１２］に注入するステップが含まれることを特徴と
する実施態様１に記載の方法。
生成する前記ステップに、第１の元素のイオンを前記基
板［１２］に注入するステップが含まれることを特徴と
する実施態様１に記載の方法。
【００１７】（実施態様３）前記第２の材料がシリコン
であることと、前記第１の元素が酸素であることを特徴
とする実施態様２に記載の方法。
であることと、前記第１の元素が酸素であることを特徴
とする実施態様２に記載の方法。
【００１８】（実施態様４）前記第２の材料が、ＩＩＩ
−Ｖ族半導体材料であることを特徴とする実施態様３に
記載の方法。
−Ｖ族半導体材料であることを特徴とする実施態様３に
記載の方法。
【００１９】（実施態様５）前記ＩＩＩ−Ｖ族半導体材
料に、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａ
Ｎ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＩｎＧａＮＰ、ま
たは、ＩｎＧａＮＡｓが含まれることを特徴とする実施
態様４に記載の方法。
料に、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａ
Ｎ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＩｎＧａＮＰ、ま
たは、ＩｎＧａＮＡｓが含まれることを特徴とする実施
態様４に記載の方法。
【００２０】（実施態様６）さらに、所定の密度で第２
の元素のイオンを前記基板［１２］に注入するステップ
であることと、前記第２の元素及び所定の密度は、前記
埋め込み層［１８］に、前記成長温度で展性可能なＳｉ
Ｏ2が含まれるように選択されることを特徴とする実施
態様３に記載の方法。
の元素のイオンを前記基板［１２］に注入するステップ
であることと、前記第２の元素及び所定の密度は、前記
埋め込み層［１８］に、前記成長温度で展性可能なＳｉ
Ｏ2が含まれるように選択されることを特徴とする実施
態様３に記載の方法。
【００２１】（実施態様７）前記埋め込み層［１８］
に、前記基板［１２］にアモルファス領域が含まれるこ
とを特徴とする実施態様１に記載の方法。
に、前記基板［１２］にアモルファス領域が含まれるこ
とを特徴とする実施態様１に記載の方法。
【００２２】（実施態様８）第１の格子定数を備えた第
１の材料を含む結晶基板［１２］と、成長表面が含まれ
ている集積回路基板であって、前記結晶基板［１２］
に、第１の材料と、前記成長表面を含む前記基板の層を
前記基板［１２］の残りの部分から分離する前記結晶基
板［１２］における埋め込み層［１８］と、前記成長表
面に接触した、前記第１の格子定数とは異なる第２の格
子定数を備える第２の材料を含む結晶シード層とが含ま
れ、前記基板［１２］の前記分離される層［１６］の厚
さが、前記第１の材料の結晶格子が前記第２の材料の結
晶化に応答して変形する厚さより薄く、前記埋め込み層
［１８］が、前記基板［１２］の残りの部分を変形させ
ずに、前記変形を可能にすることを特徴とする集積回路
基板。
１の材料を含む結晶基板［１２］と、成長表面が含まれ
ている集積回路基板であって、前記結晶基板［１２］
に、第１の材料と、前記成長表面を含む前記基板の層を
前記基板［１２］の残りの部分から分離する前記結晶基
板［１２］における埋め込み層［１８］と、前記成長表
面に接触した、前記第１の格子定数とは異なる第２の格
子定数を備える第２の材料を含む結晶シード層とが含ま
れ、前記基板［１２］の前記分離される層［１６］の厚
さが、前記第１の材料の結晶格子が前記第２の材料の結
晶化に応答して変形する厚さより薄く、前記埋め込み層
［１８］が、前記基板［１２］の残りの部分を変形させ
ずに、前記変形を可能にすることを特徴とする集積回路
基板。
【００２３】（実施態様９）前記埋め込み層［１８］
に、ＳｉＯ2が含まれることと、前記第１の材料がシリ
コンであることを特徴とする実施態様８に記載の集積回
路基板。
に、ＳｉＯ2が含まれることと、前記第１の材料がシリ
コンであることを特徴とする実施態様８に記載の集積回
路基板。
【００２４】（実施態様１０）前記第２の材料が、ＩＩ
Ｉ−Ｖ族半導体材料であることを特徴とする実施態様９
に記載の集積回路基板。
Ｉ−Ｖ族半導体材料であることを特徴とする実施態様９
に記載の集積回路基板。
【００２５】（実施態様１１）前記第２のＩＩＩ−Ｖ族
半導体材料に、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、
ＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＩｎＧａ
ＮＰ、または、ＩｎＧａＮＡｓが含まれることを特徴と
する実施態様１０に記載の集積回路基板。
半導体材料に、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、
ＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＩｎＧａ
ＮＰ、または、ＩｎＧａＮＡｓが含まれることを特徴と
する実施態様１０に記載の集積回路基板。
【００２６】（実施態様１２）前記埋め込み層［１８］
にアモルファス層が含まれることを特徴とする実施態様
８に記載の集積回路基板。
にアモルファス層が含まれることを特徴とする実施態様
８に記載の集積回路基板。
【００２７】
【発明の効果】以上のように、本発明を用いると、格子
定数が大幅に異なる基板上にＩＩＩ−Ｖ族層を成長させ
るための改良された方法を提供することができる。さら
に、格子定数の不整合によって発生する応力が大幅に緩
和される、Ｓｉ上にＧａＮを成長させるための方法を提
供することができる。
定数が大幅に異なる基板上にＩＩＩ−Ｖ族層を成長させ
るための改良された方法を提供することができる。さら
に、格子定数の不整合によって発生する応力が大幅に緩
和される、Ｓｉ上にＧａＮを成長させるための方法を提
供することができる。
【図１】ＧａＮ層を成長させたＳｉ基板の一部に関する
断面図である。
断面図である。
１２ 結晶基板 １４ 結晶層 １６ 分離される層 １８ 埋め込み層
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 スコット・ダブリュ・コージン アメリカ合衆国カリフォルニア州サニーベ イル イグレト・ドライブ 1354 (72)発明者 セオドア・アイ・カミンズ アメリカ合衆国カリフォルニア州パロアル ト テイン・ウエイ 4132 (72)発明者 マイケル・ジェイ・ルドワイズ アメリカ合衆国カリフォルニア州サンノゼ スリダ・ドライブ 6355 (72)発明者 ピエール・エイチ・マーツ アメリカ合衆国カリフォルニア州マウンテ ンビュウ アパートメント ２ カリフォ ルニア・ストリート 1700 (72)発明者 シン−ユアン・ワン アメリカ合衆国カリフォルニア州パロアル ト エンシナ・グランデ 766
Claims (1)
- 【請求項１】第２の材料を含む結晶基板の成長表面に、
前記第２の材料と格子定数の異なる第１の材料を含む結
晶層を成長させる方法であって、前記成長層を含む前記
基板の層を前記基板の残りの部分から分離する埋め込み
層を前記基板に生成するステップと、成長温度で、前記
成長表面に前記第２の材料を堆積させるステップが含ま
れており、前記基板の前記分離される層の厚さが、前記
第１の材料の結晶格子が前記第２の材料の結晶化に応答
して変形する厚さより薄いことと、前記埋め込み層が、
前記基板の残りの部分を変形させずに、前記変形を可能
にするほど十分に展性のあることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/221,025 US6211095B1 (en) | 1998-12-23 | 1998-12-23 | Method for relieving lattice mismatch stress in semiconductor devices |
| US221025 | 1998-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195798A true JP2000195798A (ja) | 2000-07-14 |
| JP2000195798A5 JP2000195798A5 (ja) | 2007-02-08 |
Family
ID=22826027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36100299A Withdrawn JP2000195798A (ja) | 1998-12-23 | 1999-12-20 | 半導体製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6211095B1 (ja) |
| EP (1) | EP1014430A1 (ja) |
| JP (1) | JP2000195798A (ja) |
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| JP2005005723A (ja) * | 2004-06-25 | 2005-01-06 | Hitachi Cable Ltd | 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ |
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| US6511858B2 (en) * | 2000-09-27 | 2003-01-28 | Fujitsu Quantum Devices Limited | Method for fabricating semiconductor device |
| JP4127463B2 (ja) * | 2001-02-14 | 2008-07-30 | 豊田合成株式会社 | Ｉｉｉ族窒化物系化合物半導体の結晶成長方法及びｉｉｉ族窒化物系化合物半導体発光素子の製造方法 |
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1998
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-
1999
- 1999-08-25 EP EP99116629A patent/EP1014430A1/en not_active Ceased
- 1999-12-20 JP JP36100299A patent/JP2000195798A/ja not_active Withdrawn
-
2001
- 2001-01-29 US US09/774,199 patent/US6429466B2/en not_active Expired - Lifetime
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|---|---|
| US6211095B1 (en) | 2001-04-03 |
| US20010006852A1 (en) | 2001-07-05 |
| US6429466B2 (en) | 2002-08-06 |
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