JP2000183718A - プログラマブルインピーダンス回路及び半導体装置 - Google Patents
プログラマブルインピーダンス回路及び半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000872 buffer Substances 0.000 claims abstract description 244
- 238000010586 diagram Methods 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 低出力電圧でも、出力バッファのインピーダ
ンスを精度良く外付け抵抗の抵抗値に合わせ込むこと。 【解決手段】 プルダウン用出力バッファのインピーダ
ンスは、プルダウン用カウンタがプルダウン用ダミーバ
ッファ１３、１４のインピーダンスを外付け抵抗の抵抗
値に合わせた際の情報により、前記抵抗値の整数倍に合
わせ込まれる。プルアップ用出力バッファのインピーダ
ンスは、プルアップ用カウンタがプルアップ用ダミーバ
ッファのインピーダンスをプルダウン用のダミーバッフ
ァ１４のインピーダンスに合わせた際の情報により、ダ
ミーバッファ１４のインピーダンス、即ち前記抵抗値の
整数倍に合わせ込まれる。プルダウン用ダミーバッファ
１３にミラー電流を流すカレントミラー回路の５極管領
域動作のマージンは大きいため、出力電圧低下時にも電
流ミラー精度を確保してプルアップ及びプルダウン用出
力バッファのインピーダンスを精度良く前記抵抗値に合
わせ込むことができる。
ンスを精度良く外付け抵抗の抵抗値に合わせ込むこと。 【解決手段】 プルダウン用出力バッファのインピーダ
ンスは、プルダウン用カウンタがプルダウン用ダミーバ
ッファ１３、１４のインピーダンスを外付け抵抗の抵抗
値に合わせた際の情報により、前記抵抗値の整数倍に合
わせ込まれる。プルアップ用出力バッファのインピーダ
ンスは、プルアップ用カウンタがプルアップ用ダミーバ
ッファのインピーダンスをプルダウン用のダミーバッフ
ァ１４のインピーダンスに合わせた際の情報により、ダ
ミーバッファ１４のインピーダンス、即ち前記抵抗値の
整数倍に合わせ込まれる。プルダウン用ダミーバッファ
１３にミラー電流を流すカレントミラー回路の５極管領
域動作のマージンは大きいため、出力電圧低下時にも電
流ミラー精度を確保してプルアップ及びプルダウン用出
力バッファのインピーダンスを精度良く前記抵抗値に合
わせ込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
出力バッファのインピーダンスを外部接続の抵抗値の定
数倍に設定するプログラマブルインピーダンス回路及び
このプログラマブルインピーダンス回路を搭載した半導
体装置に関する。
出力バッファのインピーダンスを外部接続の抵抗値の定
数倍に設定するプログラマブルインピーダンス回路及び
このプログラマブルインピーダンス回路を搭載した半導
体装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路の飛躍的な入出力
（Ｉ／Ｏ）周波数の向上により、出力バッファのインピ
ーダンスとプリント基板（ＰＣＢ）上の伝送線路のイン
ピーダンスとのマッチングが非常に重要となり、両者の
インピーダンスが不一致であると、反射波が発生し、高
速動作ができなくなるという不具合が発生する。そこ
で、このような不具合の発生を回避するために、出力バ
ッファのインピーダンスを外部接続の抵抗値の定数倍に
常に合わせ込むプログラマブルインピーダンス回路が開
発されている。
（Ｉ／Ｏ）周波数の向上により、出力バッファのインピ
ーダンスとプリント基板（ＰＣＢ）上の伝送線路のイン
ピーダンスとのマッチングが非常に重要となり、両者の
インピーダンスが不一致であると、反射波が発生し、高
速動作ができなくなるという不具合が発生する。そこ
で、このような不具合の発生を回避するために、出力バ
ッファのインピーダンスを外部接続の抵抗値の定数倍に
常に合わせ込むプログラマブルインピーダンス回路が開
発されている。
【０００３】図４は従来のプログラマブルインピーダン
ス回路の概略構成例を示した回路図である。ユーザは外
付け抵抗５０の一端をパッドＺＱに接続し、その他端を
接地する。ＶＺＱ設定コントローラ１はパッドＺＱの印
加電圧をＶＤＤＱ／２（ＶＤＤＱは出力電圧）の一定の
電圧に制御する。カレントミラー回路２は外付け抵抗５
０を流れる電流を転送し、プルアップ用ダミーバッファ
３に前記外付け抵抗５０を流れる電流と同じ電流を流
す。
ス回路の概略構成例を示した回路図である。ユーザは外
付け抵抗５０の一端をパッドＺＱに接続し、その他端を
接地する。ＶＺＱ設定コントローラ１はパッドＺＱの印
加電圧をＶＤＤＱ／２（ＶＤＤＱは出力電圧）の一定の
電圧に制御する。カレントミラー回路２は外付け抵抗５
０を流れる電流を転送し、プルアップ用ダミーバッファ
３に前記外付け抵抗５０を流れる電流と同じ電流を流
す。
【０００４】この際、プルアップ用カウンタ４はプルア
ップ用ダミーバッファ３とカレントミラー回路２との接
続点の電位がＶＤＤＱ／２になるように、プルアップ用
ダミーバッファ３を構成する複数のトランジスタのオン
／オフを制御して、その合計チャネル幅を調整すること
により、ダミーバッファ３のインピーダンスと外付け抵
抗５０の抵抗値を一致させる。
ップ用ダミーバッファ３とカレントミラー回路２との接
続点の電位がＶＤＤＱ／２になるように、プルアップ用
ダミーバッファ３を構成する複数のトランジスタのオン
／オフを制御して、その合計チャネル幅を調整すること
により、ダミーバッファ３のインピーダンスと外付け抵
抗５０の抵抗値を一致させる。
【０００５】図５は上記したプルアップ用ダミーバッフ
ァ３の概略構成例を示した回路図である。プルアップ用
ダミーバッファ３は複数のＭＯＳトランジスタＴｒを並
列接続したものから成っている。これらトランジスタＴ
ｒをオンオフすることにより、プルアップ用ダミーバッ
ファ３のチャネル幅を調整して、そのインピーダンスを
変化できるようになっている。
ァ３の概略構成例を示した回路図である。プルアップ用
ダミーバッファ３は複数のＭＯＳトランジスタＴｒを並
列接続したものから成っている。これらトランジスタＴ
ｒをオンオフすることにより、プルアップ用ダミーバッ
ファ３のチャネル幅を調整して、そのインピーダンスを
変化できるようになっている。
【０００６】図６は上記したプルアップ用出力バッファ
７の詳細構成例を示した回路図である。プルアップ用出
力バッファ７も複数のＭＯＳトランジスタＴｒを並列接
続したものから成っている。しかも、これらトランジス
タＴｒのチャネル幅はプルアップ用ダミーバッファを構
成するＭＯＳトランジスタのチャネル幅の定数倍として
ある。
７の詳細構成例を示した回路図である。プルアップ用出
力バッファ７も複数のＭＯＳトランジスタＴｒを並列接
続したものから成っている。しかも、これらトランジス
タＴｒのチャネル幅はプルアップ用ダミーバッファを構
成するＭＯＳトランジスタのチャネル幅の定数倍として
ある。
【０００７】このため、プルアップ用出力バッファ７を
構成する複数のＭＯＳトランジスタのオンオフを前記プ
ルアップ用カウンタ４により、プルアップ用ダミーバッ
ファ３のチャネル幅を調整した場合と同様にオンオフ調
整することにより、プルアップ用出力バッファ７のイン
ピーダンスを外付け抵抗５０の抵抗値に対応した一定の
値にコントロールすることができる。
構成する複数のＭＯＳトランジスタのオンオフを前記プ
ルアップ用カウンタ４により、プルアップ用ダミーバッ
ファ３のチャネル幅を調整した場合と同様にオンオフ調
整することにより、プルアップ用出力バッファ７のイン
ピーダンスを外付け抵抗５０の抵抗値に対応した一定の
値にコントロールすることができる。
【０００８】従って、外付け抵抗５０の抵抗値を適当に
選べば、プルアップ用出力バッファ７のインピーダンス
をＰＣＢ上の伝送線路のインピーダンスに常に合わせる
ことができる。
選べば、プルアップ用出力バッファ７のインピーダンス
をＰＣＢ上の伝送線路のインピーダンスに常に合わせる
ことができる。
【０００９】それ故、上記のようなプログラマブルイン
ピーダンス回路を搭載する半導体集積回路の電源電圧や
温度等の環境が変わっても、プルアップ用出力バッファ
７のインピーダンスを常に一定に保つことができ、従っ
て、プルアップ用出力バッファ７のインピーダンスと伝
送線路のインピーダンスを常に一致させることができ、
上記した半導体集積回路の高速動作を確保することがで
きる。
ピーダンス回路を搭載する半導体集積回路の電源電圧や
温度等の環境が変わっても、プルアップ用出力バッファ
７のインピーダンスを常に一定に保つことができ、従っ
て、プルアップ用出力バッファ７のインピーダンスと伝
送線路のインピーダンスを常に一致させることができ、
上記した半導体集積回路の高速動作を確保することがで
きる。
【００１０】又、プルダウン用出力バッファ８について
も、プルダウン用カウンタ６がプルダウン用ダミーバッ
ファ５のインピーダンスを外付け抵抗５０の抵抗値と同
じになるように合わせ、この合わせ込み情報に基づいて
プルダウン用出力バッファ８のインピーダンスを合わせ
ることにより、プルダウン用出力バッファ８のインピー
ダンスが外付け抵抗５０の抵抗値の定数倍の一定値に合
わせ込まれる。
も、プルダウン用カウンタ６がプルダウン用ダミーバッ
ファ５のインピーダンスを外付け抵抗５０の抵抗値と同
じになるように合わせ、この合わせ込み情報に基づいて
プルダウン用出力バッファ８のインピーダンスを合わせ
ることにより、プルダウン用出力バッファ８のインピー
ダンスが外付け抵抗５０の抵抗値の定数倍の一定値に合
わせ込まれる。
【００１１】
【発明が解決しようとする課題】ところで、上記した従
来のプログラマブルインピーダンス回路に使用するカレ
ントミラー回路２のミラー係数（カレントミラー回路に
入力される電流と出力される電流の比）は、前記プルア
ップ又は、プルダウン用ダミーバッファ３（又は５）の
合わせ込み精度を上げるために、１に近いことが望まし
い。従って、図４に示したようにカレントミラー回路２
はトランジスタを縦積みにして、上記したミラー係数が
できるだけ１に近付くようにしている。
来のプログラマブルインピーダンス回路に使用するカレ
ントミラー回路２のミラー係数（カレントミラー回路に
入力される電流と出力される電流の比）は、前記プルア
ップ又は、プルダウン用ダミーバッファ３（又は５）の
合わせ込み精度を上げるために、１に近いことが望まし
い。従って、図４に示したようにカレントミラー回路２
はトランジスタを縦積みにして、上記したミラー係数が
できるだけ１に近付くようにしている。
【００１２】しかし、近年のトレンドによる出力パッド
９からの出力電圧の低下が進むと、前記ダミーバッファ
３（又は５）を構成するＭＯＳトランジスタＴｒをオン
オフしてインピーダンスの合わせ込みを行う際に、電流
をミラーするトランジスタのソースドレイン間の電圧が
低下して、五極管領域での動作が困難になる。
９からの出力電圧の低下が進むと、前記ダミーバッファ
３（又は５）を構成するＭＯＳトランジスタＴｒをオン
オフしてインピーダンスの合わせ込みを行う際に、電流
をミラーするトランジスタのソースドレイン間の電圧が
低下して、五極管領域での動作が困難になる。
【００１３】特に、プルアップ用ダミーバッファ３にミ
ラー電流を流すカレントミラー回路２の縦積みのトラン
ジスタのソースドレイン間の電圧低下が大きいため、こ
のミラー電流のミラー係数が前記１から大きくは外れて
しまうため、プルアップ用ダミーバッファ３を流れる電
流が外付け抵抗５０を流れる電流と一致しなくなる。
ラー電流を流すカレントミラー回路２の縦積みのトラン
ジスタのソースドレイン間の電圧低下が大きいため、こ
のミラー電流のミラー係数が前記１から大きくは外れて
しまうため、プルアップ用ダミーバッファ３を流れる電
流が外付け抵抗５０を流れる電流と一致しなくなる。
【００１４】このため、プルアップ用ダミーバッファ３
のインピーダンスはプルダウン用ダミーバッファ５のそ
れに比べて、外付け抵抗５０の抵抗値と同じ値に合わせ
込まれなくなり、従って、プルアップ用出力バッファ７
のインピーダンスも外付け抵抗５０の抵抗値で決められ
る値にならず、誤差が生じる。
のインピーダンスはプルダウン用ダミーバッファ５のそ
れに比べて、外付け抵抗５０の抵抗値と同じ値に合わせ
込まれなくなり、従って、プルアップ用出力バッファ７
のインピーダンスも外付け抵抗５０の抵抗値で決められ
る値にならず、誤差が生じる。
【００１５】これにより、出力パッド９と図示されない
伝送線路との間で、反射波が生じ、このプログラマブル
インピーダンス回路を搭載した半導体集積回路の高速動
作に悪影響を与えるという問題があった。
伝送線路との間で、反射波が生じ、このプログラマブル
インピーダンス回路を搭載した半導体集積回路の高速動
作に悪影響を与えるという問題があった。
【００１６】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、出力電圧が低電
圧化しても、カレントミラー回路の５極管領域動作マー
ジンを確保し、出力バッファのインピーダンスを精度良
く外付け抵抗の抵抗値に合わせ込むことができるプログ
ラマブルインピーダンス回路及びこのプログラマブルイ
ンピーダンス回路を搭載した半導体装置を提供すること
である。
るためになされたもので、その目的は、出力電圧が低電
圧化しても、カレントミラー回路の５極管領域動作マー
ジンを確保し、出力バッファのインピーダンスを精度良
く外付け抵抗の抵抗値に合わせ込むことができるプログ
ラマブルインピーダンス回路及びこのプログラマブルイ
ンピーダンス回路を搭載した半導体装置を提供すること
である。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、外部抵抗を接続するパッ
ドと、前記パッドに所定の電圧が印加されるように制御
するバイアス回路と、前記パッドから前記外部抵抗を流
れる電流のミラー電流を発生するカレントミラー回路
と、前記カレントミラー回路に直列に接続されて前記ミ
ラー電流が流れ、インピーダンスが可変の第１のダミー
バッファ回路と、インピーダンスが可変の第２のダミー
バッファ回路と、インピーダンスが可変の第３のダミー
バッファ回路と、インピーダンスが可変の第１の出力バ
ッファ回路と、インピーダンスが可変の第２の出力バッ
ファ回路と、前記第１のダミーバッファ回路のインピー
ダンスを前記外部抵抗の抵抗値に合わせ込んだ後、この
合わせ込み情報により前記第２のダミーバッファ回路の
インピーダンスを前記外部抵抗の抵抗値に合わせ込むと
共に、この合わせ込み情報により前記第１の出力バッフ
ァ回路のインピーダンスを前記外部抵抗の抵抗値の定数
倍に合わせ込む第１の制御回路と、前記第３のダミーバ
ッファ回路のインピーダンスを前記第２のダミーバッフ
ァ回路のインピーダンスに合わせ込んだ後、この合わせ
込み情報により前記第２の出力バッファ回路のインピー
ダンスを前記外部抵抗の抵抗値の定数倍に合わせ込む第
２の制御回路と、を具備することにある。
に、請求項１の発明の特徴は、外部抵抗を接続するパッ
ドと、前記パッドに所定の電圧が印加されるように制御
するバイアス回路と、前記パッドから前記外部抵抗を流
れる電流のミラー電流を発生するカレントミラー回路
と、前記カレントミラー回路に直列に接続されて前記ミ
ラー電流が流れ、インピーダンスが可変の第１のダミー
バッファ回路と、インピーダンスが可変の第２のダミー
バッファ回路と、インピーダンスが可変の第３のダミー
バッファ回路と、インピーダンスが可変の第１の出力バ
ッファ回路と、インピーダンスが可変の第２の出力バッ
ファ回路と、前記第１のダミーバッファ回路のインピー
ダンスを前記外部抵抗の抵抗値に合わせ込んだ後、この
合わせ込み情報により前記第２のダミーバッファ回路の
インピーダンスを前記外部抵抗の抵抗値に合わせ込むと
共に、この合わせ込み情報により前記第１の出力バッフ
ァ回路のインピーダンスを前記外部抵抗の抵抗値の定数
倍に合わせ込む第１の制御回路と、前記第３のダミーバ
ッファ回路のインピーダンスを前記第２のダミーバッフ
ァ回路のインピーダンスに合わせ込んだ後、この合わせ
込み情報により前記第２の出力バッファ回路のインピー
ダンスを前記外部抵抗の抵抗値の定数倍に合わせ込む第
２の制御回路と、を具備することにある。
【００１８】この請求項１の発明によれば、第１、第２
のダミーバッファ回路はプルダウン用で、第３のダミー
バッファ回路はプルアップ用であり、且つ第１の出力バ
ッファ回路はプルダウン用で、第２の出力バッファ回路
はプルアップ用であるとすると、プルアップ用の前記第
２の出力バッファ回路のインピーダンスは、プルアップ
用の第３のダミーバッファ回路のインピーダンスをプル
ダウン用の第２のダミーバッファ回路のインピーダンス
に合わせ込んだ際の合わせ込み情報により、外部抵抗の
抵抗値の定数倍に合わせ込まれる。その際、カレントミ
ラー回路はプルダウン用の第１のダミーバッファ回路に
前記外部抵抗の抵抗値を流れるミラー電流を流すが、プ
ルダウン用の第１のダミーバッファ回路を接続するカレ
ントミラー回路は低電圧化に対する５極管領域動作のマ
ージンが大きく、しかも、プルアップ用の第２の出力バ
ッファ回路のインピーダンスの合わせ込み動作も、プル
ダウン用の第１のダミーバッファ回路のインピーダンス
の前記合わせ込みに依存しているので、プルアップ用の
第２の出力バッファ回路の合わせ込み動作についても、
前記低電圧化に対するカレントミラー回路の５極管領域
動作のマージンを大きくとることができる。
のダミーバッファ回路はプルダウン用で、第３のダミー
バッファ回路はプルアップ用であり、且つ第１の出力バ
ッファ回路はプルダウン用で、第２の出力バッファ回路
はプルアップ用であるとすると、プルアップ用の前記第
２の出力バッファ回路のインピーダンスは、プルアップ
用の第３のダミーバッファ回路のインピーダンスをプル
ダウン用の第２のダミーバッファ回路のインピーダンス
に合わせ込んだ際の合わせ込み情報により、外部抵抗の
抵抗値の定数倍に合わせ込まれる。その際、カレントミ
ラー回路はプルダウン用の第１のダミーバッファ回路に
前記外部抵抗の抵抗値を流れるミラー電流を流すが、プ
ルダウン用の第１のダミーバッファ回路を接続するカレ
ントミラー回路は低電圧化に対する５極管領域動作のマ
ージンが大きく、しかも、プルアップ用の第２の出力バ
ッファ回路のインピーダンスの合わせ込み動作も、プル
ダウン用の第１のダミーバッファ回路のインピーダンス
の前記合わせ込みに依存しているので、プルアップ用の
第２の出力バッファ回路の合わせ込み動作についても、
前記低電圧化に対するカレントミラー回路の５極管領域
動作のマージンを大きくとることができる。
【００１９】請求項２の発明の特徴は、外部抵抗を接続
するパッドと、前記パッドに所定の電圧が印加されるよ
うに制御するバイアス回路と、前記パッドから前記外部
抵抗を流れる電流のミラー電流を発生するカレントミラ
ー回路と、前記カレントミラー回路に直列に接続されて
前記ミラー電流が流れる第１のダミーバッファ回路と、
インピーダンスが固定の第２のダミーバッファ回路と、
インピーダンスが可変の第３のダミーバッファ回路と、
インピーダンスが可変の第１の出力バッファ回路と、イ
ンピーダンスが可変の第２の出力バッファ回路と、前記
第１のダミーバッファ回路のインピーダンスを前記外部
抵抗の抵抗値に合わせ込んだ後、この合わせ込み情報に
より前記第１の出力バッファ回路のインピーダンスを前
記外部抵抗の抵抗値の定数倍に合わせ込む第１の制御回
路と、前記第３のダミーバッファ回路のインピーダンス
を前記第２のダミーバッファ回路の固定インピーダンス
に合わせ込む第２の制御回路と、前記第１の制御回路の
合わせ込み情報と前記第２の制御回路の合わせ込み情報
を演算する演算器と、を具備し、前記演算器の演算結果
により前記第２の出力バッファ回路のインピーダンスを
前記外部抵抗の抵抗値の定数倍に合わせ込むことにあ
る。
するパッドと、前記パッドに所定の電圧が印加されるよ
うに制御するバイアス回路と、前記パッドから前記外部
抵抗を流れる電流のミラー電流を発生するカレントミラ
ー回路と、前記カレントミラー回路に直列に接続されて
前記ミラー電流が流れる第１のダミーバッファ回路と、
インピーダンスが固定の第２のダミーバッファ回路と、
インピーダンスが可変の第３のダミーバッファ回路と、
インピーダンスが可変の第１の出力バッファ回路と、イ
ンピーダンスが可変の第２の出力バッファ回路と、前記
第１のダミーバッファ回路のインピーダンスを前記外部
抵抗の抵抗値に合わせ込んだ後、この合わせ込み情報に
より前記第１の出力バッファ回路のインピーダンスを前
記外部抵抗の抵抗値の定数倍に合わせ込む第１の制御回
路と、前記第３のダミーバッファ回路のインピーダンス
を前記第２のダミーバッファ回路の固定インピーダンス
に合わせ込む第２の制御回路と、前記第１の制御回路の
合わせ込み情報と前記第２の制御回路の合わせ込み情報
を演算する演算器と、を具備し、前記演算器の演算結果
により前記第２の出力バッファ回路のインピーダンスを
前記外部抵抗の抵抗値の定数倍に合わせ込むことにあ
る。
【００２０】この請求項２の発明によれば、プルアップ
用の第３のダミーバッファ回路のインピーダンスをプル
ダウン用の第２のダミーバッファ回路の固定インピーダ
ンスに合わせ込んだ際に得られる前記第３のダミーバッ
ファ回路のチャネル幅と前記第２のダミーバッファ回路
のチャネル幅の比と、第１のダミーバッファ回路が外部
抵抗の抵抗値に合わせ込まれた際に得られるチャネル幅
を掛算することにより、プルアップ用の第２の出力バッ
ファ回路のインピーダンスを前記外部抵抗の抵抗値の定
数倍に合わせ込む情報を算出し、これにより、第２の出
力バッファ回路のインピーダンスが前記外部抵抗の抵抗
値の定数倍に合わせ込まれる。この場合は、第２のダミ
ーバッファ回路のインピーダンスが固定のため、その分
前記第３のダミーバッファ回路のインピーダンスの合わ
せ込みが安定するため、第２の出力バッファ回路のイン
ピーダンスの合わせ込みも安定し、その精度も向上す
る。
用の第３のダミーバッファ回路のインピーダンスをプル
ダウン用の第２のダミーバッファ回路の固定インピーダ
ンスに合わせ込んだ際に得られる前記第３のダミーバッ
ファ回路のチャネル幅と前記第２のダミーバッファ回路
のチャネル幅の比と、第１のダミーバッファ回路が外部
抵抗の抵抗値に合わせ込まれた際に得られるチャネル幅
を掛算することにより、プルアップ用の第２の出力バッ
ファ回路のインピーダンスを前記外部抵抗の抵抗値の定
数倍に合わせ込む情報を算出し、これにより、第２の出
力バッファ回路のインピーダンスが前記外部抵抗の抵抗
値の定数倍に合わせ込まれる。この場合は、第２のダミ
ーバッファ回路のインピーダンスが固定のため、その分
前記第３のダミーバッファ回路のインピーダンスの合わ
せ込みが安定するため、第２の出力バッファ回路のイン
ピーダンスの合わせ込みも安定し、その精度も向上す
る。
【００２１】請求項３の発明の前記第１、第２、第３の
ダミーバッファ回路及び前記第１、第２の出力バッファ
回路は、それぞれ並列接続された複数のトランジスタを
有して成り、前記第１の制御回路の合わせ込み情報は前
記第１のダミーバッファ回路のチャネル幅で、前記第２
の制御回路の合わせ込み情報は前記第３のダミーバッフ
ァ回路のチャネル幅と前記第２のダミーバッファ回路の
チャネル幅の比であり、演算器は、前記第１のダミーバ
ッファ回路のチャネル幅に前記第３のダミーバッファ回
路のチャネル幅と前記第２のダミーバッファ回路のチャ
ネル幅の比を掛算して、第２の出力バッファ回路の合わ
せ込み情報を生成する。
ダミーバッファ回路及び前記第１、第２の出力バッファ
回路は、それぞれ並列接続された複数のトランジスタを
有して成り、前記第１の制御回路の合わせ込み情報は前
記第１のダミーバッファ回路のチャネル幅で、前記第２
の制御回路の合わせ込み情報は前記第３のダミーバッフ
ァ回路のチャネル幅と前記第２のダミーバッファ回路の
チャネル幅の比であり、演算器は、前記第１のダミーバ
ッファ回路のチャネル幅に前記第３のダミーバッファ回
路のチャネル幅と前記第２のダミーバッファ回路のチャ
ネル幅の比を掛算して、第２の出力バッファ回路の合わ
せ込み情報を生成する。
【００２２】請求項４の発明の前記第１、第２のダミー
バッファ回路は、プルダウン用で、前記第３のダミーバ
ッファ回路はプルアップ用であり、且つ前記第１の出力
バッファ回路はプルダウン用で、前記第２の出力バッフ
ァ回路はプルアップ用である。
バッファ回路は、プルダウン用で、前記第３のダミーバ
ッファ回路はプルアップ用であり、且つ前記第１の出力
バッファ回路はプルダウン用で、前記第２の出力バッフ
ァ回路はプルアップ用である。
【００２３】請求項５の発明の前記第１、第３のダミー
バッファ回路は、プルダウン用で、前記第２のダミーバ
ッファ回路はプルアップ用であり、且つ前記第１の出力
バッファ回路はプルダウン用で、前記第２の出力バッフ
ァ回路はプルアップ用である。
バッファ回路は、プルダウン用で、前記第２のダミーバ
ッファ回路はプルアップ用であり、且つ前記第１の出力
バッファ回路はプルダウン用で、前記第２の出力バッフ
ァ回路はプルアップ用である。
【００２４】請求項６の発明の特徴は、前記バイアス回
路によって前記パッドの電位が出力電圧より低い一定の
電圧に制御され、前記第１の制御回路によって、前記カ
レントミラー回路と前記第１のダミーバッファ回路の接
続ノードが前記出力電圧の半分の一定電圧に制御され、
且つ、前記第２の制御回路によって、前記第２のダミー
バッファ回路と前記第３のダミーバッファ回路の接続ノ
ードが前記出力電圧の半分の一定電圧に制御されること
にある。
路によって前記パッドの電位が出力電圧より低い一定の
電圧に制御され、前記第１の制御回路によって、前記カ
レントミラー回路と前記第１のダミーバッファ回路の接
続ノードが前記出力電圧の半分の一定電圧に制御され、
且つ、前記第２の制御回路によって、前記第２のダミー
バッファ回路と前記第３のダミーバッファ回路の接続ノ
ードが前記出力電圧の半分の一定電圧に制御されること
にある。
【００２５】請求項７の発明の前記第１、第２、第３の
ダミーバッファ回路及び前記第１、第２の出力バッファ
回路は、それぞれ並列接続された複数のトランジスタを
有して成り、前記第１のダミーバッファ回路を構成する
トランジスタのチャネル長とチャネル幅が、それぞれ前
記第２のダミーバッファ回路を構成するトランジスタの
チャネル長とチャネル幅に等しい。
ダミーバッファ回路及び前記第１、第２の出力バッファ
回路は、それぞれ並列接続された複数のトランジスタを
有して成り、前記第１のダミーバッファ回路を構成する
トランジスタのチャネル長とチャネル幅が、それぞれ前
記第２のダミーバッファ回路を構成するトランジスタの
チャネル長とチャネル幅に等しい。
【００２６】請求項８の発明の前記第１、第２、第３の
ダミーバッファ回路及び前記第１、第２の出力バッファ
回路は、それぞれ並列接続された同一数の複数のトラン
ジスタを有して成る。
ダミーバッファ回路及び前記第１、第２の出力バッファ
回路は、それぞれ並列接続された同一数の複数のトラン
ジスタを有して成る。
【００２７】請求項９の発明の特徴は、前記請求項１乃
至８いずれかに記載のプログラマブルインピーダンス回
路を半導体装置に搭載していることにある。
至８いずれかに記載のプログラマブルインピーダンス回
路を半導体装置に搭載していることにある。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のプログラマブル
インピーダンス回路の第１の実施の形態を示したブロッ
ク図である。プログラマブルインピーダンス回路は、パ
ッドＺＱの電位を常にＶＤＤＱ／２に制御するＶＺＱ設
定コントローラ１１、外付け抵抗５０を流れる電流をプ
ルダウン用ダミーバッファ１３側にミラーするカレント
ミラー回路１２、外付け抵抗５０の抵抗値と同じインピ
ーダンスに合わせ込まれるプルダウン用ダミーバッファ
１３、プルダウン用ダミーバッファ１３のインピーダン
スの合わせ込み情報に基づいて、外付け抵抗５０の抵抗
値と同じインピーダンスに合わせ込まれるプルダウン用
ダミーバッファ１４、プルダウン用ダミーバッファ１４
のインピーダンスと同じインピーダンスに合わせ込まれ
るプルアップ用ダミーバッファ１５、プルダウン用ダミ
ーバッファ１３、１４及びプルダウン用出力バッファ１
９のインピーダンスを外付け抵抗５０の抵抗値に対応し
た値に合わせ込む制御を行うプルダウン用カウンタ１
６、プルアップ用ダミーバッファ１５のインピーダンス
をプルダウン用ダミーバッファ１４のインピーダンスと
同じインピーダンスに合わせ込むと共に、プルアップ用
出力バッファ１８のインピーダンスを外付け抵抗５０の
抵抗値に対応した値に合わせ込む制御を行うプルアップ
用カウンタ１７、外付け抵抗５０の抵抗値に対応した一
定値のインピーダンスに合わせ込まれるプルアップ用出
力バッファ１８、外付け抵抗５０の抵抗値に対応した一
定値のインピーダンスに合わせ込まれるプルダウン用出
力バッファ１９、図示されない伝送線路と接続される出
力パッド２０及び外付け抵抗５０を接続するパッドＺＱ
を有している。
に基づいて説明する。図１は、本発明のプログラマブル
インピーダンス回路の第１の実施の形態を示したブロッ
ク図である。プログラマブルインピーダンス回路は、パ
ッドＺＱの電位を常にＶＤＤＱ／２に制御するＶＺＱ設
定コントローラ１１、外付け抵抗５０を流れる電流をプ
ルダウン用ダミーバッファ１３側にミラーするカレント
ミラー回路１２、外付け抵抗５０の抵抗値と同じインピ
ーダンスに合わせ込まれるプルダウン用ダミーバッファ
１３、プルダウン用ダミーバッファ１３のインピーダン
スの合わせ込み情報に基づいて、外付け抵抗５０の抵抗
値と同じインピーダンスに合わせ込まれるプルダウン用
ダミーバッファ１４、プルダウン用ダミーバッファ１４
のインピーダンスと同じインピーダンスに合わせ込まれ
るプルアップ用ダミーバッファ１５、プルダウン用ダミ
ーバッファ１３、１４及びプルダウン用出力バッファ１
９のインピーダンスを外付け抵抗５０の抵抗値に対応し
た値に合わせ込む制御を行うプルダウン用カウンタ１
６、プルアップ用ダミーバッファ１５のインピーダンス
をプルダウン用ダミーバッファ１４のインピーダンスと
同じインピーダンスに合わせ込むと共に、プルアップ用
出力バッファ１８のインピーダンスを外付け抵抗５０の
抵抗値に対応した値に合わせ込む制御を行うプルアップ
用カウンタ１７、外付け抵抗５０の抵抗値に対応した一
定値のインピーダンスに合わせ込まれるプルアップ用出
力バッファ１８、外付け抵抗５０の抵抗値に対応した一
定値のインピーダンスに合わせ込まれるプルダウン用出
力バッファ１９、図示されない伝送線路と接続される出
力パッド２０及び外付け抵抗５０を接続するパッドＺＱ
を有している。
【００２９】次に本実施の形態の動作について説明す
る。ユーザは外付け抵抗５０の一端をパッドＺＱに接続
し、その他端を接地する。ＶＺＱ設定コントローラ１１
はパッドＺＱの印加電圧をＶＤＤＱ／２（ＶＤＤＱは出
力電圧）の一定の電圧に制御する。カレントミラー回路
１２は外付け抵抗５０を流れる電流をミラーして、プル
ダウン用ダミーバッファ１３に前記外付け抵抗５０を流
れる電流と同じ電流を流す。
る。ユーザは外付け抵抗５０の一端をパッドＺＱに接続
し、その他端を接地する。ＶＺＱ設定コントローラ１１
はパッドＺＱの印加電圧をＶＤＤＱ／２（ＶＤＤＱは出
力電圧）の一定の電圧に制御する。カレントミラー回路
１２は外付け抵抗５０を流れる電流をミラーして、プル
ダウン用ダミーバッファ１３に前記外付け抵抗５０を流
れる電流と同じ電流を流す。
【００３０】この際、プルダウン用カウンタ１６はカレ
ントミラー回路１２とプルダウン用ダミーバッファ１３
の接続点の電位がＶＤＤＱ／２になるように、プルダウ
ン用ダミーバッファ１３を構成する複数のトランジスタ
のオン／オフを制御して、その合計チャネル幅を調整す
ることにより、プルダウン用ダミーバッファ１３のイン
ピーダンスを外付け抵抗５０の抵抗値に一致させる。
ントミラー回路１２とプルダウン用ダミーバッファ１３
の接続点の電位がＶＤＤＱ／２になるように、プルダウ
ン用ダミーバッファ１３を構成する複数のトランジスタ
のオン／オフを制御して、その合計チャネル幅を調整す
ることにより、プルダウン用ダミーバッファ１３のイン
ピーダンスを外付け抵抗５０の抵抗値に一致させる。
【００３１】更に、プルダウン用カウンタ１６はプルダ
ウン用ダミーバッファ１３のインピーダンスを外付け抵
抗５０の抵抗値に一致させた際の合わせ込み情報に基づ
いて、プルダウン用ダミーバッファ１４のインピーダン
スを外付け抵抗５０の抵抗値に一致させると共に、出力
バッファ１８のインピーダンスを外付け抵抗５０の抵抗
値の定数倍に合わせ込む。
ウン用ダミーバッファ１３のインピーダンスを外付け抵
抗５０の抵抗値に一致させた際の合わせ込み情報に基づ
いて、プルダウン用ダミーバッファ１４のインピーダン
スを外付け抵抗５０の抵抗値に一致させると共に、出力
バッファ１８のインピーダンスを外付け抵抗５０の抵抗
値の定数倍に合わせ込む。
【００３２】又、上記のプルダウン用カウンタ１６の合
わせ込み動作によって、プルアップ用ダミーバッファ１
５及びプルダウン用ダミーバッファ１４の直列回路を流
れる電流は外付け抵抗５０を流れる電流と等しくなる。
このため、プルアップ用カウンタ１７は、プルアップ用
ダミーバッファ１５とプルダウン用ダミーバッファ１４
の接続点の電位がＶＤＤＱ／２となるように、プルアッ
プ用ダミーバッファ１５のチャネル幅を調整して、その
インピーダンスをプルダウン用ダミーバッファ１４のイ
ンピーダンスに合わせ、更に、このプルアップ用ダミー
バッファ１５のインピーダンスを合わせた際の情報に基
づいて、プルアップ用出力バッファ１８のインピーダン
スを外付け抵抗５０の抵抗値の定数倍に合わせ込む。こ
れにより、プルアップ用、プルダウン用出力バッファ１
８、１９のインピーダンスが外付け抵抗５０の抵抗値の
定数倍の一定値に合わせ込まれる。
わせ込み動作によって、プルアップ用ダミーバッファ１
５及びプルダウン用ダミーバッファ１４の直列回路を流
れる電流は外付け抵抗５０を流れる電流と等しくなる。
このため、プルアップ用カウンタ１７は、プルアップ用
ダミーバッファ１５とプルダウン用ダミーバッファ１４
の接続点の電位がＶＤＤＱ／２となるように、プルアッ
プ用ダミーバッファ１５のチャネル幅を調整して、その
インピーダンスをプルダウン用ダミーバッファ１４のイ
ンピーダンスに合わせ、更に、このプルアップ用ダミー
バッファ１５のインピーダンスを合わせた際の情報に基
づいて、プルアップ用出力バッファ１８のインピーダン
スを外付け抵抗５０の抵抗値の定数倍に合わせ込む。こ
れにより、プルアップ用、プルダウン用出力バッファ１
８、１９のインピーダンスが外付け抵抗５０の抵抗値の
定数倍の一定値に合わせ込まれる。
【００３３】本実施の形態によれば、プルアップ用、プ
ルダウン用出力バッファ１８、１９のインピーダンスを
外付け抵抗５０の抵抗値の定数倍に合わせ込むことによ
って、これら出力バッファ１８、１９のインピーダンス
を、伝送線路のインピーダンスに電源電圧や温度等の環
境が変化しても常に一致されることができ、上記した半
導体集積回路の高速動作を常に確保することができる。
ルダウン用出力バッファ１８、１９のインピーダンスを
外付け抵抗５０の抵抗値の定数倍に合わせ込むことによ
って、これら出力バッファ１８、１９のインピーダンス
を、伝送線路のインピーダンスに電源電圧や温度等の環
境が変化しても常に一致されることができ、上記した半
導体集積回路の高速動作を常に確保することができる。
【００３４】ここで、図１に示した回路の電源電圧を
２．５Ｖとし、ＶＤＤＱ（出力電圧）を１．５Ｖとす
る。インピーダンスの合わせ込みが完了した時、カレン
トミラー回路１２を構成する縦積みのＭＯＳトランジス
タのドレインソース間電圧の和は（２．５−１．５／
２）Ｖ＝ｌ．７５Ｖである。これは、図４に示した従来
例のプルアップ用ダミーバッファ３の合わせ込みをする
際のドレインソース間電圧の和である０．７５Ｖに比べ
てはるかに高くなる。
２．５Ｖとし、ＶＤＤＱ（出力電圧）を１．５Ｖとす
る。インピーダンスの合わせ込みが完了した時、カレン
トミラー回路１２を構成する縦積みのＭＯＳトランジス
タのドレインソース間電圧の和は（２．５−１．５／
２）Ｖ＝ｌ．７５Ｖである。これは、図４に示した従来
例のプルアップ用ダミーバッファ３の合わせ込みをする
際のドレインソース間電圧の和である０．７５Ｖに比べ
てはるかに高くなる。
【００３５】従って、ＶＤＤＱがもっと下がることが予
想される将来の半導体集積回路においてもカレントミラ
ー回路１２の５極管領域動作マージンを確保でき、ミラ
ー係数をほぼ１に保持することができるため、プルアッ
プ用出力バッファ１８のインピーダンスをプルダウン用
出力バッファ１９のインピーダンスと同様に精度良く外
付け抵抗５０の抵抗値の定数倍に合わせ込むことができ
る。このため、電源電圧の低電圧化に対しても、半導体
集積回路の高速動作を確保することができる。
想される将来の半導体集積回路においてもカレントミラ
ー回路１２の５極管領域動作マージンを確保でき、ミラ
ー係数をほぼ１に保持することができるため、プルアッ
プ用出力バッファ１８のインピーダンスをプルダウン用
出力バッファ１９のインピーダンスと同様に精度良く外
付け抵抗５０の抵抗値の定数倍に合わせ込むことができ
る。このため、電源電圧の低電圧化に対しても、半導体
集積回路の高速動作を確保することができる。
【００３６】図２は、本発明のプログラマブルインピー
ダンス回路の第２の実施の形態を示したブロック図であ
る。但し、図１に示した第１の実施の形態と同一部分に
は同一符号を付し、且つ適宜その説明を省略する。本例
は、プルダウン用ダミーバッファ１４のインピーダンス
は固定値となっている点と、掛算器２１により、プルア
ップ用カウンタ１７の合わせ込み情報とプルダウン用カ
ウンタ１６の合わせ込み情報とを掛け算した結果によ
り、プルアップ用出力バッファ１８のインピーダンスを
外付け抵抗５０の抵抗値に対応した値に合わせている点
が異なるだけで、他の構成は図１に示した第１の実施の
形態と同様の構成を有している。
ダンス回路の第２の実施の形態を示したブロック図であ
る。但し、図１に示した第１の実施の形態と同一部分に
は同一符号を付し、且つ適宜その説明を省略する。本例
は、プルダウン用ダミーバッファ１４のインピーダンス
は固定値となっている点と、掛算器２１により、プルア
ップ用カウンタ１７の合わせ込み情報とプルダウン用カ
ウンタ１６の合わせ込み情報とを掛け算した結果によ
り、プルアップ用出力バッファ１８のインピーダンスを
外付け抵抗５０の抵抗値に対応した値に合わせている点
が異なるだけで、他の構成は図１に示した第１の実施の
形態と同様の構成を有している。
【００３７】次に本実施の形態の動作について説明す
る。本例も、プルダウン用ダミーバッファ１３のインピ
ーダンスは、プルダウン用カウンタ１６によりパッドＺ
Ｑに接続された外付け抵抗５０の抵抗値に合わせ込ま
れ、その合わせ込み情報により、プルダウン用出力バッ
ファ１９のインピーダンスが外付け抵抗５０の抵抗値に
一致するように合わせ込まれると共に、前記合わせ込み
情報が掛算器２１に送られる。
る。本例も、プルダウン用ダミーバッファ１３のインピ
ーダンスは、プルダウン用カウンタ１６によりパッドＺ
Ｑに接続された外付け抵抗５０の抵抗値に合わせ込ま
れ、その合わせ込み情報により、プルダウン用出力バッ
ファ１９のインピーダンスが外付け抵抗５０の抵抗値に
一致するように合わせ込まれると共に、前記合わせ込み
情報が掛算器２１に送られる。
【００３８】一方、プルアップ用カウンタ１７はプルア
ップ用ダミーバッファ１５とプルダウン用ダミーバッフ
ァ１４の接続点の電位がＶＤＤＱ／２になるように、プ
ルアップ用ダミーバッファ１５のインピーダンスをプル
ダウン用ダミーバッファ１４の固定インピーダンスに合
わせ、その合わせ込みにより得られた情報を掛け算器２
１に送くる。
ップ用ダミーバッファ１５とプルダウン用ダミーバッフ
ァ１４の接続点の電位がＶＤＤＱ／２になるように、プ
ルアップ用ダミーバッファ１５のインピーダンスをプル
ダウン用ダミーバッファ１４の固定インピーダンスに合
わせ、その合わせ込みにより得られた情報を掛け算器２
１に送くる。
【００３９】ここで、例えば、プルダウン用ダミーバッ
ファ１４の固定チャネル幅をＷとすると、プルアップ用
カウンタ１７の合わせ込み動作により、プルアップ用ダ
ミーバッファ１５のチャネル幅をαＷにした時、そのイ
ンピーダンスがプルダウン用ダミーバッファ１４のイン
ピーダンスに一致したとする。これはプルアップ用ダミ
ーバッファ１５とプルダウン用ダミーバッファ１４のイ
ンピーダンスを同じにするには、チャネル幅の比がαあ
ることを意味するため、この比αがプルアップ用カウン
タ１７から掛算器２１に送られる。
ファ１４の固定チャネル幅をＷとすると、プルアップ用
カウンタ１７の合わせ込み動作により、プルアップ用ダ
ミーバッファ１５のチャネル幅をαＷにした時、そのイ
ンピーダンスがプルダウン用ダミーバッファ１４のイン
ピーダンスに一致したとする。これはプルアップ用ダミ
ーバッファ１５とプルダウン用ダミーバッファ１４のイ
ンピーダンスを同じにするには、チャネル幅の比がαあ
ることを意味するため、この比αがプルアップ用カウン
タ１７から掛算器２１に送られる。
【００４０】又、プルダウン用カウンタ１６がプルダウ
ン用ダミーバッファ１３のチャネル幅をＷ０とした時
に、プルダウン用ダミーバッファ１３のインピーダンス
が外付け抵抗５０の抵抗値に一致したとすると、このチ
ャネル幅Ｗ０が掛算器２１に送られる。
ン用ダミーバッファ１３のチャネル幅をＷ０とした時
に、プルダウン用ダミーバッファ１３のインピーダンス
が外付け抵抗５０の抵抗値に一致したとすると、このチ
ャネル幅Ｗ０が掛算器２１に送られる。
【００４１】これにより、掛算器２１は前記チャネル幅
の比αと前記チャネル幅Ｗ０を掛算して、チャネル幅が
αＷ０となるような合わせ込み情報をプルアップ用出力
バッファ１８に送って、このプルアップ用出力バッファ
１８のチャネル幅をαＷ０とする。これにより、プルア
ップ用出力バッファ１８はそのインピーダンスを外付け
抵抗５０の抵抗値に一致するように合わせ込まれる。
の比αと前記チャネル幅Ｗ０を掛算して、チャネル幅が
αＷ０となるような合わせ込み情報をプルアップ用出力
バッファ１８に送って、このプルアップ用出力バッファ
１８のチャネル幅をαＷ０とする。これにより、プルア
ップ用出力バッファ１８はそのインピーダンスを外付け
抵抗５０の抵抗値に一致するように合わせ込まれる。
【００４２】上記例では、プルダウン用ダミーバッファ
１３、１４、プルアップ用ダミーバッファ１５及びプル
アップ用出力バッファ１８とプルダウン用出力バッファ
１９を構成する各トランジスタのチャネル幅を同一にし
た場合であるが、プルアップ用出力バッファ１８とプル
ダウン用出力バッファ１９を構成する各トランジスタの
チャネル幅をプルダウン用ダミーバッファ１３、１４、
プルアップ用ダミーバッファ１５のそれの定数倍にする
ことにより、プルアップ用、プルダウン用出力バッファ
１８、１９のインピーダンスを外付け抵抗５０の抵抗値
の定数倍に合わせ込むことができる。
１３、１４、プルアップ用ダミーバッファ１５及びプル
アップ用出力バッファ１８とプルダウン用出力バッファ
１９を構成する各トランジスタのチャネル幅を同一にし
た場合であるが、プルアップ用出力バッファ１８とプル
ダウン用出力バッファ１９を構成する各トランジスタの
チャネル幅をプルダウン用ダミーバッファ１３、１４、
プルアップ用ダミーバッファ１５のそれの定数倍にする
ことにより、プルアップ用、プルダウン用出力バッファ
１８、１９のインピーダンスを外付け抵抗５０の抵抗値
の定数倍に合わせ込むことができる。
【００４３】本実施の形態も、出力電圧の低電圧化に対
して、カレントミラー回路１２の５極管領域動作マージ
ンを確保して、ミラー係数をほぼ１に保持することがで
き、出力バッファ１８、１９のインピーダンスを精度良
く外付け抵抗５０の抵抗値の定数倍に合わせ込むことが
でき、第１の実施の形態と同様の効果がある。
して、カレントミラー回路１２の５極管領域動作マージ
ンを確保して、ミラー係数をほぼ１に保持することがで
き、出力バッファ１８、１９のインピーダンスを精度良
く外付け抵抗５０の抵抗値の定数倍に合わせ込むことが
でき、第１の実施の形態と同様の効果がある。
【００４４】その上、本例はプルアップ用ダミーバッフ
ァ１５のインピーダンスを固定インピーダンスのプルダ
ウン用ダミーバッファ１４に合わせるため、プルアップ
用ダミーバッファ１５のインピーダンスの合わせ込み動
作が安定し、その分、プルアップ用出力バッファ１８の
インピーダンスを外付け抵抗５０の抵抗値の定数倍に安
定的且つ精度良く合わせ込むことができる。
ァ１５のインピーダンスを固定インピーダンスのプルダ
ウン用ダミーバッファ１４に合わせるため、プルアップ
用ダミーバッファ１５のインピーダンスの合わせ込み動
作が安定し、その分、プルアップ用出力バッファ１８の
インピーダンスを外付け抵抗５０の抵抗値の定数倍に安
定的且つ精度良く合わせ込むことができる。
【００４５】図３は、本発明のプログラマブルインピー
ダンス回路の第３の実施の形態を示したブロック図であ
る。但し、図２に示した第２の実施の形態と同一部分に
は同一符号を付し、且つ適宜その説明を省略する。本例
はプルアップ用ダミーバッファ２３のインピーダンスが
固定化されており、プルアップ用カウンタ１７はプルダ
ウン用ダミーバッファ２２のインピーダンスをプルアッ
プ用ダミーバッファ２３の固定インピーダンスに合わせ
る。
ダンス回路の第３の実施の形態を示したブロック図であ
る。但し、図２に示した第２の実施の形態と同一部分に
は同一符号を付し、且つ適宜その説明を省略する。本例
はプルアップ用ダミーバッファ２３のインピーダンスが
固定化されており、プルアップ用カウンタ１７はプルダ
ウン用ダミーバッファ２２のインピーダンスをプルアッ
プ用ダミーバッファ２３の固定インピーダンスに合わせ
る。
【００４６】例えば、プルアップ用ダミーバッファ２３
の固定チャネル幅をＷとすると、プルアップ用カウンタ
１７の合わせ込み動作によって、プルダウン用ダミーバ
ッファ２２のチャネル幅をβＷにした時に、そのインピ
ーダンスがプルアップ用ダミーバッファ２３の固定イン
ピーダンスに一致したとする。これはプルアップ用ダミ
ーバッファ２３とプルダウン用ダミーバッファ２２のイ
ンピーダンスを同じにするには、チャネル幅の比が１／
βであることを意味するため、この１／βがプルアップ
用カウンタ１７から掛算器２１に送られる。
の固定チャネル幅をＷとすると、プルアップ用カウンタ
１７の合わせ込み動作によって、プルダウン用ダミーバ
ッファ２２のチャネル幅をβＷにした時に、そのインピ
ーダンスがプルアップ用ダミーバッファ２３の固定イン
ピーダンスに一致したとする。これはプルアップ用ダミ
ーバッファ２３とプルダウン用ダミーバッファ２２のイ
ンピーダンスを同じにするには、チャネル幅の比が１／
βであることを意味するため、この１／βがプルアップ
用カウンタ１７から掛算器２１に送られる。
【００４７】又、プルダウン用カウンタ１６がプルダウ
ン用ダミーバッファ１３のチャネル幅をＷ０とした時
に、プルダウン用ダミーバッファ１３のインピーダンス
が外付け抵抗５０の抵抗値に一致したとすると、このチ
ャネル幅Ｗ０が掛算器２１に送られる。
ン用ダミーバッファ１３のチャネル幅をＷ０とした時
に、プルダウン用ダミーバッファ１３のインピーダンス
が外付け抵抗５０の抵抗値に一致したとすると、このチ
ャネル幅Ｗ０が掛算器２１に送られる。
【００４８】これにより、掛算器２１は前記チャネル幅
の比１／βとチャネル幅Ｗ０を掛算して、チャネル幅が
Ｗ０／βとなるような合わせ込み情報をプルアップ用出
力バッファ１８に送って、このプルアップ用出力バッフ
ァ１８のチャネル幅をＷ０／βとする。
の比１／βとチャネル幅Ｗ０を掛算して、チャネル幅が
Ｗ０／βとなるような合わせ込み情報をプルアップ用出
力バッファ１８に送って、このプルアップ用出力バッフ
ァ１８のチャネル幅をＷ０／βとする。
【００４９】これにより、プルアップ用出力バッファ１
８はそのインピーダンスが外付け抵抗５０の抵抗値に一
致するように合わせ込まれ、図２に示した第２の実施の
形態と同様の効果がある。
８はそのインピーダンスが外付け抵抗５０の抵抗値に一
致するように合わせ込まれ、図２に示した第２の実施の
形態と同様の効果がある。
【００５０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、出力電圧が低電圧化しても、カレントミラー回路
の５極管領域動作マージンを確保でき、出力バッファの
インピーダンスを精度良く外付け抵抗の抵抗値に合わせ
込むことができ、環境の変化に拘らず、半導体集積回路
を常に高速で動作させることができる。
れば、出力電圧が低電圧化しても、カレントミラー回路
の５極管領域動作マージンを確保でき、出力バッファの
インピーダンスを精度良く外付け抵抗の抵抗値に合わせ
込むことができ、環境の変化に拘らず、半導体集積回路
を常に高速で動作させることができる。
【図１】本発明のプログラマブルインピーダンス回路の
第１の実施の形態を示したブロック図である。
第１の実施の形態を示したブロック図である。
【図２】本発明のプログラマブルインピーダンス回路の
第２の実施の形態を示したブロック図である。
第２の実施の形態を示したブロック図である。
【図３】本発明のプログラマブルインピーダンス回路の
第３の実施の形態を示したブロック図である。
第３の実施の形態を示したブロック図である。
【図４】従来のプログラマブルインピーダンス回路の構
成例を示したブロック図である。
成例を示したブロック図である。
【図５】図４に示したプルアップ用ダミーバッファの詳
細構成例を示した回路図である。
細構成例を示した回路図である。
【図６】図４に示したプルアップ用出力バッファの詳細
構成例を示した回路図である。
構成例を示した回路図である。
１１ ＶＺＱ設定コントローラ １２ カレントミラー回路 １３、１４、２２ プルダウン用ダミーバッファ １５、２３ プルアップ用ダミーバッファ １６ プルダウン用カウンタ １７ プルアップ用カウンタ １８ プルアップ用出力バッファ １９ プルダウン用出力バッファ ２０ 出力パッド ２１ 掛算器 ５０ 外付け抵抗
Claims (9)
- 【請求項１】 外部抵抗を接続するパッドと、 前記パッドに所定の電圧が印加されるように制御するバ
イアス回路と、 前記パッドから前記外部抵抗を流れる電流のミラー電流
を発生するカレントミラー回路と、 前記カレントミラー回路に直列に接続されて前記ミラー
電流が流れ、インピーダンスが可変の第１のダミーバッ
ファ回路と、 インピーダンスが可変の第２のダミーバッファ回路と、 インピーダンスが可変の第３のダミーバッファ回路と、 インピーダンスが可変の第１の出力バッファ回路と、 インピーダンスが可変の第２の出力バッファ回路と、 前記第１のダミーバッファ回路のインピーダンスを前記
外部抵抗の抵抗値に合わせ込んだ後、この合わせ込み情
報により前記第２のダミーバッファ回路のインピーダン
スを前記外部抵抗の抵抗値に合わせ込むと共に、この合
わせ込み情報により前記第１の出力バッファ回路のイン
ピーダンスを前記外部抵抗の抵抗値の定数倍に合わせ込
む第１の制御回路と、 前記第３のダミーバッファ回路のインピーダンスを前記
第２のダミーバッファ回路のインピーダンスに合わせ込
んだ後、この合わせ込み情報により前記第２の出力バッ
ファ回路のインピーダンスを前記外部抵抗の抵抗値の定
数倍に合わせ込む第２の制御回路と、 を具備することを特徴とするプログラマブルインピーダ
ンス回路。 - 【請求項２】 外部抵抗を接続するパッドと、 前記パッドに所定の電圧が印加されるように制御するバ
イアス回路と、 前記パッドから前記外部抵抗を流れる電流のミラー電流
を発生するカレントミラー回路と、 前記カレントミラー回路に直列に接続されて前記ミラー
電流が流れる第１のダミーバッファ回路と、 インピーダンスが固定の第２のダミーバッファ回路と、 インピーダンスが可変の第３のダミーバッファ回路と、 インピーダンスが可変の第１の出力バッファ回路と、 インピーダンスが可変の第２の出力バッファ回路と、 前記第１のダミーバッファ回路のインピーダンスを前記
外部抵抗の抵抗値に合わせ込んだ後、この合わせ込み情
報により前記第１の出力バッファ回路のインピーダンス
を前記外部抵抗の抵抗値の定数倍に合わせ込む第１の制
御回路と、 前記第３のダミーバッファ回路のインピーダンスを前記
第２のダミーバッファ回路の固定インピーダンスに合わ
せ込む第２の制御回路と、 前記第１の制御回路の合わせ込み情報と前記第２の制御
回路の合わせ込み情報を演算する演算器と、を具備し、 前記演算器の演算結果により前記第２の出力バッファ回
路のインピーダンスを前記外部抵抗の抵抗値の定数倍に
合わせ込むことを特徴とするプログラマブルインピーダ
ンス回路。 - 【請求項３】 前記第１、第２、第３のダミーバッファ
回路及び前記第１、第２の出力バッファ回路はそれぞれ
並列接続された複数のトランジスタを有して成り、 前記第１の制御回路の合わせ込み情報は前記第１のダミ
ーバッファ回路のチャネル幅で、 前記第２の制御回路の合わせ込み情報は前記第３のダミ
ーバッファ回路のチャネル幅と前記第２のダミーバッフ
ァ回路のチャネル幅の比であり、 演算器は、前記第１のダミーバッファ回路のチャネル幅
に前記第３のダミーバッファ回路のチャネル幅と前記第
２のダミーバッファ回路のチャネル幅の比を掛算して、
第２の出力バッファ回路の合わせ込み情報を生成するこ
とを特徴とする請求項２記載のプログラマブルインピー
ダンス回路。 - 【請求項４】 前記第１、第２のダミーバッファ回路は
プルダウン用で、前記第３のダミーバッファ回路はプル
アップ用であり、且つ前記第１の出力バッファ回路はプ
ルダウン用で、前記第２の出力バッファ回路はプルアッ
プ用であることを特徴とする請求項２記載のプログラマ
ブルインピーダンス回路。 - 【請求項５】 前記第１、第３のダミーバッファ回路は
プルダウン用で、前記第２のダミーバッファ回路はプル
アップ用であり、且つ前記第１の出力バッファ回路はプ
ルダウン用で、前記第２の出力バッファ回路はプルアッ
プ用であることを特徴とする請求項２記載のプログラマ
ブルインピーダンス回路。 - 【請求項６】 前記バイアス回路によって前記パッドの
電位が出力電圧より低い一定の電圧に制御され、 前記第１の制御回路によって、前記カレントミラー回路
と前記第１のダミーバッファ回路の接続ノードが前記出
力電圧の半分の一定電圧に制御され、 且つ、前記第２の制御回路によって、前記第２のダミー
バッファ回路と前記第３のダミーバッファ回路の接続ノ
ードが前記出力電圧の半分の一定電圧に制御されること
を特徴とする請求項１又は２記載のプログラマブルイン
ピーダンス回路。 - 【請求項７】 前記第１、第２、第３のダミーバッファ
回路及び前記第１、第２の出力バッファ回路はそれぞれ
並列接続された複数のトランジスタを有して成り、 前記第１のダミーバッファ回路を構成するトランジスタ
のチャネル長とチャネル幅が、それぞれ前記第２のダミ
ーバッファ回路を構成するトランジスタのチャネル長と
チャネル幅に等しいことを特徴とする請求項１又は２記
載のプログラマブルインピーダンス回路。 - 【請求項８】 前記第１、第２、第３のダミーバッファ
回路及び前記第１、第２の出力バッファ回路はそれぞれ
並列接続された同一数の複数のトランジスタを有して成
ることを特徴とする請求項１又は２記載のプログラマブ
ルインピーダンス回路。 - 【請求項９】 前記請求項１又は２いずれかに記載のプ
ログラマブルインピーダンス回路を搭載したことを特徴
とする半導体装置。
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Cited By (2)
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