JP2000183360A

JP2000183360A - 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法

Info

Publication number: JP2000183360A
Application number: JP11274106A
Authority: JP
Inventors: Kenji Kasahara; 健司笠原
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-10-06
Filing date: 1999-09-28
Publication date: 2000-06-30
Anticipated expiration: 2019-09-28
Also published as: JP4450900B2

Abstract

(57)【要約】【課題】本発明は、ＴＦＴの電気特性、特にしきい値
を向上させるとともに信頼性の高い半導体素子からなる
半導体回路を備えた半導体装置およびその作製方法を提
供するものである。【解決手段】上記目的を解決するため、本発明は、基
板上に設けられ、熱処理が施された第１の下地膜１０１
ａ’上に、第２の下地膜１０１ｂと半導体膜１０２を連
続的に形成し、次いで結晶化を行った後、パターニング
を行い所望の形状を有する活性層を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、絶縁ゲート型トラ
ンジスタ等の半導体素子からなる半導体回路を備えた半
導体装置の構造およびその作製方法に関する。特に、絶
縁表面上に結晶質半導体膜を形成する技術に関する。本
発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭ
ＯＳトランジスタ等の素子だけでなく、これら絶縁ゲー
ト型トランジスタで構成された半導体回路を有する表示
装置やイメージセンサ等の電気光学装置をも含むもので
ある。加えて、本発明の半導体装置は、これらの表示装
置および電気光学装置を搭載した電子機器をも含むもの
である。

【０００２】

【従来の技術】絶縁性を有する基板上に形成された薄膜
トランジスタ（ＴＦＴ）により画素部および駆動回路を
構成したアクティブマトリクス型液晶ディスプレイが注
目を浴びている。液晶ディスプレイは０．５〜２０イン
チ程度のものまで表示ディスプレイとして利用されてい
る。

【０００３】現在、高精細な表示が可能な液晶ディスプ
レイを実現するために、ポリシリコンで代表される結晶
質半導体膜を活性層とするＴＦＴが注目されている。し
かしながら、結晶質半導体膜を活性層とするＴＦＴは、
非晶質半導体膜を活性層とするＴＦＴと比較して動作速
度や駆動能力が高い一方、個々のＴＦＴ特性の制御が困
難であった。

【０００４】このＴＦＴ特性の制御が困難である原因の
一つとしては、活性層と絶縁膜の界面の特性が挙げられ
る。この界面が汚染されると、ＴＦＴ特性を制御性よく
作製することは困難である。そのため、活性層と該活性
層に接する絶縁膜との界面を清浄化することが重要であ
る。

【０００５】

【発明が解決しようとする課題】現在、ＴＦＴには高移
動度が求められており、ＴＦＴの活性層としては、非晶
質半導体膜よりも移動度の高い結晶質半導体膜を用いる
ことが有力視されている。以下に結晶質半導体膜を用い
た従来のトップゲート型ＴＦＴの作製方法を簡単に説明
する。

【０００６】まず、絶縁表面を有する基板上に下地絶縁
膜（以下、本明細書では下地膜と称す）を形成して、熱
処理を施した後、アモルファスシリコン膜（非晶質珪素
膜）を成膜する。次に、このアモルファスシリコン膜を
加熱、またはレーザー光の照射等の結晶化処理を施して
ポリシリコン膜（多結晶珪素膜）を形成する。次いで、
このポリシリコン膜を所望の形状にパターニングした
後、その上に絶縁膜（ゲート絶縁層）と導電膜（ゲート
配線形成材料層）を堆積し、これらをパターニングして
ゲート配線を形成する。次いで、Ｐ型またはＮ型の導電
性を付与する不純物をポリシリコン膜に選択的に導入し
てソース領域、ドレイン領域となる不純物領域を形成す
る。続いて、層間絶縁膜を堆積し、ソース領域、ドレイ
ン領域上を露出させるコンタクトホールを形成した後、
金属膜を形成し、これをパターニングしてソース領域、
ドレイン領域と接触する金属配線を形成する。こうし
て、ＴＦＴの作製工程を完了する。

【０００７】上記従来技術は、下地膜を形成した後、Ｔ
ＦＴの信頼性を向上させるために熱処理を行う際、大気
に下地膜の表面がさらされる。この時、下地膜表面が大
気中の不純物（ボロン、酸素、水分、ナトリウム等）に
よって汚染される。この大気にさらされて汚染した下地
膜上に接して活性層となる半導体膜を積層形成すると、
活性層、特にチャネル形成領域と下地膜との界面特性が
低下し、ＴＦＴの電気的特性の低下を引き起こす原因と
なっていた。

【０００８】特にクリーンルーム内の大気は、清浄化の
ため一般的に使用されているＨＥＰＡフィルタからのボ
ロン（ホウ素）を含んでいるため、大気にさらされた膜
の表面にボロンが不定量混入する。ＨＥＰＡフィルタは
ガラスを網目状に形成したものであり、空気中の微小パ
ーティクルを除去するのに用いられている。網目状の構
造を作りやすくするためにガラスにはボロンが多量に含
まれている。また、ＨＥＰＡフィルター以外の他のフィ
ルターを用いることは製造コスト低減化の観点からは不
利であった。

【０００９】この大気中の不純物の影響を調べるため
に、絶縁性を有する下地膜を形成した後、大気にさらし
てから非晶質珪素膜からなる半導体膜の積層形成を行い
ＴＦＴを作製した。そのＳＩＭＳ分析を行った場合、Ｔ
ＦＴの活性層の界面（主表面側または裏面側）にボロン
の濃度ピークが見られ、その最高値は３×１０¹⁷atoms
／ｃｍ³以上であった。このようにボロンが半導体膜か
らなる活性層中に混入してしまうと、その後のプロセス
（熱処理、レーザー光処理等）により拡散、活性化され
て活性層中の不純物濃度の制御が困難となる。また、Ｔ
ＦＴの電気特性の測定を行った場合、特に、しきい値電
圧がプラスにシフトする現象が見られた。

【００１０】また、半導体膜からなる活性層中に不純物
（ボロン、酸素、水分、ナトリウム等）が混入した場
合、半導体膜の結晶化工程においても、半導体膜の結晶
化を阻害していた。

【００１１】本発明は、活性層、特にチャネル形成領域
を構成する領域と下地膜との界面を良好なものとするこ
とにより、ＴＦＴの特性（しきい値電圧等）を向上させ
るとともに高い信頼性を有する半導体素子からなる半導
体回路を備えた半導体装置およびその作製方法を提供す
るものである。

【００１２】

【課題を解決するための手段】上記目的を解決するた
め、本発明は、第１の下地膜を形成した後、熱処理を施
し、次いで、第２の下地膜（第１の下地膜より薄い膜厚
を有する絶縁膜）と半導体膜とを大気にふれさせること
なく積層形成することを一つの特徴としている。この様
な構成により活性層、特にチャネル形成領域を構成する
領域と第２の下地膜との界面の汚染を防ぎ、安定且つ良
好な電気特性を実現する。

【００１３】本明細書で開示する発明の第１の構成は、
基板上に第１の絶縁膜と、前記第１の絶縁膜に接する第
２の絶縁膜と、前記第２の絶縁膜に接するチャネル形成
領域と、前記チャネル形成領域の両側に形成されたソー
ス領域及びドレイン領域と、前記チャネル形成領域に接
するゲート絶縁層と、前記チャネル形成領域上に前記ゲ
ート絶縁層を介して設けられたゲート配線とを有し、前
記第２の絶縁膜の膜厚は、前記第１の絶縁膜より薄いこ
とを特徴とする半導体素子からなる半導体回路を備えた
半導体装置である。

【００１４】上記構成において、前記第１の絶縁膜と前
記第２の絶縁膜との界面における不純物濃度は、前記第
２の絶縁膜と前記チャネル形成領域との界面における不
純物濃度より高いことを特徴としている。

【００１５】また、上記構成において、前記第２の絶縁
膜及び前記チャネル形成領域は、順次大気にふれること
なく積層形成する工程を少なくとも経て形成されたこと
を特徴としている。

【００１６】また、上記構成において、前記第１の絶縁
膜は、熱処理する工程を少なくとも経て形成されたこと
を特徴としている。

【００１７】また、上記構成において、前記第１の絶縁
膜は膜厚１００〜５００ｎｍであることを特徴としてい
る。

【００１８】また、上記構成において、前記第２の絶縁
膜は膜厚１０〜１００ｎｍであることを特徴としてい
る。

【００１９】また、上記構成において、前記第２の絶縁
膜は、窒化珪素膜、窒化酸化珪素膜、酸化珪素膜から選
ばれた単層膜、またはそれらの積層膜であることを特徴
としている。

【００２０】また、上記構成において、前記チャネル形
成領域と前記ソース領域との間、または前記チャネル形
成領域と前記ドレイン領域との間の少なくとも一方に
は、低濃度不純物領域が設けられていることを特徴して
いる。

【００２１】また、上記構成において、少なくとも前記
ソース領域及び前記ドレイン領域には珪素の結晶化を助
長する触媒元素が含まれていることを特徴としている。

【００２２】また、上記触媒元素は、Ｎｉ、Ｆｅ、Ｃ
ｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた少なくとも１
つの元素、または複数の元素であることを特徴としてい
る。

【００２３】なお、本明細書において「非晶質半導体
膜」とは、代表的には非晶質を有する半導体膜、例えば
微結晶を有する非晶質半導体膜等を指し、これら半導体
膜は、Ｓｉ膜、Ｇｅ膜、化合物半導体膜〔例えば、Ｓｉ
_XＧｅ_1-X（０＜Ｘ＜１）で示される非晶質シリコンゲ
ルマニウム膜等〕）からなる膜である。この半導体膜は
公知の技術、例えば減圧熱ＣＶＤ法、熱ＣＶＤ法、ＰＣ
ＶＤ法等を用いて成膜できる。

【００２４】なお、本明細書において「結晶質半導体
膜」とは、単結晶半導体膜、結晶粒界を含む半導体膜
（多結晶半導体膜及び微結晶半導体膜を含む）を指し、
全域に渡って非晶質状態である半導体膜（非晶質半導体
膜）との区別を明確にしている。勿論、本明細書におい
て「半導体膜」と記載されていれば、結晶質半導体膜以
外に非晶質半導体膜も含まれることは言うまでもない。

【００２５】また、本明細書において「半導体素子」と
は、スイッチング素子やメモリ素子、例えば薄膜トラン
ジスタ（ＴＦＴ）や薄膜ダイオード（ＴＦＤ）等を指し
ている。

【００２６】また、本発明の半導体装置を作製する第１
の作製方法の構成は、基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を熱処理する工程と、前記第
１の絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気
にふれることなく積層形成する工程と、前記半導体膜を
結晶化して結晶質半導体膜を形成する工程と、を有して
いることを特徴とする半導体素子からなる半導体回路を
備えた半導体装置の作製方法である。

【００２７】また、本発明の半導体装置を作製する第２
の作製方法の構成は、基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を熱処理する工程と、前記第
１の絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気
にふれることなく積層形成する工程と、前記半導体膜の
少なくとも一部に結晶化を助長する触媒元素を添加する
工程と、前記半導体膜を結晶化して結晶質半導体膜を形
成する工程と、を有していることを特徴とする半導体素
子からなる半導体回路を備えた半導体装置の作製方法で
ある。

【００２８】また、本発明の半導体装置を作製する第３
の作製方法の構成は、基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を熱処理する工程と、前記第
１の絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気
にふれることなく積層形成する工程と、前記半導体膜の
少なくとも一部に結晶化を助長する触媒元素を添加する
工程と、前記半導体膜を結晶化して結晶質半導体膜を形
成する工程と、前記触媒元素をゲッタリングする工程
と、を有していることを特徴とする半導体素子からなる
半導体回路を備えた半導体装置の作製方法である。

【００２９】また、上記第１乃至３の作製方法の構成の
いずれか一において、前記第２の絶縁膜の膜厚は、前記
第１の絶縁膜の膜厚より薄く形成することを特徴として
いる。

【００３０】また、上記第１乃至３の作製方法の構成の
いずれか一において、前記第１の絶縁膜を熱処理する工
程の加熱温度は、２００〜７００℃であることを特徴と
している。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態の一例
を説明する。

【００３２】本発明者は、様々な構造を有するＴＦＴの
作製実験をおこなったが、使用したクリーンルームの清
浄度がある程度、制御されているにもかかわらず、ＴＦ
Ｔのしきい値電圧がバラツキ、それが画像のバラツキと
して確認されてしまっていた。

【００３３】このようなＴＦＴの電気特性、特にしきい
値電圧のバラツキの問題を解決することを目的とした従
来技術としては下地膜と半導体膜を連続形成することが
有効な手段の一つとして挙げられる。

【００３４】しかしながら、単に下地膜と半導体膜を連
続成膜することだけでは優れた特性のＴＦＴは決して得
られることなく、信頼性においては極めて低いものとな
った。特に、高画質、高精細な表示を得るため、要求さ
れているディスプレイの表示画素数が年々増加してお
り、大量生産を実施する際において、しきい値電圧のバ
ラツキと同様にＴＦＴの信頼性が重要視されている。そ
こで、本発明者は、ＴＦＴの信頼性を向上させるために
は膜厚２００ｎｍ以上の下地膜を熱処理すればよいこと
を様々な実験結果により見出した。しかし、下地膜を熱
処理すると、下地膜と半導体膜の間の界面を清浄にする
ことができないため、しきい値電圧がばらついた。

【００３５】そこで、本発明者は、第１の下地膜を熱処
理した後、第２の下地膜と半導体膜を連続形成すること
によって従来にない極めて高性能なＴＦＴが作製される
ことを見出した。この本発明の構成は、単なる従来技術
の組み合わせではなく、第１の下地膜の熱処理と、第２
の下地膜と半導体膜の間の清浄な界面形成と、熱処理さ
れた第１の下地膜と半導体膜の間の応力の緩和と、各膜
同士の密着性の向上とが行われることによって初めて得
られる複合的な技術の結果であり、その結果がこれまで
のＴＦＴ特性から飛躍的な進歩を可能としたのである。

【００３６】本願発明の第２の下地膜としては、酸化珪
素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯ_XＮ_y）、
またはこれらの積層膜等を用いることができる。応力の
緩和を重視するなら酸化珪素膜が好ましい。また、不純
物の拡散防止を重視するなら窒化珪素膜が好ましい。特
に、窒化珪素膜よりも応力が小さく、酸化珪素膜より不
純物の拡散防止効果の高い窒化酸化珪素膜が最適であ
る。この第２の下地膜１０１ｂの形成手段としては熱Ｃ
ＶＤ法、プラズマＣＶＤ法、スパッタ法、蒸着法、減圧
熱ＣＶＤ法等の公知の手段を用いて半導体膜と連続形成
することができる。また、この第２の下地膜の膜厚範囲
が、１０〜１００ｎｍ、好ましくは２０〜６０ｎｍであ
れば、半導体膜との清浄な界面を形成するとともに、第
１の下地膜と熱膨張係数に差がある半導体膜の間の応力
を緩和するバッファ層の役目を果たすことができる。

【００３７】本願発明によれば、大規模なクリーンルー
ム内においても、そのクリーンルーム内の清浄度にかか
わらず、極めて高品質な半導体膜、清浄な界面が同時に
実現可能である。従って、クリーンルームを清浄化する
ことによるコストアップを抑えることができる。

【００３８】また、本願発明によれば、大気解放による
バラツキを低減することができるため、ロット間や基板
間でのバラツキも低減できる。

【００３９】上記本願発明の実施形態について以下に示
す実施例でもってさらに詳細な説明を行うこととする。

【００４０】

【実施例】以下に本発明の実施例を説明するが、特にこ
れらの実施例に限定されないことは勿論である。

【００４１】〔実施例１〕本実施例では本願発明を用
いてトップゲート型ＴＦＴを作製する場合の例について
説明する。なお、本実施例ではＮチャネル型ＴＦＴを用
いて説明を行う。

【００４２】本発明の半導体装置およびその作製方法の
実施形態を示す簡略断面図である図１〜図４を用いて簡
略に説明する。

【００４３】まず、基板１００を用意する。基板１００
としては、ガラス基板、石英基板、結晶性ガラスなどの
絶縁性基板、セラミック基板、ステンレス基板、金属
（タンタル、タングステン、モリブデン等）基板、半導
体基板、プラスチック基板（ポリエチレンテレフタレー
ト基板）等を用いることができる。本実施例においては
基板１００としてガラス基板（コーニング１７３７；歪
点６６７℃）を用いた。

【００４４】次に、基板１００上に第１の絶縁膜（以
下、本明細書中では第１の下地膜と称す）１０１ａを形
成する。第１の下地膜１０１ａとしては、酸化珪素膜、
窒化珪素膜、窒化酸化珪素膜（ＳｉＯ_XＮ_y）、または
これらの積層膜等を用いることができる。第１の下地膜
１０１ａの形成手段としては熱ＣＶＤ法、プラズマＣＶ
Ｄ法、スパッタ法、蒸着法、減圧熱ＣＶＤ法等の公知の
手段を用い、１００〜５００ｎｍの膜厚範囲で用いるこ
とができる。なお、２００ｎｍ以上の膜厚を有した下地
膜を熱処理すれば、基板からの不純物の拡散を十分防ぐ
ことができるため、信頼性の高いＴＦＴを作製すること
ができる。本実施例では、第１の下地膜１０１ａとし
て、ＴＥＯＳと酸素（Ｏ₂）を原料ガスに用い、プラズ
マＣＶＤ装置によって膜厚２００ｎｍの酸化珪素膜を成
膜した。（図１（Ａ））

【００４５】次いで、第１の下地膜１０１ａに熱処理を
施し、第１の下地膜１０１ａ’を形成する。（図１
（Ｂ））ここでの熱処理は基板の歪点以下、好ましくは
２００〜７００℃で行う。本実施例では６４０℃、４時
間の熱処理を行った。この熱処理は、ＴＦＴの信頼性を
向上させるために必要である。この際、第１の下地膜１
０１ａの表面は大気にさらされる。

【００４６】次いで、熱処理された第１の下地膜１０１
ａ’上に、第２の絶縁膜１０１ｂ（以下、本明細書中で
は第２の下地膜と称す）と半導体膜１０２とを大気にふ
れさせることなく積層形成する。（図１（Ｃ））こうす
ることにより、半導体膜、特にチャネル形成領域を構成
する領域と第２の下地膜１０１ｂとの界面を良好なもの
とした。

【００４７】また、半導体膜と熱処理された第１の下地
膜は直接接していないが、第１の下地膜と比較して第２
の下地膜の膜厚を薄くすることにより、ＴＦＴの信頼性
を向上することができた。

【００４８】即ち、本実施例においては、熱処理された
第１の下地膜によりＴＦＴの信頼性を向上させ、さらに
第２の下地膜により良好なＳｉ／ＳｉＯ₂界面を形成さ
せる。なお、第１の下地膜と第２の下地膜との界面にお
ける不純物の濃度は大気にふれるため、第２の下地膜と
活性層との界面と比較して高く、界面において急峻なピ
ークを示した。特にボロン元素の濃度のピークの最高値
は３×１０¹⁷atoms ／ｃｍ³以上であった。

【００４９】第２の下地膜１０１ｂとしては、酸化珪素
膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯ_XＮ_y）、ま
たはこれらの積層膜等を用いることができる。この第２
の下地膜１０１ｂの形成手段としては熱ＣＶＤ法、プラ
ズマＣＶＤ法、スパッタ法、蒸着法、減圧熱ＣＶＤ法等
の公知の手段を用い、１０〜１００ｎｍ、好ましくは２
０〜６０ｎｍの膜厚範囲で用いることができる。本実施
例では、第２の下地膜１０１ｂとしてＴＥＯＳと酸素
（Ｏ₂）を原料ガスに用い、プラズマＣＶＤ装置によっ
て膜厚２０ｎｍの酸化珪素膜を成膜した。

【００５０】また、半導体膜１０２としては、非晶質珪
素膜、微結晶を有する非晶質半導体膜、微結晶半導体
膜、非晶質ゲルマニウム膜、Ｓｉ_XＧｅ_1-X（０＜Ｘ＜
１）で示される非晶質シリコンゲルマニウム膜、または
これらの積層膜を２０〜７０ｎｍ（代表的には４０〜５
０ｎｍ）の膜厚範囲で用いることができる。半導体膜１
０２の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ
法、減圧熱ＣＶＤ法、スパッタ法等の公知の手段を用い
ることができる。本実施例では、半導体膜１０２として
非晶質珪素膜を５０ｎｍの膜厚で成膜した。

【００５１】なお、本実施例では第２の下地膜を形成す
る第１のチャンバー４４と、半導体膜を形成する第２の
チャンバー４５とを少なくとも備えたマルチチャンバー
（図７に示す装置）を用いて、大気にふれることなく各
チャンバー間を移動させることにより積層形成させた。
また、同一チャンバーで反応ガスを入れ換えることによ
り積層形成する構成としてもよい。

【００５２】こうして図１（Ｃ）の状態が得られたら、
非晶質珪素膜からなる半導体膜１０２に結晶化処理を施
して結晶質珪素膜からなる半導体膜１０２’を形成す
る。本実施例では半導体膜に対して赤外光または紫外光
の照射による結晶化（以下、レーザー結晶化と呼ぶ）を
行った。結晶化技術として紫外光を用いる場合はエキシ
マレーザー光または紫外光ランプから発生する強光を用
いればよく、赤外光を用いる場合は赤外線レーザー光ま
たは赤外線ランプから発生する強光を用いればよい。本
実施例では大気中でエキシマレーザー光を線状にビーム
形成して照射した。（図１（Ｄ））なお、大気にさらし
てレーザー結晶化を行った場合には表面に薄い酸化膜が
形成されるが本実施例では簡略化のため図示しない。ま
た、本実施例では大気中で行ったが、特に限定されず、
不活性雰囲気、または真空中でレーザー結晶化してもよ
い。

【００５３】また、結晶化処理としては、公知の如何な
る技術、例えばレーザー結晶化処理、熱結晶化処理、ま
たは触媒元素を用いた熱結晶化処理を用いることができ
る。なお、レーザー結晶化の条件（レーザー光の波長、
オーバーラップ率、照射強度、パルス幅、繰り返し周波
数、照射時間等）は、絶縁膜１０５の膜厚、初期半導体
膜１０４の膜厚、基板温度等を考慮して実施者が適宜決
定すればよい。照射条件としては、パルス周波数が３０
Ｈｚ、オーバーラップ率は９６％、レーザーエネルギー
密度は１００〜５００mJ/cm²であり本実施例では３５９
mJ/cm²とした。また、レーザー結晶化の条件によって
は、半導体膜が溶融状態を経過して結晶化する場合や、
半導体膜が溶融せずに固相状態、もしくは固相と液相の
中間状態で結晶化する場合がある。

【００５４】次いで、得られた半導体膜１０２’をパタ
ーニングして、所望の形状を有する活性層１０３を形成
した。（図１（Ｅ））

【００５５】なお、図１（Ｄ）または図１（Ｅ）の工程
後、しきい値電圧制御をするために不純物の添加を行な
い、チャネル形成領域となる領域に不純物を添加する工
程を加えてもよい。また、図１（Ｄ）と図１（Ｅ）の工
程順序を変更して、半導体膜をパターニングした後、結
晶化させてもよい。

【００５６】次に、活性層を覆って、絶縁膜（後の工程
によりゲート絶縁層となる）１０４と（導電膜ゲート配
線形成材料層）１０５を形成した。（図２（Ａ））絶縁
膜１０４としては、酸化珪素膜、窒化珪素膜、窒化酸化
珪素膜（ＳｉＯ_XＮ_y）、有機樹脂膜（ＢＣＢ膜等）、
またはこれらの積層膜等を用いることができる。第３の
絶縁膜１０４の形成手段としては熱ＣＶＤ法、プラズマ
ＣＶＤ法、減圧熱ＣＶＤ法、スパッタ法、蒸着法、塗布
法等の公知の手段を用い、１０〜３００ｎｍの膜厚範囲
で用いることができる。本実施例では、第３の絶縁膜１
０４として酸化珪素膜を１５０ｎｍの膜厚で成膜した。

【００５７】また、導電膜１０５としては、導電性材料
または半導体材料、例えば、アルミニウム（Ａｌ）、タ
ンタル（Ｔａ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、ハフニ
ウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔ
ｉ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、シリサイド
等を主成分とする層からなる単層構造または積層構造を
用いることができる。導電膜１０５としては、１０〜５
００ｎｍの膜厚範囲で用いることができる。本実施例で
は導電膜１０５としてアルミニウム膜を４００ｎｍの膜
厚で成膜した。

【００５８】次いで、マスク１０８を用いて導電膜１０
５をパターニングしてゲート配線を形成する材料層１０
７を形成し、さらに第３の絶縁膜１０４をパターニング
してゲート絶縁層１０６を形成した。（図２（Ｂ））

【００５９】そして、本実施例では、ゲート配線を形成
する材料層１０７に第１の陽極酸化を施して多孔質な陽
極酸化膜（図示しない）を形成した。さらに第２の陽極
酸化膜を施して緻密な陽極酸化膜１０９を形成し、その
後、多孔質な陽極酸化膜とマスク１０８を除去した。ま
た、上記陽極酸化を施さず、ゲート配線を保護するため
にゲート配線を覆う絶縁膜からなる保護膜を形成する工
程を加えてもよい。

【００６０】次いで、ゲート配線をマスクとして、Ｎ型
の導電性を付与する不純物を活性層１０３に添加する。
また、活性層に選択的に所定の領域に添加するためのマ
スクを形成してもよい。不純物の添加は、イオン注入
法、プラズマドーピング法、レーザードーピング法等の
公知の手段を用いればよい。ただし、不純物イオンが活
性層の所定の領域に所望の量添加されるようにドーピン
グ条件、ドーズ量、加速電圧等を調節する。本実施例で
は、Ｎ型の導電性を付与する不純物としてリン元素を用
い、１１２、１１３で示される低濃度不純物領域のリン
濃度が、ＳＩＭＳ分析で１×１０¹⁵〜１×１０¹⁷atoms
／ｃｍ³になるように調節した。また、１１０、１１１
で示される高濃度不純物領域のリン濃度が、ＳＩＭＳ分
析で１×１０²⁰〜８×１０²¹atoms ／ｃｍ³になるよう
に調節した。（図２（Ｃ））

【００６１】高濃度不純物領域（ｎ⁺型領域）１１０、
１１１はソース領域、ドレイン領域となり、低濃度不純
物領域（ｎ^-型領域）１１２、１１３はＬＤＤ領域とな
る。また、リンイオン、ボロンイオンが注入されなかっ
た領域が後にキャリアの移動経路となる真性または実質
的に真性なチャネル形成領域１１４となる。

【００６２】なお、本明細書中で真性とは、シリコンの
フェルミレベルを変化させうる不純物を一切含まない領
域を指し、実質的に真性な領域とは、電子と正孔が完全
に釣り合って導電型を相殺させた領域、即ち、しきい値
電圧制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０¹⁵
〜１×１０¹⁷atoms ／ｃｍ³）でＮ型またはＰ型を付与
する不純物を含む領域、または意図的に逆導電型不純物
を添加することにより導電型を相殺させた領域を示す。

【００６３】また、図２（Ｂ）において、絶縁膜１０４
のパターニングを行わず、絶縁膜１０４を介して不純物
の添加を行った後、絶縁膜１０４のパターニングを行う
工程としてもよい。

【００６４】次に、ソース領域およびドレイン領域にお
ける不純物の活性化効果、またはドーピング工程で損傷
した活性層の結晶構造の回復効果を得るための公知の技
術、例えば熱アニールまたはレーザーアニールを行う。
本実施例では、照射条件がパルス周波数５０Ｈｚ、レー
ザーエネルギー密度１７９mJ/cm²のレーザー光を照射し
た後、熱活性化処理（窒素雰囲気下、４５０℃、２時
間）を施した。

【００６５】次いで、層間絶縁膜１１５を成膜し、ソー
ス領域、ドレイン領域上を露出させるコンタクトホール
を形成した後、金属膜を形成し、これをパターニングし
て、ソース領域、ドレイン領域と接触する金属配線１１
６〜１１７を形成する。最後に水素化処理（水素雰囲
気、３５０℃、２時間）を行なう。（図２（Ｄ））こう
して、本実施例におけるＮチャネル型ＴＦＴの作製を完
了する。

【００６６】本実施例では第２の下地膜と前記チャネル
形成領域との界面における酸素の濃度を２×１０¹⁹atom
s ／ｃｍ³以下、炭素、窒素の濃度を５×１０¹⁸atoms
／ｃｍ³以下とすることができた。

【００６７】なお、本実施例ではＮチャネル型ＴＦＴの
作製方法を例示したが、Ｐチャネル型ＴＦＴにするなら
ば、上記不純物添加工程で不純物イオンとしてＰ型を付
与するボロンイオンを添加すればよい。

【００６８】本実施例においては、第２の下地膜の影響
および絶縁膜の熱処理の影響を比較するために、本実施
例の作製方法におけるＴＦＴのしきい値電圧と、本実施
例とは異なる作製方法によるＴＦＴのしきい値電圧とを
測定した。また、第２の下地膜の膜厚の影響を比較する
ために、上記作製方法を用いて第２の下地膜の膜厚の異
なるＴＦＴを作製し、各々のＴＦＴのしきい値電圧（Ｖ
ｔｈ）を測定した。本実施例では、同一条件で作製され
た複数の基板を用意して、それら基板内のランダムな測
定点におけるＴＦＴ〔Ｌ（チャネル長）／Ｗ（チャネル
幅）＝８／２００μｍ〕をルートＩＤ外挿法（ドレイン
電圧Ｖ_D＝１４Ｖ、ゲート電圧Ｖ_G＝−２０Ｖ〜２０
Ｖ）を用いて測定した。図８はＮチャネル型ＴＦＴのし
きい値電圧の分布図であり、図９はＰチャネル型ＴＦＴ
のしきい値電圧の分布図を示す。

【００６９】なお、本明細書中でしきい値電圧（Ｖｔ
ｈ）とは、ＴＦＴをオフ状態からオン状態に変化させる
ために必要なゲート配線に印加する電圧値を示す。

【００７０】また、同様に図１０はＮチャネル型ＴＦＴ
のしきい値電圧の変化量（ΔＶｔｈ）であり、図１１は
Ｐチャネル型ＴＦＴのしきい値電圧の変動を示す。ΔＶ
ｔｈは、ルートＩＤ外挿法による測定を１０回連続して
行なうことによってＴＦＴ〔Ｌ／Ｗ＝８／８μｍ〕にス
トレスを与え、１回目のしきい値電圧Ｖｔｈ₁と１０回
目のＶｔｈ₁₀を測定し、その変化量をΔＶｔｈとしてい
る。このΔＶｔｈの値が小さければ小さい程、ＴＦＴの
劣化が少なく信頼性が高いことを示す。

【００７１】以下に示した作製条件によるＴＦＴをそれ
ぞれ（基板２〜３枚、各基板内４〜１６点）測定し、デ
ータＡ〜Ｈを得た。

【００７２】Ａ）下地膜とa-Si膜を連続形成したＴＦＴ
（従来例１）Ｂ）下地膜を形成した後、a-Si膜を成膜したＴＦＴ（従
来例２）Ｃ）下地膜を形成し熱処理を行なった後、a-Si膜を成膜
したＴＦＴ（従来例３）Ｄ）第１の下地膜を形成し熱処理を行なった後、第２の
下地膜（５ｎｍ）とa-Si膜を連続形成したＴＦＴＥ）第１の下地膜を形成し熱処理を行なった後、第２の
下地膜（１０ｎｍ）とa-Si膜を連続形成したＴＦＴＦ）第１の下地膜を形成し熱処理を行なった後、第２の
下地膜（２０ｎｍ）とa-Si膜を連続形成したＴＦＴ（本
実施例）Ｇ）第１の下地膜を形成し熱処理を行なった後、第２の
下地膜（５０ｎｍ）とa-Si膜を連続形成したＴＦＴＨ）第１の下地膜を形成し熱処理を行なった後、第２の
下地膜（１００ｎｍ）とa-Si膜を連続形成したＴＦＴ

【００７３】以下に第２の下地膜の影響を考察する。

【００７４】図８〜図１１に示したデータＡ（従来例
１）に注目すると、データＣのＶｔｈについては２〜３
Ｖに抑えられ良好な値を示しているが、ΔＶｔｈが大き
いために信頼性の低いＴＦＴとなっている。

【００７５】また、データＢ（従来例２）に注目する
と、ＶｔｈについてはデータＡと比較して若干プラスに
シフトしており、データＡと同様にΔＶｔｈが大きくな
っている。これらの結果（データＡ及びＢ）から、下地
膜とa-Si膜を大気にふれさせずに連続形成すると、不純
物の少ない界面を保持できるため、Ｖｔｈのプラスシフ
トを抑えられることを本発明者は見出した。

【００７６】また、データＣ（従来例３）に注目する
と、Ｖｔｈについては大幅にプラスにシフトしており５
〜８Ｖとなっているが、ΔＶｔｈが非常に小さく信頼性
の高いＴＦＴとなっている。これらの結果から、下地膜
を熱処理すると、しきい値電圧の変化量ΔＶｔｈを小さ
くすることができる、即ちＴＦＴの信頼性が向上するこ
とを本発明者は見出した。

【００７７】これら従来例１〜３のＴＦＴに対して、本
実施例のＴＦＴは、第１の下地膜を熱処理した後、薄い
第２の下地膜とa-Si膜（半導体膜）を連続形成すること
によって、データＤ〜Ｈ、特にデータＥ（本実施例）か
らわかるように、Ｖｔｈのプラスシフトが抑えられ、且
つ、ΔＶｔｈが小さく信頼性の高いＴＦＴとなった。

【００７８】以上の知見から、しきい値電圧（Ｖｔｈ）
は、半導体膜に直接接する膜、即ち、薄い第２の下地膜
とa-Si膜の界面特性に左右されるが、しきい値電圧の変
動（ΔＶｔｈ）は、半導体に直接接する膜、即ち、薄い
第２の下地膜に起因するものではなく、熱処理された第
１の下地膜に起因していることを本発明者は見出した。
また、第２の下地膜は、第１の下地膜と半導体膜との間
の応力を緩和するバッファ層として機能していることを
本発明者は見出した。

【００７９】また、以下に第２の下地膜の膜厚の影響を
考察する。

【００８０】図８及び図９に示したデータＤ〜Ｈを見る
と、Ｖｔｈは第２の下地膜の膜厚に対し、Ｎチャネル型
ＴＦＴでは単調減少し、Ｐチャネル型ＴＦＴでは一度大
きく負に変化した後単調増加している。また、図１０お
よび図１１に示したデータＤ〜Ｈを見ると、ΔＶｔｈは
第２の下地膜の膜厚に対し、Ｐチャネル型ＴＦＴでは２
０ｎｍ以上で低減されており、Ｎチャネル型ＴＦＴでは
５０ｎｍ以上で増加している。

【００８１】これらの結果から第１の下地膜を２００ｎ
ｍとした場合、第２の膜厚は、１０ｎｍ以上、好ましく
は２０〜５０ｎｍが望ましい。ただし、上記膜厚は設定
膜厚であり、実際の膜厚は、設定膜厚より大きめとなる
ため、第２の膜厚は、実測値で２０〜６０ｎｍとするこ
とが望ましい。

【００８２】なお、本実施例では、しきい値電圧の変化
量（ΔＶｔｈ）を測定するための信頼性試験を行った
が、特に限定されず、一般的なBias-Tempreture-Stress
による信頼性試験でも同様の実験結果が得られる。

【００８３】本実施例の作製方法を利用して半導体素子
（ＴＦＴ）からなる半導体回路を備えた半導体装置につ
いて、図３及び図４を用いてその構造の一例を説明す
る。

【００８４】本実施例では、図３に周辺駆動回路部の一
部を構成するＣＭＯＳ回路（インバータ回路）が示され
ている。また、図３に使われている符号は図１または図
２と同一である。図３において、インバ─タ回路の上面
図の点線Ａ−Ａ’で切断した断面が、ＣＭＯＳ回路の断
面構造に相当する。なお、図３（Ａ）のインバータ回路
図、インバータ回路の上面図における各端子部ａ、ｂ、
ｃ、ｄは対応している。

【００８５】図３において、いずれのＴＦＴ（薄膜トラ
ンジスタ）も基板１００上に設けられた第１の下地膜１
０１ａ’と第２の下地膜１０１ｂとの積層膜上に形成さ
れる。インバータ回路のＮチャネル型ＴＦＴの場合に
は、第２の下地膜上に活性層としてチャネル形成領域１
１４とＮ型の高濃度不純物領域（ｎ⁺型領域）１１０、
１１１と、前記チャネル形成領域と前記高濃度不純物領
域の間に低濃度不純物領域（ｎ^-型領域）１１２、１１
３が形成されている。そして前記チャネル形成領域上に
は、ゲート絶縁層１０６を介してゲート配線１０７’が
形成されている。ゲート配線１０６は陽極酸化膜１０９
で保護されている。その上を覆う第１の層間絶縁膜１１
５にコンタクトホールを形成して高濃度不純物領域に配
線１１６、１１７が接続されている。

【００８６】一方、Ｐチャネル型のＴＦＴは、活性層と
して高濃度不純物領域（ｐ⁺型領域）１１０’、１１
１’と、チャネル形成領域１１４’と、前記ｐ⁺型領域
とチャネル形成領域の間に低濃度不純物領域（ｐ^-型領
域）１１２’、１１３’が形成される。ｐ⁺型領域１１
０’、１１１’には配線１１６、１１７’が形成され
る。活性層以外の部分は、上記Ｎチャネル型ＴＦＴと概
略同一構造である。

【００８７】また、図４に画素部の一部を構成する画素
ＴＦＴ（Ｎチャネル型ＴＦＴ）が示されている。また、
図４に使われている符号は図１または図２と同一であ
る。また、図４（Ａ）において、点線Ａ−Ａ’で切断し
た断面が、図４（Ｂ）の画素部の断面構造に相当する。

【００８８】画素部に形成されたＮチャネル型ＴＦＴに
ついては、第１の層間絶縁膜１１５を形成する部分ま
で、インバータ回路のＮチャネル型ＴＦＴと同一構造で
ある。そして、高濃度不純物領域（ｎ⁺型領域）１１
０、１１１には配線１１６、１１７が接続され、その上
に第２の層間絶縁膜１１８と、ブラックマスク１１９と
が形成される。さらに、その上に第３の層間絶縁膜１２
０が形成され、ＩＴＯ、ＳｎＯ₂等の透明導電膜からな
る画素電極１２１が接続される。この画素電極は画素Ｔ
ＦＴを覆い、且つブラックマスクと補助容量を形成して
いる。本実施例では一例として透過型のＬＣＤを作製し
たが特に限定されない。例えば、画素電極の材料として
反射性を有する金属材料を用い、画素電極のパターニン
グの変更、または幾つかの工程の追加／削除を適宜行え
ば反射型のＬＣＤを作製することが可能である。

【００８９】なお、本実施例では、画素部の画素ＴＦＴ
のゲート配線をダブルゲート構造としているが、オフ電
流のバラツキを低減するために、トリプルゲート構造等
のマルチゲート構造としても構わない。また、開口率を
向上させるためにシングルゲート構造としてもよい。

【００９０】なお、同一基板上に図３に示した周辺駆動
回路部と、図４に示した画素部とを作製することも可能
である。

【００９１】また、本実施例ではトップゲート型ＴＦＴ
を例にとって説明してきたが、本願発明の構成はボトム
ゲート型ＴＦＴに適用することもできる。

【００９２】〔実施例２〕本実施例は、実施例１とは
異なる方法により結晶質珪素膜を得る例である。本実施
例では、珪素の結晶化を助長する触媒元素を利用して、
結晶質半導体膜を形成する。基本的な構成は実施例１と
ほぼ同様であるので、相違点のみに着目して説明する。

【００９３】本実施例は、第２の下地膜と半導体膜１０
２を連続形成する工程（図１（Ｃ））までは、実施例１
と同一である。

【００９４】図１（Ｃ）と同じ状態を得た後、半導体膜
１０２の表面に珪素の結晶化を助長する触媒元素を導入
する。珪素の結晶化を助長する触媒元素としては、Ｎ
ｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた
一種または複数種類の元素が用いられる。本実施例では
前記触媒元素の内、非晶質珪素膜中の拡散速度が早く、
極めて良好な結晶性を得ることができるＮｉを用いた。

【００９５】また、上記触媒元素を導入する箇所として
は、特に限定されないが、非晶質珪素膜の全面、または
マスクを適宜形成することにより選択的に導入する。

【００９６】また、非晶質珪素膜に触媒元素を導入する
方法としては、触媒元素を非晶質珪素膜の表面に接触さ
せ得る方法、または非晶質珪素膜の膜中に保持させ得る
方法であれば特に限定されない。例えば、スパッタ法、
ＣＶＤ法、プラズマ処理法、吸着法、イオン注入法、ま
たは触媒元素を含有した溶液を塗布する方法を使用する
ことができる。これらの内、溶液を塗布する方法は簡便
であり、触媒元素の濃度調整が容易であるという点で有
用である。金属塩としては各種塩を用いることができ、
溶媒としては水のほか、アルコール類、アルデヒド類、
エーテル類、その他の有機溶媒、或いは水と有機溶媒の
混合溶媒を用いることができる。本実施例では、塗布方
法を用い、１０〜１００００ｐｐｍ、好ましくは１００
〜１００００ｐｐｍ（重量換算）の範囲のニッケルを含
んだ溶液を塗布した。ただし、非晶質珪素膜の膜厚を考
慮に入れて適宜添加量を調節する必要がある。このよう
にして得られた非晶質珪素膜における膜中のニッケル濃
度は１×１０¹⁹〜１×１０ ²¹atoms ／ｃｍ³となる。

【００９７】以上のようにして触媒元素を非晶質珪素膜
に導入した後、加熱処理（５５０℃、４時間）により結
晶化を行ない結晶質半導体膜を得る。また、加熱処理に
代えてレーザー光を照射する工程を加えてもよい。

【００９８】また、上記工程の後、結晶質半導体膜中の
前記触媒元素を低減するためのゲッタリング処理工程
（特開平9-312260号公報、特開平8-330602号公報等の技
術）を行うことが好ましい。なお、特開平9-312260号公
報には、結晶質半導体膜の前記触媒元素を酸化性雰囲気
中での熱酸化（４５０〜１１００℃）で形成される熱酸
化膜中にゲッタリングさせ、その熱酸化膜を除去するゲ
ッタリング処理工程が記載されている。

【００９９】本実施例では、リンのゲッタリング作用を
利用して、結晶質半導体膜中のニッケル元素を低減し
た。

【０１００】ゲッタリング処理工程は、まず、上記結晶
化工程を終了後、マスクを用いて結晶質半導体膜へ選択
的にリンをド─ピングして、リン濃度が１×１０¹⁹〜１
×１０²¹atoms ／ｃｍ³であるリン添加領域を形成す
る。次いで、窒素雰囲気中で６００℃、１２時間加熱し
てリン添加領域にニッケルを捕獲させる。これによっ
て、リン添加領域以外の領域のニッケル濃度は５×１０
¹⁷atoms ／ｃｍ³以下（好ましくは２×１０¹⁷atoms ／
ｃｍ³以下）に低減することができる。

【０１０１】次いで、上記ゲッタリング工程が終了した
後、マスクを除去し、さらにパターニングして活性層を
形成する。ここでは、リン添加領域以外の領域を用いて
活性層を形成する。

【０１０２】活性層のパターニング工程後の工程は、実
施例１と同様な工程を順次行うことにより図２（Ｄ）の
状態のＴＦＴが得られる。

【０１０３】本実施例の作製方法を用いて作製したＴＦ
Ｔのしきい値電圧Ｖｔｈと、しきい値電圧の変化量ΔＶ
ｔｈを実施例１と同様に測定した。また、第２の下地膜
の影響を比較するために、第１の下地膜２００ｎｍのみ
のＴＦＴ（比較例１）のしきい値電圧（Ｖｔｈ）及びし
きい値電圧の変化量（ΔＶｔｈ）を測定した。図１２は
Ｎチャネル型ＴＦＴのしきい値電圧の分布図であり、図
１３はＰチャネル型ＴＦＴのしきい値電圧の分布図を示
す。

【０１０４】また、同様に図１４はＮチャネル型ＴＦＴ
のしきい値電圧の変化量（ΔＶｔｈ）の分布図であり、
図１５はＰチャネル型ＴＦＴのしきい値電圧の変化量の
分布図を示す。

【０１０５】以下に第２の下地膜の影響を考察する。

【０１０６】図１２〜図１５に示したデータに注目する
と、本実施例は比較例１よりもしきい値電圧が小さく、
第２の下地膜を設けることによってしきい値電圧のプラ
スシフトが抑えられている。また、本実施例は、比較例
１と同様に第１の下地膜が熱処理されているため、しき
い値電圧の変動（ΔＶｔｈ）が小さく、特にＰチャネル
においては、しきい値電圧の変動がほとんどないＴＦＴ
が得られた。

【０１０７】〔実施例３〕本実施例は、実施例１とは
異なる方法により結晶質半導体膜を得る例である。本実
施例では、レーザービーム形状を長方形または正方形に
成形し、一度の照射で数ｃｍ²〜数百ｃｍ²の領域に均
一なレーザー結晶化処理により結晶質珪素膜を得る方法
に関する。基本的な構成は実施例１とほぼ同様であるの
で、相違点のみに着目して説明する。

【０１０８】本実施例では、図１（Ｃ）の工程において
エキシマレーザー光を面状に加工して照射する。レーザ
ー光を面状に加工する場合は数十ｃｍ²程度（好ましく
は１０ｃｍ²以上）の面積を一括照射できる様にレーザ
ー光を加工する必要がある。そして照射面全体を所望の
レーザーエネルギー密度でアニールするためには、トー
タルエネルギーが５Ｊ以上、好ましくは１０Ｊ以上の出
力のレーザー装置を用いる。

【０１０９】その場合、エネルギー密度は１００〜８０
０mJ/cm²とし、出力パルス幅は１００nsec以上、好まし
くは２００nsec〜１msecとすることが好ましい。２００
nsec〜１msecというパルス幅を実現するにはレーザー装
置を複数台連結し、各レーザー装置の同期をずらすこと
で複数パルスの混合した状態を作れば良い。

【０１１０】本実施例の様な面状のビーム形状を有する
レーザー光を照射することにより大面積に均一なレーザ
ー照射を行うことが可能である。即ち、活性層の結晶性
（結晶粒径や欠陥密度等を含む）が均質なものとなり、
ＴＦＴ間の電気特性のばらつきを低減することができ
る。

【０１１１】なお、本実施例は実施例１または２との組
み合わせが容易であり、その組み合わせ方は自由であ
る。

【０１１２】〔実施例４〕本実施例では、本願発明に
よって作製された液晶表示装置の例を図５に示す。画素
ＴＦＴ（画素スイッチング素子）の作製方法やセル組工
程は公知の手段を用いれば良いので詳細な説明は省略す
る。

【０１１３】図５において５００は絶縁表面を有する基
板（酸化シリコン膜を設けたプラスチック基板）、５０
１は画素部、５０２は走査線駆動回路、５０３は信号線
駆動回路、５３０は対向基板、５１０はＦＰＣ（フレキ
シブルプリントサーキット）、５２０はロジック回路で
ある。ロジック回路５２０としては、Ｄ／Ａコンバー
タ、γ補正回路、信号分割回路などの従来ＩＣで代用し
ていた様な処理を行う回路を形成することができる。勿
論、基板上にＩＣチップを設けて、ＩＣチップ上で信号
処理を行うことも可能である。

【０１１４】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればＥＬ（エレクトロルミネッセンス）表示装
置やＥＣ（エレクトロクロミックス）表示装置に本願発
明を適用することも可能であることは言うまでもない。

【０１１５】また、本願発明を用いて作製できる液晶表
示装置は透過型か反射型かは問わない。どちらを選択す
るのも実施者の自由である。この様に本願発明はあらゆ
るアクティブマトリクス型の電気光学装置（半導体装
置）に対して適用することが可能である。

【０１１６】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例３のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。

【０１１７】〔実施例５〕本願発明は従来のＩＣ技術
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体回路に適用できる。例えば、ワ
ンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩ
Ｃプロセッサ等のマイクロプロセッサに適用しても良い
し、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正
回路、信号分割回路等）に代表される信号処理回路や携
帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用
の高周波回路に適用しても良い。

【０１１８】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。本願発明はその様な半導体
装置に対しても適用可能である。

【０１１９】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例３のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。

【０１２０】〔実施例６〕本発明を実施して形成された
ＴＦＴは様々な電気光学装置に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本発明を実施できる。

【０１２１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、ウエアラブルディスプレイ、
カーナビゲーション、パーソナルコンピュータ、携帯情
報端末（モバイルコンピュータ、携帯電話または電子書
籍等）などが挙げられる。それらの一例を図６に示す。

【０１２２】図６（Ａ）はパーソナルコンピュータであ
り、本体２００１、画像入力部２００２、表示部２００
３、キーボード２００４で構成される。本願発明を画像
入力部２００２、表示部２００３やその他の信号駆動回
路に適用することができる。

【０１２３】図６（Ｂ）はビデオカメラであり、本体２
１０１、表示部２１０２、音声入力部２１０３、操作ス
イッチ２１０４、バッテリー２１０５、受像部２１０６
で構成される。本願発明を表示部２１０２、音声入力部
２１０３やその他の信号駆動回路に適用することができ
る。

【０１２４】図６（Ｃ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
部２２０５で構成される。本願発明は表示部２２０５や
その他の信号駆動回路に適用できる。

【０１２５】図６（Ｄ）はゴーグル型ディスプレイであ
り、本体２３０１、表示部２３０２、アーム部２３０３
で構成される。本発明は表示部２３０２やその他の信号
駆動回路に適用することができる。

【０１２６】図６（Ｅ）はプログラムを記録した記録媒
体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示部２４０２やその他の
信号駆動回路に適用することができる。

【０１２７】図６（Ｆ）はデジタルカメラであり、本体
２５０１、表示部２５０２、接眼部２５０３、操作スイ
ッチ２５０４、受像部（図示しない）で構成される。本
願発明を表示部２５０２やその他の信号駆動回路に適用
することができる。

【０１２８】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０１２９】〔実施例７〕本発明を実施して形成された
ＴＦＴは様々な電気光学装置に用いることができる。即
ち、それら電気光学装置を液晶表示装置として組み込ん
だ電子機器全てに本発明を実施できる。

【０１３０】その様な電子機器としては、プロジェクタ
ー（リア型またはフロント型）などが挙げられる。それ
らの一例を図１６に示す。

【０１３１】図１６（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２で構成
される。本発明は投射装置の一部である液晶表示装置や
その他の信号駆動回路に適用することができる。

【０１３２】図１６（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は投射装
置の一部である液晶表示装置やその他の信号駆動回路に
適用することができる。

【０１３３】なお、図１６（Ｃ）は、図１６（Ａ）及び
図１６（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１６（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１３４】また、図１６（Ｄ）は、図１６（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、２８１３、２８１４、偏光
変換素子２８１５、集光レンズ２８１６で構成される。
なお、図１６（Ｄ）に示した光源光学系は一例であって
特に限定されない。例えば、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設け
てもよい。

【０１３５】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜５のどの
ような組み合わせからなる構成を用いても実現すること
ができる。ただし、本実施例におけるプロジェクター
は、透過型の液晶表示装置であり、反射型の液晶表示装
置には適用できないことは言うまでもない。

【０１３６】

【発明の効果】本願発明を実施することで、再現性が高
くＴＦＴの安定性を向上し、生産性の高いＴＦＴを得る
ことができる。

【０１３７】本願発明は、熱処理した第１の絶縁膜上
に、大気にふれることなく第２の絶縁膜と半導体膜を積
層形成することで、極めて良好な電気特性を示すＴＦＴ
を形成することが実現できる。特に、ＴＦＴの代表的な
パラメータであるしきい値電圧Ｖｔｈは、Ｎチャネル型
ＴＦＴで−０．５〜２Ｖ、Ｐチャネル型ＴＦＴで０．５
〜−２Ｖを実現できる。

【０１３８】また、第２の絶縁膜として２０ｎｍ以上の
膜厚があれば、±１０ｎｍの膜厚変動の範囲内におい
て、Ｖｔｈを±０．２Ｖ程度に抑制することができ、ば
らつきの少ない均一なＴＦＴを得ることができる。

【０１３９】さらに、ＴＦＴの信頼性の目安となるパラ
メータの一つであるしきい値電圧の変化量ΔＶｔｈにお
いても、小さくすることができ、信頼性の高いＴＦＴを
得ることができる。

【０１４０】また、ＴＦＴの代表的なパラメータである
サブスレッショルド係数（Ｓ値）は０．１〜０．３Ｖ／
ｄｅｃａｄｅを実現できる。

【図面の簡単な説明】

【図１】ＴＦＴの作製工程を示す図（実施例１）。

【図２】ＴＦＴの作製工程を示す図（実施例１）。

【図３】インバータ回路図、上面図及び断面構造図
の一例を示す断面図（実施例１）。

【図４】画素部の一例を示す断面図及び上面図（実
施例１）。

【図５】半導体装置（液晶表示装置）の構成を示す
図（実施例４）。

【図６】半導体装置（電子機器）の例を示す図（実
施例６）。

【図７】成膜装置の一例を示す図（実施例１）。

【図８】Ｎチャネル型ＴＦＴのしきい値電圧を示す
分布図（実施例１）。

【図９】Ｐチャネル型ＴＦＴのしきい値電圧を示す
分布図（実施例１）。

【図１０】Ｎチャネル型ＴＦＴのしきい値電圧の変
動を示す分布図（実施例１）。

【図１１】Ｐチャネル型ＴＦＴのしきい値電圧の変
動を示す分布図（実施例１）。

【図１２】Ｎチャネル型ＴＦＴのしきい値電圧を示
す分布図（実施例２）。

【図１３】Ｐチャネル型ＴＦＴのしきい値電圧を示
す分布図（実施例２）。

【図１４】Ｎチャネル型ＴＦＴのしきい値電圧の変
動を示す分布図（実施例２）。

【図１５】Ｐチャネル型ＴＦＴのしきい値電圧の変
動を示す分布図（実施例２）。

【図１６】半導体装置（電子機器）の例を示す図
（実施例７）。

【符号の説明】

１００基板１０１ａ第１の下地膜１０１ａ’ 熱処理された第１の下地膜１０１ｂ第２の下地膜１０２半導体膜１０２’ 結晶質半導体膜１０３活性層１０４絶縁膜１０５導電膜１０６ゲート絶縁層１０７、１０７’ ゲート配線１０８マスク１０９陽極酸化膜１１０、１１１ｎ⁺領域（ソース領域、ドレイン領
域）１１２、１１３ｎ^-領域（低濃度不純物領域）１１４チャネル形成領域１１５層間絶縁膜１１６、１１７配線

Claims

【特許請求の範囲】

【請求項１】基板上に第１の絶縁膜と、前記第１の絶縁
膜に接する第２の絶縁膜と、前記第２の絶縁膜に接する
チャネル形成領域と、前記チャネル形成領域の両側に形
成されたソース領域及びドレイン領域と、前記チャネル
形成領域に接するゲート絶縁層と、前記チャネル形成領
域上に前記ゲート絶縁層を介して設けられたゲート配線
とを有し、前記第２の絶縁膜の膜厚は、前記第１の絶縁
膜より薄いことを特徴とする半導体素子からなる半導体
回路を備えた半導体装置。
【請求項２】請求項１において、前記第１の絶縁膜と前
記第２の絶縁膜との界面における不純物濃度は、前記第
２の絶縁膜と前記チャネル形成領域との界面における不
純物濃度より高いことを特徴とする半導体素子からなる
半導体回路を備えた半導体装置。
【請求項３】請求項１または請求項２において、前記第
２の絶縁膜及び前記チャネル形成領域は、順次大気にふ
れることなく積層形成する工程を少なくとも経て形成さ
れたことを特徴とする半導体素子からなる半導体回路を
備えた半導体装置。
【請求項４】請求項１乃至３のいずれか一において、前
記第１の絶縁膜は、熱処理する工程を少なくとも経て形
成されたことを特徴とする半導体素子からなる半導体回
路を備えた半導体装置。
【請求項５】請求項１乃至４のいずれか一において、前
記第１の絶縁膜は膜厚１００〜５００ｎｍであることを
特徴とする半導体素子からなる半導体回路を備えた半導
体装置。
【請求項６】請求項１乃至５のいずれか一において、前
記第２の絶縁膜は膜厚１０〜１００ｎｍであることを特
徴とする半導体素子からなる半導体回路を備えた半導体
装置。
【請求項７】請求項１乃至６のいずれか一において、前
記第２の絶縁膜は、窒化珪素膜、窒化酸化珪素膜、酸化
珪素膜から選ばれた単層膜、またはそれらの積層膜であ
ることを特徴とする半導体素子からなる半導体回路を備
えた半導体装置。
【請求項８】請求項１乃至７のいずれか一において、前
記チャネル形成領域と前記ソース領域との間、または前
記チャネル形成領域と前記ドレイン領域との間の少なく
とも一方には、低濃度不純物領域が設けられていること
を特徴とする半導体素子からなる半導体回路を備えた半
導体装置。
【請求項９】請求項１乃至８のいずれか一において、少
なくとも前記ソース領域及び前記ドレイン領域には珪素
の結晶化を助長する触媒元素が含まれていることを特徴
とする半導体素子からなる半導体回路を備えた半導体装
置。
【請求項１０】請求項９において、前記触媒元素は、Ｎ
ｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた
少なくとも１つの元素、または複数の元素であることを
特徴とする半導体素子からなる半導体回路を備えた半導
体装置。
【請求項１１】基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜を熱処理する工程と、前記第１の
絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気にふ
れることなく積層形成する工程と、前記半導体膜を結晶
化して結晶質半導体膜を形成する工程と、を有している
ことを特徴とする半導体素子からなる半導体回路を備え
た半導体装置の作製方法。
【請求項１２】基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜を熱処理する工程と、前記第１の
絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気にふ
れることなく積層形成する工程と、前記半導体膜の少な
くとも一部に結晶化を助長する触媒元素を添加する工程
と、前記半導体膜を結晶化して結晶質半導体膜を形成す
る工程と、を有していることを特徴とする半導体素子か
らなる半導体回路を備えた半導体装置の作製方法。
【請求項１３】基板上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜を熱処理する工程と、前記第１の
絶縁膜上に、第２の絶縁膜と半導体膜とを順次大気にふ
れることなく積層形成する工程と、前記半導体膜の少な
くとも一部に結晶化を助長する触媒元素を添加する工程
と、前記半導体膜を結晶化して結晶質半導体膜を形成す
る工程と、前記触媒元素をゲッタリングする工程と、を
有していることを特徴とする半導体素子からなる半導体
回路を備えた半導体装置の作製方法。
【請求項１４】請求項１１乃至１３のいずれか一におい
て、前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜
厚より薄く形成することを特徴とする半導体素子からな
る半導体回路を備えた半導体装置の作製方法。
【請求項１５】請求項１１乃至１４のいずれか一におい
て、前記第１の絶縁膜を熱処理する工程の加熱温度は、
２００〜７００℃であることを特徴とする半導体素子か
らなる半導体回路を備えた半導体装置の作製方法。