JP2000181395A - マトリックス型表示装置 - Google Patents

マトリックス型表示装置

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JP2000181395A JP10375081A JP37508198A JP2000181395A JP 2000181395 A JP2000181395 A JP 2000181395A JP 10375081 A JP10375081 A JP 10375081A JP 37508198 A JP37508198 A JP 37508198A JP 2000181395 A JP2000181395 A JP 2000181395A
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孝次 沼尾
Shigetsugu Okamoto
成継 岡本
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UK Government
Sharp Corp
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Abstract

(57)【要約】 【課題】 １フィールド当たりのサブフィールド数を増
やすことなく、動画偽輪郭の発生を抑える。 【解決手段】 マトリックス型表示装置は、マトリック
ス状となるようにコモン電極Ｌにおいてｍ（＝１６）個
配置されると共にセグメント電極Ｓにおいてｎ（＝１
６）個配置された画素Ａijと、コモン電極Ｌに配置され
たｍ個の画素の表示状態を同時に制御し、かつ同一画素
を一定期間内に複数回点灯させることで階調表示を行う
制御部３１とを備える。制御部３１は、フィールド期間
のうちの第１フィールド期間で同じ表示情報に基づいて
表示状態を定める画素の組み合わせと、第１フィールド
期間に続く第２フィールド期間で同じ表示情報に基づい
て表示状態を定める画素の組み合わせとを異ならせる。
これにより、１選択期間内に隣接する異なるコモン電極
Ｌにおける各ｍ個の画素を同時に同一の表示状態にして
フィールド期間を短くすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、時間分割階調表示
が可能なプラズマ表示装置、強誘電性液晶表示装置等の
マトリックス型表示装置に係り、より詳しくは、このよ
うなマトリックス型表示装置の表示品位向上対策に関す
る。
【０００２】
【従来の技術】従来、大画面かつ大表示容量の実現が可
能な単純マトリックス型ディスプレイとして、強誘電性
液晶ディスプレイ（以下、ＦＬＣＤと略称する）が期待
されてきた。
【０００３】ＦＬＣＤでは、例えば、Ferroelectrics,
1991, Vol. 114, pp. 3-26でキャノンより“HIGH RESOL
UTION, LARGE AREA FLC DISPLAY WITH GRAPHIC PERFORM
ANCE”として発表されているような手法によって大表示
容量ディスプレイを実現していた。この手法は、具体的
には、図２２に示す画面内でマウスポインタＭＰ、表示
ウィンドウＷ等の表示状態が変化したところの画素を含
むコモン電極上の画素を、部分アクセス領域Ａp におい
て部分的な書換走査で書き換え、それ以外のリフレッシ
ュ領域Ａr においてコモン電極上の画素をインターレー
ス走査でリフレッシュする（以前と同じ表示状態を再度
書き込む）。
【０００４】このようなインターレース走査方法は、例
えば、特開昭６３−２９８２８６号公報、特開平２−１
２６２２４号公報等に開示されている。特開昭６３−２
９８２８６号公報に開示されたインターレース走査方法
は、受信した（もしくは表示すべき）ノンインターレー
ス信号のうち、第１フィールドでは、第ＫＮ＋Ａ番目
（Ｋは２以上の整数、Ｎは任意の正の整数、Ａは０≦Ａ
≦Ｋ−１なる整数）のコモン電極上の画素にのみデータ
を書き込み、第２フィールドでは第ＫＮ＋Ｂ番目（Ｂは
０≦Ｂ≦Ｋ−１，Ａ≠Ｂなる整数）のコモン電極上の画
素にのみデータを書き込む、所謂Ｋ：１のインターレー
ス走査方法である（以下、63-298286 式インターレース
方法と称する）。
【０００５】このような63-298286 式インターレース方
法が可能となるのは、強誘電性液晶（以下、ＦＬＣと略
称する）がメモリ性を持つためであり、画素を１／（６
０秒）等のフリッカの目立たない周波数で総て書き換え
る必要がないためである。しかし、このメモリ性は、Ｆ
ＬＣＤにおいて２値表示しかできない原因ともなってい
る。一般に、メモリ状態を３つ以上持つデバイスを作る
ことは、メモリ状態を２つしか持たないデバイスを作る
より困難である。従って、メモリ状態を持つデバイスで
は、そのメモリ状態の数は本質的に２に限定される。
【０００６】しかし、最近のディスプレイの潮流として
多階調表示が必須となってきている。ＦＬＣＤの分野で
も、画素分割階調表示を導入する考えが、例えば特開昭
６３−２２９４３０号公報等に開示されている。これ
は、１つの画素を面積の異なる複数の部分画素に分割す
ることによって階調を得る方法である。
【０００７】具体的には、図２３に示すように、複数の
コモン電極Ｌとこれに交差する複数のセグメント電極
Ｓ’とを備えた液晶パネル１０１において、画素は、コ
モン電極Ｌとセグメント電極Ｓ’との交差部分に形成さ
れる。また、セグメント電極Ｓ’が３つのサブデータ電
極Ｓ１〜Ｓ３からなるので、画素は面積の異なる（例え
ば面積比１：２：４の）３つの副画素（部分画素）から
構成されることになる。このような構成では、走査電極
駆動回路１０２によって複数のコモン電極Ｌを走査しな
がら、データ電極駆動回路１０３によってサブデータ電
極Ｓ１〜Ｓ３に適宜表示データを与えることによって副
画素の面積比に応じた階調表示を実現することができ
る。
【０００８】また、時間分割階調表示を導入する考え
が、特開昭６１−６９０３６号公報等で開示されてい
る。これは、図２４に示すように、１フレーム期間を時
間幅比１：２：４等の複数のサブフレーム（フィール
ド）期間に分割することによって階調を得る方法であ
る。
【０００９】さらに、上記２つの階調表示方法を組み合
わせる方法、例えば、１つの画素を面積比１：２の２つ
の部分画素に分割し、かつ１フレーム期間を時間幅比
１：４の複数のサブフレーム期間に分割することによっ
て階調を得る方法もある。
【００１０】このように、ＦＬＣＤでも多階調ディスプ
レイが実現可能となってきているが、ＦＬＣＤで上記の
時間分割階調表示を用いると、ＦＬＣの長所の１つであ
る数秒間に渡って同じ表示状態を保持するというメモリ
性を実質的には使うことがない。つまり、時間分割階調
表示では、画素を複数回走査して表示状態を変える為の
１／（６０秒）以内の期間で表示しなければならないの
で、メモリ性を利用する63-298286 式インターレース方
法を適用することができない。即ち、この方法は、１／
（６０秒）間に１画面総ての画素の状態を書き換えない
で済むようにインターレース走査をする方法である。一
方、時間分割階調表示は、１／（６０秒）内に１画面に
おける総ての画素を複数回走査する方法である。従っ
て、両方法は相容れないという問題がある。
【００１１】これに対し、ＴＮ(Twisted-Nematic) 等の
ネマチック液晶を用いるＴＦＴ(Thin Film Transistor)
液晶表示装置において行われているインターレース走査
方法が、例えば特開平１−３０５６７６号公報、特開平
６−２０２５９７号公報、特開平８−３３６０９０号公
報等に開示されている。これらのＴＦＴ液晶表示装置で
用いているインターレース走査は、受信したインターレ
ース信号を第１フィールド期間で第２Ｎ番目の走査線と
２Ｎ＋１番目（Ｎは任意の正の整数）の走査線で制御す
る画素へ同一の情報を表示し、続く第２のフィールドで
は２Ｎ−１番目の走査線と２Ｎ番目の走査線で制御する
画素へ同一の情報を表示することにより、１走査線当た
りの選択時間を長くする走査方法である（以下、ＴＦＴ
式インターレース方法と称する）。
【００１２】このＴＦＴ液晶表示装置では、ＦＬＣＤと
異なり多階調表示が容易であるが、一方で、画面サイズ
が大きくなる程ＴＦＴの歩留まりが低下するので、大画
面化が困難であるという欠点も有している。一方、最
近、大画面、大表示容量および多階調が実現できるディ
スプレイとしてプラズマディスプレイパネル（以下、Ｐ
ＤＰと略称する）が注目されている。このＰＤＰでは、
１フィールド（または１フレーム）期間を複数のサブフ
ィールド（またはサブフレーム）期間に分け、各期間で
独立に走査を行い、その累積効果で階調表示を行う時間
分割階調表示方法を用いて階調表示を行う駆動方法が主
流である。
【００１３】例えば、ＰＤＰでは、図２５に示すよう
に、１フィールド期間を８つのサブフィールド期間ＳＦ
１〜ＳＦ８に分割し、各サブフィールド期間ＳＦ１〜Ｓ
Ｆ８を更にアドレス期間と表示期間とに分割し、これら
のサブフィールド期間ＳＦ１〜ＳＦ８にそれぞれ対応す
る表示期間の時間幅の比を１：２：４：…：１２８と
し、各サブフィールド期間の表示を独立にＯＮ／ＯＦＦ
することで２５６階調を実現している。
【００１４】しかし、このような時間分割階調表示方式
では、図２６に示すように、例えば階調レベル“１２
７”を表示する場合、１フィールド期間の前半にＰＤＰ
の発光期間（図中、斜線部分が発光する期間を表す）が
集中してしまう。また、階調レベル“１２８”を表示す
る場合は、逆に後半にＰＤＰの発光期間が集中してしま
う。
【００１５】従って、図２７に示すように、階調レベル
“１２７”の明るさの背景１１１の中を階調レベル“１
２８”の明るさの物体１１２が移動する場合、観察者
は、この物体１１２を目で追うので、像１１２ａから像
１１２ｂへの移動を物体１１２としてとらえる。従っ
て、物体１１２が観察者にとって階調レベル“０”，
“１２８”および“２５５”の明るさの部分から構成さ
れているように見える現象（以下、これを動画偽輪郭と
称する）が発生する。
【００１６】このような動画偽輪郭の発生原理について
は、IDW '96 の“Dynamic False Contours on PDPs-Fat
al or Curable?”において御子柴等により説明されてい
る。
【００１７】この動画偽輪郭対策として、最上位ビット
に相当するサブフィールド期間を２つに分割する方法が
特開平７−１７５４３９号公報等に開示されている。こ
れは、図２５の従来手法の時間幅比１２８のサブフィー
ルドを図２８に示すように６４：６４の２つのサブフィ
ールドに分割する方法である（以下、これを上位ビット
分割手法と称する）。
【００１８】更に、上記論文に記載されているように、
図２８における連続した６４階調期間を図２９に示す４
つの４８階調期間に再分割し、再配置する方法もある
（以下、これを上位ビット分割再配置手法と称する）。
【００１９】
【発明が解決しようとする課題】しかし、ＰＤＰについ
ては、ＲＧＢの３色で構成される１画素間の現状での最
小画素ピッチが６６０μｍ程度であり、また印刷法を用
いてパネルが製作されることおよび発光効率を考慮する
と、画素ピッチをそれ以下に小さくすることができない
という問題がある。これは、ＰＤＰを用いて、より高精
細な（画素ピッチの小さい）ディスプレイを製作するこ
とが困難なことを意味している。
【００２０】そこで、印刷法を用いずにパネルを製作す
る為に画素ピッチを小さくすることができ（現状でも３
００μｍ程度の画素ピッチが実現可能）、透過型であ
り、かつＴＦＴを用いない為に大画面化しても歩留まり
の低下が少ないという特徴を持つＦＬＣＤが大画面かつ
大表示容量のディスプレイとして期待される。しかし、
ＦＬＣＤでも、やはり画素分割数には構造上の限界があ
るので画素分割数を多くすることが難しく、従って、多
階調を得る為には時分割階調表示が必須である。
【００２１】そこで、このような時分割階調表示を行う
ＦＬＣＤについて検討した結果、ＦＬＣＤでも動画偽輪
郭が発生することが確認された。従来、この動画偽輪郭
はＰＤＰ特有の問題と認識されていたが、ＦＬＣＤを用
いて幾つかの実験を行った結果、この問題は時間分割階
調表示を行うディスプレイに共通していることが判っ
た。
【００２２】例えば、ＦＬＣＤでも、ＰＤＰ同様、例え
ば、図３０に示すように１フィールド期間を３つのサブ
フィールド期間ＳＦ１〜ＳＦ３に分割し、各サブフィー
ルド期間ＳＦ１〜ＳＦ３を更に消去期間と表示期間とに
分割し、各サブフィールド期間ＳＦ１〜ＳＦ３に対応す
る表示期間の時間幅比を１：２：４とし、各サブフィー
ルド期間ＳＦ１〜ＳＦ３の表示を独立にＯＮ／ＯＦＦす
ることによって８階調表示を行うことができる。このよ
うな階調表示においても、ＰＤＰと同様に動画偽輪郭が
発生することが確認された。
【００２３】そこで、従来提案されている動画偽輪郭対
策である上位ビット分割手法や上位ビット分割再配置手
法の適用を検討したが、上位ビットを分割する為にはそ
れだけ１フィールド期間当たりの走査回数を増やす必要
がある。例えば、先の例では１フィールド期間を３つの
サブフィールド期間に分割したので、１フィールド期間
当たり３回走査するが、最上位ビットが２分割されると
１フィールド期間が４つのサブフィールド期間に分割さ
れる。更に、最上位ビットが２分割されると１フィール
ド期間が５つのサブフィールド期間に分割される。
【００２４】このように、動画偽輪郭対策としては１フ
ィールド期間当たりのサブフィールド数を増やすことが
有効である。しかし、１フィールド期間当たりのサブフ
ィールド数を増やす為には、それに応じて１選択期間
（１コモン電極上の画素を構成するＦＬＣの安定状態を
書き換えるのに必要な期間）を短くする必要がある。と
ころが、ＦＬＣＤでは材料特性等から最少選択期間が制
限される。また、例え任意の選択期間でスイッチングし
たとしても、ＦＬＣ等の容量性負荷（対向するＩＴＯ電
極間に挟まれた液晶はコンデンサと等価である）を駆動
するディスプレイでは、その１選択期間を短くすること
が、以下のような致命的な問題を引き起こす。
【００２５】ＦＬＣＤでは、図７に示すように、コモン
電圧（−Ｖb およびＶs ）をＦＬＣＤにおけるコモン電
極へ印加し、セグメント電圧（±Ｖd ）をセグメント電
極へ印加し、その差電圧である画素電圧を上記のコモン
電極とセグメント電極との間にあるＦＬＣへ印加し、Ｆ
ＬＣの安定状態を規定している。このとき、セグメント
電圧の極性反転が必ず１選択期間内に起こるので、１選
択期間が短くなる程ＦＬＣへ印加される電圧が変化する
周波数（駆動周波数）が高くなり、電極末端での波形歪
みが大きくなる。このため、その波形歪みでＦＬＣＤが
駆動できなくなる問題や、駆動周波数が高くなることで
電極を流れる電流が増大し、その結果、パネル内での発
熱が増えるという問題等が生じる。
【００２６】本発明は、このような問題に対しなされた
ものであり、１フィールド当たりのサブフィールド数を
増やすことなく、動画偽輪郭の発生を抑える（決して消
すことはできないが目立たないようにする）ことが可能
な時間分割階調表示を行う表示装置を提供することを目
的とする。
【００２７】
【課題を解決するための手段】本発明が適用されるべき
マトリックス型表示装置の構成は、マトリックス状とな
るように第１方向にｍ個配置されると共に第２方向にｎ
個（ｍ，ｎは共に整数）配置された画素と、第１方向に
配置されたｍ個の画素の表示状態を同時に制御し、かつ
同一画素を一定期間内に複数回点灯させることによって
階調表示を行う表示制御手段とを備えたマトリックス型
表示装置である。
【００２８】本発明は、上記のマトリックス型表示装置
において、上記の課題を解決するために、請求項１に記
載のように、上記表示制御手段が、上記一定期間のうち
の第１期間で同じ表示情報に基づいて表示状態を定める
画素の組み合わせと、上記一定期間のうちの上記第１期
間に続く第２期間で同じ表示情報に基づいて表示状態を
定める画素の組み合わせとを異ならせることを特徴とし
ている。
【００２９】上記の構成では、表示制御手段が、第１期
間と第２期間とで表示状態を定める画素の組み合わせを
異ならせることによって、例えば、１選択期間内に第２
方向に隣接する異なるコモン電極上の各ｍ個の画素を同
時に同一の表示状態にして、全画素の表示状態を制御す
るのに必要な、例えばフレーム期間やフィールド期間と
呼ばれる一定期間を増大させることなく、第１期間とそ
れに続く第２期間とで同時に選択するコモン電極の組み
合わせを変え、同時に同一の表示状態になる画素の構成
を異ならせている。
【００３０】具体的には、あるフィールド（またはフレ
ーム）期間で同じ表示状態になった第ＫＮ＋Ａ番目（Ｋ
は２以上の整数、Ｎは任意の正の整数、Ａは０≦Ａ≦Ｋ
−１を満たす整数）のコモン電極上および第Ｊ番目のセ
グメント電極上の画素ＡKN+A,Jと、その画素に隣接する
第ＫＮ＋Ａ＋１番目のコモン電極上の画素ＡKN+A+1,Jと
が、動画偽輪郭が発生する階調遷移ポイントにあると
き、隣接するフィールド（またはフレーム）で異なる表
示状態となるように階調遷移させることによって、上記
の画素ＡKN+A,Jと、それに隣接する画素ＡKN+A+1,Jとの
間の動画偽輪郭発生量を平均化または相殺させ、動画偽
輪郭の発生量のピーク値を下げることができる。
【００３１】請求項１のマトリックス型表示装置は、第
１方向に沿って配列されたｎ本の第１電極および第２方
向に沿って配列されたｍ本の第２電極と、該第１および
第２電極の間に配置された表示素子とを備え、上記第１
電極と上記第２電極とが交差する部分において対向する
両電極の対向部と、これらに挟持される表示素子の部分
とが画素を構成する。特に、この表示素子としては、請
求項２に記載のように、強誘電性液晶からなる液晶層を
用いることが好ましい。これにより、強誘電性液晶を用
いたマトリックス型液晶表示装置においても、動画偽輪
郭の発生を抑えることができる。
【００３２】請求項１のマトリックス型表示装置におい
ては、表示画素数はｍ×ｎであるが、上記表示制御手段
へ入力されるデータ画素数がｍ×ｎに近い（ｍ×ｎより
やや多い）場合、その画素を間引くことで対応すること
ができる。しかし、データ画素を間引くことによる表示
品位の低下を考慮すると、請求項３に記載のように、ｍ
×ｎ個の表示画素は、入力される信号に想定されるデー
タ画素数がｗ×ｕ（ｗ，ｕは整数）のとき、ある整数Ｋ
（Ｋは２以上の整数）を用い、 ｍ≒ｗ×Ｋ， ｎ≒ｕ なる関係であることが、より好ましい。このように表示
画素数を設定すれば、表示品位の低下を招くことなく、
本発明の効果を引き出すことができる。
【００３３】特に、Ｋは２ないし４である方が、ライン
フリッカ等の発生が少なくて好ましい。
【００３４】請求項１のマトリックス型表示装置におけ
る表示制御手段は、入力信号に応じて以下の２つのよう
に構成される。
【００３５】第１の構成は、請求項４に記載のように、
各一定期間（例えばフレーム期間）の入力信号に想定さ
れる画像表示位置が総てのフレームで同じ場合であり、
第１期間（第１フレーム期間）では入力信号に想定され
る第Ｐ番目の画素情報に基づいて表示装置の第２の方向
に隣接する第Ｋ×Ｐ−ｑ番目ないし第Ｋ×Ｐ＋ｒ番目
（ｑ，ｒはｑ＋ｒ＝Ｋ−１を満たす整数、Ｋは２以上の
整数）の画素を同時に制御することによって同一の表示
状態にし、続く第２期間（第２フレーム期間）では、入
力信号が想定する第Ｐ番目と第Ｐ＋１番目の画素情報に
基づいて、例えばＬＰＦ（低域通過フィルタ）を用いて
補間情報を作成し、第２方向に隣接する第Ｋ×Ｐ＋Ｂ−
ｑ番目ないし第Ｋ×Ｐ＋Ｂ＋ｒ番目（Ｂは１≦Ｂ≦Ｋ−
１を満たす整数）の画素を同時に制御することによって
同一の状態にする。
【００３６】なお、この補間情報は、より簡単には、
｛第Ｐ番目の画素情報×Ｂ＋第Ｐ＋１番目の画素情報×
（Ｋ−Ｂ）｝／Ｋで得ることができる。
【００３７】上記の構成によって、Ｋフレームにわたっ
て入力信号に想定される第Ｋ×Ｐ番目ないし第Ｋ×Ｐ＋
Ｋ−１番目の画素情報が表示される。なお、この構成は
請求項２または３の表示制御手段にも適用される。
【００３８】第２の構成は、請求項５に記載のように、
一定期間に入力される信号に想定される各画像の表示位
置が上記一定期間の整数倍の周期で変化する場合、即
ち、１周期の間に入力される第２方向の画素情報数がＫ
×ｗ（≒ｍ）であるとき、第１期間（第１フィールド期
間）では、第２方向の第Ｋ×Ｐ番目の画素情報を出力
し、第２期間（第２フィールド期間）では、第２方向の
第Ｋ×Ｐ＋Ｂ番目の画素情報を出力する場合であり、第
１期間では入力信号に想定される第２方向の第Ｐ番目の
画素情報に基づいて第２方向に隣接する第Ｋ×Ｐ−ｑ番
目ないし第Ｋ×Ｐ＋ｒ番目（ｑ，ｒはｑ＋ｒ＝Ｋ−１を
満たす整数、Ｋは２以上の整数）の画素を同時に制御す
ることによって同一の表示状態にし、続く第２期間で
は、入力信号に想定される第Ｐ番目の画素情報に基づい
て第２方向に隣接する第Ｋ×Ｐ＋Ｂ−ｑ番目ないし第Ｋ
×Ｐ＋Ｂ＋ｒ番目の画素を同時に制御することによって
同一の状態にする。
【００３９】この構成によって、Ｋフィールドにわたっ
て入力信号に想定される第Ｋ×Ｐ番目ないし第Ｋ×Ｐ＋
Ｋ−１番目の画素情報が表示される。なお、この構成は
請求項２の表示制御手段にも適用される。
【００４０】上記の２つの構成では、前述のＴＦＴイン
ターレース走査と同様の走査方法となっているが、この
走査を行うことによって動画偽輪郭のピーク値が小さく
なる。これは、ＴＦＴ式インターレース走査で、第１期
間で表示される第Ｋ×Ｐ番目と第Ｋ×Ｐ＋Ｋ−１番目の
コモン電極上とのそれぞれの画素が、続く第２期間で異
なる表示状態となるので、第Ｐ番目のコモン電極上の画
素とそれに隣接する第Ｐ−１番目および第Ｐ＋１番目の
コモン電極上の画素とが異なる階調遷移をする為と考え
られる。
【００４１】上記の請求項１ないし５のいずれかに記載
のマトリックス型表示装置における上記表示制御手段を
適用するマトリックス型表示装置の各画素は、請求項６
に記載のように、複数の副画素により構成されているこ
とが好ましい。これによって、各画素が一定期間内に表
示できる階調数を２倍以上にすることができる。
【００４２】請求項１ないし６のいずれかのマトリック
ス型表示装置における上記表示制御手段は、請求項７に
記載のように、任意の表示状態から所定の表示状態に切
り替えるように任意の画素の表示状態を制御するとき、
その応答時間（以下、サブフィールド期間と称する）が
上記一定期間より短い特性を示す場合の方が有効に作用
する。これは、ＴＮ液晶等の累積応答型のディスプレイ
では問題とならなかった動画偽輪郭が、強誘電性液晶デ
ィスプレイ、ＰＤＰなどの時分割階調表示を用いる応答
速度の高いディスプレイで問題となることから予想され
る。即ち、本発明を適用すべき上記表示装置は、各画素
の表示状態が任意の表示状態から所定の表示状態となる
迄の時間が１フィールド期間より短い表示装置が想定で
きる。
【００４３】また、その発生原因を考えると、上記表示
装置の各画素の表示状態を変化させるのに必要な応答時
間が、上記複数のサブフィールド走査期間のうち最小時
間幅のサブフィールド期間より短い表示装置が想定でき
る。
【００４４】特に、本発明が適用できる表示装置は、プ
ラズマ表示装置や強誘電性液晶表示装置のように、１サ
ブフィールド期間にわたって記録された表示状態を表示
し続ける表示装置が想定できる。
【００４５】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図２１に基づいて説明すれば、以下の通りであ
る。
【００４６】〔表示装置の基本構成〕まず、本実施の形
態で用いる強誘電性液晶ディスプレイ（ＦＬＣＤ）の基
本構成を説明する。
【００４７】本ＦＬＣＤは、図２に示すようにＦＬＣパ
ネル１を備えている。このＦＬＣパネル１においては、
２枚のガラス基板２，３が互いに対向されて配置され、
一方のガラス基板２の表面にはインジウム錫酸化物（以
下、ＩＴＯと略称する）等からなる透明なセグメント電
極Ｓが複数本互いに平行に配置されており、その上から
ＳｉＯ2 等よりなる透明な絶縁膜４で被覆されている。
【００４８】セグメント電極Ｓと対向するもう一方のガ
ラス基板３の表面には、ＩＴＯ等からなる透明なコモン
電極Ｌがセグメント電極Ｓと直交する向きに複数本互い
に平行に配置されており、その上からＳｉＯ2 等よりな
る透明な絶縁膜５で被覆されている。各絶縁膜４，５の
上には、ラビング処理等が施されたポリビニルアルコー
ル等からなる透明の配向膜６，７が各々形成されてい
る。上記の２枚のガラス基板２，３は、一部に注入口を
残して封止剤９で貼り合わされ、その注入口から配向膜
６，７で挟まれる空間内に真空注入等によってＦＬＣが
導入された後、上記注入口は封止剤９で封止される。こ
れによって、液晶層８が形成される。
【００４９】このようにして貼り合わされた２枚のガラ
ス基板２，３は、互いに偏光軸が直交するように配置さ
れた２枚の偏光板１８，１９で挟まれる。
【００５０】なお、コモン電極Ｌとセグメント電極Ｓと
の間隔は約１．０〜１．５μｍである。
【００５１】本実施の形態では、上記のＦＬＣとして、
メルク社製のＳＣＥ−８と以下にその構造式が示される
組成物ＦＢ−０２９を９：１の割合でブレンドした強誘
電性液晶組成物を用い、配向膜６，７としてチッソ社製
の配向膜ＰＳＩ−Ａ−２１０１を使用した。
【００５２】
【化１】 なお、この強誘電性液晶の誘電異方性は負である。
【００５３】また、図３に、本実施の形態で用いる上記
の強誘電性液晶組成物に付与するパルスの電圧−メモリ
パルス幅の関係を示す。図３においてβで示す特性は、
図４（ａ）に示す通り±７．５Ｖのバイアス電圧を重畳
しながら測定したデータに基づいており、図３において
αで示す特性は、図４（ｂ）に示す通り±０Ｖのバイア
ス電圧を重畳しながら測定したデータに基づいている。
【００５４】図１は、ＦＬＣＤ２０の概略的な構成を示
す平面図である。このＦＬＣＤ２０においては、ＦＬＣ
パネル１のコモン電極Ｌにコモン側駆動回路１１が接続
され、セグメント電極Ｓにセグメント側駆動回路１２が
接続されている。さらに、コモン側駆動回路１１および
セグメント側駆動回路１２は、制御部３１によって制御
されている。
【００５５】第１電極としてのコモン電極Ｌは第１方向
（水平方向）に沿ってｎ本配置され、第２電極としての
セグメント電極Ｓは第１方向に垂直な第２方向に沿って
ｍ本配置されている。これによって、コモン電極Ｌとセ
グメント電極Ｓとの交差部に形成される画素は、第１方
向にｍ個設けられ、第２方向にｎ個設けられることにな
り、ＦＬＣパネル１はｍ×ｎ個の画素を有する。
【００５６】図１では、説明を簡単にする為に、１６本
のコモン電極Ｌと１６本のセグメント電極Ｓとを備えた
例、つまり１６×１６の画素が構成される例について示
している。コモン電極Ｌの各々は、符号Ｌに添字ｉ（ｉ
＝０〜Ｆ）を付加して区別され、セグメント電極Ｓの各
々は、符号Ｓに添字ｊ（ｊ＝０〜Ｆ）を付加して区別さ
れている。また、以降の説明では、任意のコモン電極Ｌ
i と任意のセグメント電極Ｓj が交差する部分を画素Ａ
ijとする。
【００５７】コモン側駆動回路１１は、コモン電極Ｌに
電圧を印加する為の回路であり、シフトレジスタ１３お
よびアナログスイッチアレイ１４から構成されている。
このコモン側駆動回路１１は、１ビットの入力データＹ
ＩがクロックＹＣＫに基づいてシフトレジスタ１３によ
って転送される。そして、コモン側駆動回路１１は、シ
フトレジスタ１３の出力端に出力される値が“１”のと
き、その出力端に対応するコモン電極Ｌi に選択電圧Ｖ
C1を印加し、上記の値が“０”のとき、その出力端に対
応するコモン電極Ｌk （ｋ≠１）に非選択電圧ＶC0を印
加し、シフトレジスタ１３の値が“２”のとき、対応す
るコモン電極Ｌh （ｈ≠ｋ，ｈ≠１）に消去電圧ＶC2を
印加する。
【００５８】また、セグメント側駆動回路１２は、セグ
メント電極Ｓに電圧を印加する為の回路であり、シフト
レジスタ１５、ラッチ１６およびアナログスイッチアレ
イ１７から構成されている。このセグメント側駆動回路
１２では、入力データＸＩが、クロックＸＣＫに基づい
てシフトレジスタ１５によって転送される。そして、セ
グメント側駆動回路１２は、対応する入力データＸＩの
値が“２”のとき、セグメント電極Ｓj へ書換電圧ＶS2
を印加し、対応する入力データＸＩの値が“１”のと
き、セグメント電極Ｓf （ｆ≠ｊ）へ保持電圧ＶS1を印
加し、対応する入力データＸＩの値が“０”のとき、セ
グメント電極Ｓg （ｇ≠ｊ，ｇ≠ｆ）へノンアクティブ
電圧ＶS0を印加する。
【００５９】制御部３１は、後述する駆動方法および表
示方法を行うように、入力データＸＩ，ＹＩ、クロック
ＸＣＫ，ＹＣＫ等を出力する。
【００６０】図５（ｂ）に示すように、画素Ａijを構成
するＦＬＣ分子２１は、その長軸方向と垂直に自発分極
Ｐs を持っている。それゆえ、ＦＬＣ分子２１は、コモ
ン電極Ｌとセグメント電極Ｓとの間の電位差から作られ
る電界Ｅと自発分極Ｐs とのベクトル積に比例した力を
受けることによって、２倍のチルト角２θの頂角を持っ
た円錐２４の表面上を移動する。ＦＬＣＤ２０では、前
述のようにセル間隔が狭いことにより、ＦＬＣ分子２１
は、図５（ａ）に示す双安定状態Ｐ1 ，Ｐ2 をとり、電
界Ｅにより軸２２まで移動させられると安定状態Ｐ1 と
なり、電界Ｅにより軸２３まで移動させられると安定状
態Ｐ2 となる性質を持つ。また、ＦＬＣ分子２１には、
その与えられた安定状態が変化しない限り、電界Ｅによ
り動かされても元の安定状態へ戻ろうとする復元力が働
く。
【００６１】従って、このＦＬＣ分子２１の一方のメモ
リ状態と図２に示す偏光板１８，１９の偏光軸とを一致
させれば、一方のメモリ状態にあるＦＬＣ分子２１から
構成される画素は暗く見え、他方のメモリ状態にあるＦ
ＬＣ分子２１から構成される画素は明るく見える。
【００６２】〔本実施の形態で用いる駆動方法〕次に本
実施の形態で用いたＦＬＣＤの駆動方法について説明す
る。
【００６３】図６（ａ）（ｂ）は、本実施例で用いたJO
ERS/ALVEY 駆動方法（以下、Ｊ／Ａ駆動法と略称する）
であり、同駆動法はFLC '91 学会でＤＲＡ(Defence Res
eachAgency)から“The JOERS/ALVEY Ferroelectric Mul
tiplexing Scheme ”として発表されている。
【００６４】このＪ／Ａ駆動法は、１画面の書き換えを
２フィールドかけて行い、第１のフィールドで図６
（ａ）に示す駆動波形を印加し、第２のフィールドで図
６（ｂ）に示す駆動波形を印加するというものである。
【００６５】即ち、画素Ａijを構成するＦＬＣ分子の安
定状態を一方の安定状態へ書き換える場合は、第１のフ
ィールドでコモン電極Ｌi へ図６（ａ）に示す選択電圧
ＶCAを印加し、セグメント電極Ｓj へ図６（ａ）に示す
電圧波形ＶSCを印加する。このとき、図６（ａ）に示す
電圧波形ＶA-C が画素Ａijを構成するＦＬＣ分子へ印加
され、そのＦＬＣ分子の安定状態を一方の安定状態へ書
き換える。また、第２のフィールドでコモン電極Ｌi へ
図６（ｂ）に示す選択電圧ＶCEを印加し、セグメント電
極Ｓj へ図６（ｂ）に示す電圧波形ＶSHを印加する。こ
のとき、図６（ｂ）に示す電圧波形ＶE-H が画素Ａijを
構成するＦＬＣ分子へ印加され、そのＦＬＣ分子の安定
状態を保持する。
【００６６】画素Ａijを構成するＦＬＣ分子の安定状態
をもう一方の安定状態へ書き換える場合は、第１のフィ
ールドでコモン電極Ｌi へ図６（ａ）に示す選択電圧Ｖ
CAを印加し、セグメント電極Ｓj へ図６（ａ）に示す電
圧波形ＶSGを印加する。このとき、図６（ａ）に示す電
圧波形ＶA-G が画素Ａijを構成するＦＬＣ分子へ印加さ
れ、そのＦＬＣ分子の安定状態を変化させない。また、
第２のフィールドでコモン電極Ｌi へ図６（ｂ）に示す
選択電圧ＶCEを印加し、セグメント電極Ｓj へ図６
（ｂ）に示す電圧波形ＶSDを印加する。このとき、図６
（ｂ）に示す電圧波形ＶE-D を画素Ａijが構成するＦＬ
Ｃ分子へ印加され、そのＦＬＣ分子の安定状態をもう一
方の安定状態へ書き換える。
【００６７】他の画素Ａkj（ｋ≠１）を構成するＦＬＣ
分子の安定状態を書き換えているときには、第１のフィ
ールドでコモン電極Ｌi へ図６（ａ）に示す非選択電圧
ＶCBを印加する。セグメント電極Ｓj へは図６（ａ）に
示す電圧波形ＶSCまたはＶSGが印加されるので、画素Ａ
ijを構成するＦＬＣ分子へは図６（ａ）に示す電圧波形
ＶB-C またはＶB-G が印加され、そのＦＬＣ分子の安定
状態を変化させない。第２のフィールドでは、コモン電
極Ｌi へ図６（ｂ）に示す非選択電圧ＶCFを印加する。
セグメント電極Ｓj へは図６（ｂ）に示す電圧波形ＶSD
またはＶSHが印加されるので、画素Ａijを構成するＦＬ
Ｃ分子へは図６（ｂ）に示す電圧波形ＶF-D またはＶ
F-H が印加され、そのＦＬＣ分子の安定状態を変化させ
ない。
【００６８】このＪ／Ａ駆動方法では、１画面の書き換
えを２フィールドかけて行い、第１のフィールドで図６
（ａ）に示す駆動波形を印加し、第２のフィールドで図
６（ｂ）に示す駆動波形を印加する。しかし、SID '92
において“Colour Digital Ferroelectric Liquid Crys
tal Displays For Laptop Applications”で発表された
図７のブランキング駆動方法では、コモン電極へ選択電
圧Ｖs を１スロット期間（図６（ａ）および（ｂ）の時
間ｔS ）に印加する７スロット期間前から６スロット期
間前までに電圧−Ｖb （＝−Ｖs ／２）を有するブラン
キングパルスＢＰを印加している。
【００６９】このブランキングパルスＢＰをコモン電極
Ｌi へ印加することにより、セグメント電極Ｓj へ図６
（ｂ）に示す電圧波形ＶSDまたはＶSHを印加しても、画
素Ａijを構成するＦＬＣ分子へは図７に示す電圧波形が
印加されるので、セグメント電極Ｓj へ印加される電圧
に関係なく、強制的にそのＦＬＣ分子の安定状態が一方
の安定状態へ書き換えられる。その後、コモン電極Ｌi
へ図６（ｂ）に示す選択電圧ＶCEを印加し、セグメント
電極Ｓj へ印加する電圧を図６（ｂ）に示す電圧波形Ｖ
SDまたはＶSHとすることで、選択的にＦＬＣ分子の安定
状態をもう一方の安定状態とするか、あるいはそのまま
一方の安定状態に保持するかが可能になる。
【００７０】〔実施例で用いた表示装置〕本実施の形態
で用いた表示装置では、図７に示すブランキング駆動法
が適用された図１に示すＦＬＣＤ２０である。
【００７１】即ち、図６（ｂ）に示すＪ／Ａ駆動波形の
選択電圧ＶCEを図１のコモン側駆動回路１１の選択電圧
ＶC1として印加し、図６（ｂ）の非選択電圧ＶCFをコモ
ン側駆動回路１１の非選択電圧ＶC0として印加し、図７
のブランキングパルスＢＰ（即ち、電圧−Ｖs ／２）を
図１のコモン側駆動回路１１の消去電圧ＶC2として印加
する。これで、コモン側駆動回路１１の入力データＹＩ
として“…０，２，０，０，１，０…”をクロックＹＣ
Ｋと同期させて入力することで、図７に示すコモン電圧
を作成する。
【００７２】また、図６（ｂ）の書換電圧ＶSDを図１の
セグメント側駆動回路１２の書換電圧ＶS2として印加
し、図６（ｂ）の保持電圧ＶSHをセグメント側駆動回路
１２の保持電圧ＶS1として印加し、図６（ｂ）の非選択
電圧ＶCFをセグメント側駆動回路１２のノンアクティブ
電圧ＶS0として印加することで、図７に示すセグメント
電圧を作成する。
【００７３】なお、このときセグメント電極Ｓj へ図６
（ｂ）のＶSHを印加させ、図２の偏光板１８，１９の偏
光軸を直交させたままＦＬＣパネル１に対し回転させ、
最も暗くなるよう偏光板１８，１９を設置したので、こ
のＦＬＣＤ２０ではブランキングパルスＢＰを印加した
後のＦＬＣ分子が一方のメモリ状態となるはずである。
【００７４】また、このＦＬＣＤ２０では、ＦＬＣパネ
ル１のコモン電極Ｌi へ図７のコモン電圧を印加するこ
とで、そのコモン電極Ｌi 上に配置された画素の表示状
態を制御可能にする。例えば、コモン電極Ｌ1 へ上記の
コモン電圧を印加すれば、図７における第１の選択期間
内に同コモン電極Ｌ1 上に配置された画素の表示状態が
同時に制御可能となり、コモン電極Ｌ3 へ上記のコモン
電圧を１選択期間遅らせて印加すれば、続く第２の選択
期間内に前記コモン電極Ｌ3 上に配置された画素の表示
状態が同時に制御可能なる。
【００７５】このＦＬＣＤ２０を電圧Ｖs （＝３５
Ｖ），Ｖd （＝６Ｖ）の条件で駆動する場合、図３に示
す電圧Ｖ（＝Ｖs −Ｖd ＝２９Ｖ）における特性βか
ら、スイッチング時間は約６０μｓ程度であることが予
想される。実際、１選択期間（以下、１ＬＡＴ：Line A
ddress Time で表す場合もある）が２スロット時間（２
ｔS）であるので、１スロット時間ｔS を３０μｓとし
て駆動できることを確認した。
【００７６】〔本発明の表示方法〕本ＦＬＣＤにおい
て、コモン電極Ｌの長手方向（第１方向）にｍ個配置さ
れると共に、セグメント電極Ｓの長手方向（第２方向）
にｎ個（ｍ，ｎは共に整数）配置された画素と、第１方
向に配置されたｍ個の画素の表示状態を同時に制御し、
かつ同一画素を一定期間内に複数回点灯させることによ
って階調表示を行うことを前提としており、画素数がｍ
×ｎであるが、制御部３１によって、ｍ×ｎ個の画素に
入力される信号に想定される画素数をｗ×ｕ（ｗ，ｕは
整数）とし、Ｋ（Ｋは２以上の整数）を用いると、ｍ、
ｎ、ｗおよびｕの関係が、 ｍ≒ｗ×Ｋ， ｎ≒ｕ となるように表示制御する。
【００７７】また、制御部３１の表示制御は、入力信号
に応じて以下の２つのように異なっている。
【００７８】（１）第１の表示制御では、各フィールド
（またはフレーム）期間の入力信号に想定される画像表
示位置が総てのフィールドで同じ場合に、第１期間（第
１フィールド期間）では入力信号に想定される第Ｐ番目
の画素情報に基づいて表示装置の第２の方向に隣接する
第Ｋ×Ｐ−ｑ番目ないし第Ｋ×Ｐ＋ｒ番目（ｑ，ｒはｑ
＋ｒ＝Ｋ−１を満たす整数）の画素を同時に制御するこ
とによって同一の表示状態にする。続く第２フィールド
期間では、入力信号が想定する第Ｐ番目と第Ｐ＋１番目
の画素情報に基づいて補間情報を作成し、第２方向に隣
接する第Ｋ×Ｐ＋Ｂ−ｑ番目ないし第Ｋ×Ｐ＋Ｂ＋ｒ番
目（Ｂは１≦Ｂ≦Ｋ−１を満たす整数）の画素を同時に
制御することによって同一の状態にする。
【００７９】（２）第２の表示制御は、フィールド（ま
たはフレーム）期間に入力される信号に想定される各画
像の表示位置が上記一定期間の整数倍の周期で変化する
場合、即ち、各フィールド期間の入力信号が想定する画
像表示位置がフィールド期間毎にずれている場合に行わ
れる。この場合、具体的には、１周期の間に入力される
第２方向の画素情報数がＫ×ｗ（≒ｍ）であるとき、第
１期間（第１フィールド期間）では、第２方向の第Ｋ×
Ｐ番目の画素情報が出力され、第２期間（第２フィール
ド期間）では、第２方向の第Ｋ×Ｐ＋Ｂ番目の画素情報
が出力される。第２の表示制御では、第１フィールド期
間において入力信号に想定される第Ｐ番目の画素情報に
基づいて第２方向に隣接する第Ｋ×Ｐ−ｑ番目ないし第
Ｋ×Ｐ＋ｒ番目（ｑ，ｒはｑ＋ｒ＝Ｋ−１を満たす整
数）の画素を同時に制御することによって同一の表示状
態にする。続く第２フィールド期間においては、入力信
号に想定される第Ｐ番目の画素情報に基づいて第２方向
に隣接する第Ｋ×Ｐ＋Ｂ−ｑ番目ないし第Ｋ×Ｐ＋Ｂ＋
ｒ番目（Ｂは上記入力信号の表示位置ずれに相当する値
を表す整数）の画素を同時に制御することによって同一
の状態にする。
【００８０】なお、Ｋは２ないし４である方が、ライン
フリッカ等の発生が少なくて好ましい。
【００８１】
【実施例】〔実施例１〕本実施例に係るＦＬＣＤは、説
明や図面を簡単にする為に、図１に示すＦＬＣＤ２０の
構成、即ち、コモン側の１６（＝ｍ）画素（１６本のコ
モン電極Ｌ）×セグメント側の１６（＝ｎ）画素（１６
本のセグメント電極Ｓ）がマトリックス状に配置された
構成（画素アレイ）を用いる。しかし、実際に用いたＦ
ＬＣパネルは、コモン側２４０画素×セグメント側３２
０画素等のＦＬＣパネルである。
【００８２】本実施例のＦＬＣＤでは、１画素を面積比
１：２の部分画素へ分割し、かつ１フィールド期間を時
間幅比１：８：４：８へ分割した４サブフィールドを走
査することによって６４階調表示を得ている。
【００８３】図８（ａ）は、上記の１６×１６画素のＦ
ＬＣＤで表示する予定の、送られてきた入力信号が想定
する画素数を示しており、その画素数は８×１６であ
る。本実施例では、図８（ａ）の各画素が表示すべき画
素情報のｙ方向を本実施例のＦＬＣＤのコモン電極の長
手方向と直交させ、ｚ方向を本ＦＬＣＤのセグメント電
極の長手方向と直交させて表示する場合を考える。この
ようなｙ方向およびｚ方向の定義は、以下の実施例につ
いても同様である。
【００８４】本実施例では、前記のＫを２としており、
第２Ｎフィールド（Ｎは整数）では、図８（ｂ）に示す
ように、送られてきた画像情報のｙ方向の第Ｐ番目（Ｐ
は０〜７の整数）の画素情報ＤP,J （Ｊ（０〜１５の整
数）はセグメント電極における任意の画素の番号を表
す）に基づき、ＦＬＣＤの第２Ｐ番目，第２Ｐ＋１番目
のそれぞれのコモン電極上の画素Ａ2P,J、Ａ2P+1,Jを表
示する。
【００８５】続く第２Ｎ＋１フィールドでは、図９
（ａ）のように、一旦、送られてきた画像情報のｙ方向
の第Ｐ番目，第Ｐ＋１番目（Ｐは０〜６の整数）のそれ
ぞれの画素情報ＤP,J 、ＤP+1,J に基づいてＬＰＦ（低
域通過フィルタ）等を用いて補間情報ＣP,J を作成す
る。
【００８６】ＬＰＦを用いる場合、具体的には、図１１
に示すように、デジタルフィルタ４１が好適である。こ
のデジタルフィルタ４１は、１Ｈ遅延回路４２〜４５、
乗算器４６〜４９および加算器５０を備えている。
【００８７】１Ｈ遅延回路（１ＨＤＬ）４２〜４５は、
入力された画像情報を１Ｈ（１水平走査期間）遅延させ
る遅延回路であり、互いに直列に接続されている。乗算
器４６〜４９は、１Ｈ遅延回路４２〜４５から出力され
た画像情報にそれぞれ係数ｋB4，ｋB3，ｋB2，ｋB1を乗
ずる。加算器５０は、乗算器４６〜４９からの乗算結果
を加算して、補間情報ＣP(B),Jを出力する。
【００８８】画素情報ＤP,J 、ＤP+1,J に基づいて補間
情報ＣP,J を作成する場合、デジタルフィルタ４１は、
通常、１Ｈ遅延回路４３・４４および乗算器４７・４８
を用いるが、本実施例では前記のようにＫを２としてい
るので、さらに、１Ｈ遅延回路４２・４５、乗算器４６
・４９を用いる。この場合、上記の係数ｋB4，ｋB3，ｋ
B2，ｋB1は、それぞれ次のように設定される。 ｋB4＝−０．１３０８８ ｋB3＝０．６３０８８１ ｋB2＝０．６３０８８１ ｋB1＝−０．１３０８８ しかしながら、より簡単のために画素情報ＤP,J 、ＤP+
1,J のみを用いる場合は、係数ｋB4，ｋB3，ｋB2，ｋB1
が、それぞれ次のように設定されてもよい。 ｋB4＝０ ｋB3＝０．５ ｋB2＝０．５ ｋB1＝０ この結果、補間情報ＣP(B),Jは、次のような演算で得ら
れる。 ＣP(B),J＝（ＤP,J 、ＤP+1,J ）／２
【００８９】そして、図９（ｂ）に示すように、この補
間情報ＣP,J に基づき、ＦＬＣＤの第２Ｐ＋１番目，第
２Ｐ＋２番目のそれぞれのコモン電極上の画素Ａ2P+1,
J、Ａ2P+2,Jを表示する。
【００９０】なお、このとき、画素ＡOJまたはＡFJ用の
補間情報ＣP,J を作成できないので、これらの画素には
原画素情報ＤP,J を与える。
【００９１】また、図１０（ａ）および（ｂ）には、コ
モン側の８画素×セグメント側の１６画素（以降、単に
８×１６画素と称する）の画素アレイを有するＦＬＣＤ
において、送られてきた画像情報のｙ方向の第Ｐ番目
（Ｐは０〜７の整数）の画素情報ＤP,J を、そのままＦ
ＬＣＤの第Ｐ番目のコモン電極上の画素ＡPJへ表示する
場合の入力信号と第２Ｎフィールドの表示状態とを示
す。このように表示する場合と、前記の図８（ａ）およ
び（ｂ）ならびに図９（ａ）および（ｂ）に示すように
表示する場合とにおける動画偽輪郭の発生量を比較した
結果を図１２（ａ）および（ｂ）に示す。
【００９２】ところで、概して、動画偽輪郭の実測は動
画偽輪郭の性質上難しい。これは、動画偽輪郭の発生原
因が、人間が物体を目で自然と追ってしまうことに起因
するからである。動く物体に合わせて目線が動くと、そ
こに予期しない時間分割階調表示の画像のカブリが発生
し（図２７参照）、それが動画偽輪郭となる。
【００９３】従って、その大きさを機械的に測定するこ
とは困難であり、代わりに従来技術として示したIDW '9
6 の“Dynamic False Contours on PDPs-Fatal or Cura
ble?”で説明されている動画偽輪郭の発生原理、即ち、
目線の動きと、それらの瞬間にその目線上にある画素の
発光状態とを考慮し、その累積をとる計算から動画偽輪
郭の発生量（本来あるべき階調レベルと実際に見える階
調レベルとのずれ）を理論的に計算した結果で本発明の
効果を説明せざるを得ない。
【００９４】その理論計算した結果を図１２（ａ）およ
び（ｂ）に示す。これらの図は、１フィールド当たり６
ラインの速度で上から下へ走査が移動する場合であっ
て、１フィールド期間を時間幅比１：８：４：８（４ビ
ット）へ分割した４サブフィールドを走査する駆動スキ
ームを用いた場合の計算例である。この理論計算では、
説明を簡単化する為、もっとも動画偽輪郭が目立ちやす
い階調レベル“３１”から“３２”（この場合、６４階
調は“０”〜“６３”の階調レベルからなる）へ遷移す
る映像が垂直方向に（下から上へ）１フィールド当たり
３ラインずつ移動した場合、即ち、図８（ａ）でＤ7Jに
あった映像が次のフィールドでＤ4Jへ移動した場合を想
定した場合を示している。
【００９５】図１２（ａ）は、ノンインターレース走査
を行い、図１０（ａ）に示す単純に送られてきた８×１
６個の画素情報を、図１０（ｂ）に示す８×１６画素か
らなる画素アレイで表示した場合である。一方、図１２
（ｂ）は、インターレース走査を行い、図８（ａ）に示
す本発明の８×１６個の画素情報を、図８（ｂ）に示す
１６×１６画素からなる画素アレイで表示した場合であ
る。
【００９６】図１２（ａ）および（ｂ）において、太い
実線が本来あるべき階調レベルであり、○を伴う細い実
線がＦＬＣＤで表示された階調レベルであり、また、両
者の差が動画偽輪郭の発生量である。これらの図から、
本発明により動画偽輪郭の発生量は明らかに図１２
（ｂ）の方が少ない。
【００９７】このように、時間分割階調表示を行うディ
スプレイにおいて２：１のインターレース走査を行うと
動画偽輪郭のピーク値が小さくなる。これは、ＴＦＴ式
インターレース走査で、第１フィールド期間で表示され
る第２Ｎ番目のコモン電極上の画素と第２Ｎ＋１番目の
コモン電極上の画素が、続く第２のフィールドで異なる
表示状態となる為、第Ｎ番目のコモン電極上の画素とそ
れに隣接する第Ｎ−１番目および第Ｎ＋１番目のコモン
電極上の画素が異なる階調遷移をする為と考えられる。
【００９８】なお、このような効果が発生する理由は、
図１２（ｂ）に示す２：１のインターレース走査の場合
に限らず、後の実施例３（図１８（ａ）（ｂ）および図
１９（ａ）（ｂ）参照）で説明する３：１のインターレ
ース走査のときや、図示しないが４：１等の任意の比率
のインターレース走査の場合も同様である。しかも、こ
の処理は、ＦＬＣＤの１選択期間の幅を殆ど変えずに実
行できる。
【００９９】図１０（ｂ）の８×１６画素からなる画素
アレイを時間幅比１：８：４：８の４サブフィールドで
走査することによって６４階調表示を得る場合の１選択
期間幅（ＬＡＴ）は、次のようにして求められる。 １LAT ＝(1／フィールド周波数）×(1/8) ×(1／サブフィールド数) ＝（１／６０）×（１／８）×（１／４）≒５２０〔μｓ〕 しかし、図９（ｂ）の１６×１６画素からなる画素アレ
イを時間幅比１：８：４：８の４サブフィールドで走査
することによって６４階調表示を得る場合の選択期間幅
１ＬＡＴは、次のようにして求められる。 １LAT ＝(1/ フィールド周波数）×(1/9) ×(1/ サブフィールド数) ＝（１／６０）×（１／９）×（１／４）≒４６３〔μｓ〕 このように、１ＬＡＴは殆ど短くなっていない。
【０１００】特に、実際に用いるようなコモン側の２４
０画素×セグメント側の３２０画素からなる画素アレイ
では、図１０（ｂ）の場合で選択期間幅１ＬＡＴは、次
のようにして求められる。 １LAT ＝（１／６０）×（１／１２０）×（１／４）≒３４．７〔μｓ〕 図９（ｂ）の場合、選択期間幅１ＬＡＴは殆ど変化しな
い。 １LAT ＝（１／６０）×（１／１２１）×（１／４）≒３４．４〔μｓ〕
【０１０１】このように、本発明は、ＰＤＰやＦＬＣＤ
等、１サブフィールド期間を複数のサブフイールド走査
する表示装置の動画偽輪郭対策として効果がある。
【０１０２】なお、本実施例では、ＦＬＣＤの１画素を
面積比１：２の部分画素へ分割しているが、本発明が画
素分割比に依らず有効であることは明らかである。
【０１０３】〔実施例２〕ところで、前記の実施例１に
おいて、第２Ｎ＋１フィールドでは、一旦、送られてき
た画像情報のｙ方向の第Ｐ番目と第Ｐ＋１番目の（Ｐは
０〜６の整数）の画素情報ＤP,J 、ＤP+1,J に基づいて
補間情報ＣP,J を作成し、この補間情報ＣP,J に基づい
て画素アレイの第２Ｐ＋１番目，第２Ｐ＋２番目のコモ
ン電極上の画素Ａ2P+1,J、Ａ2P+2,Jを表示している。
【０１０４】しかしながら、入力信号が２：１のインタ
ーレース信号である場合、図１３（ａ）および図１４
（ａ）に示すように、第２Ｎフィールド用入力信号と第
２Ｎ＋１フィールド用入力信号とで既にｙ方向に１ライ
ン分想定する画像の位置がずれている。
【０１０５】このような場合、第２Ｎフィールド（Ｎは
整数）で、図１３（ｂ）に示すように、送られてきた画
像情報のｙ方向の第Ｐ番目（Ｐは０〜７の整数）の画素
情報ＤP,J に基づいて画素アレイの第２Ｐ番目，第２Ｐ
＋１番目のコモン電極上の画素Ａ2P,J、Ａ2P+1,Jを表示
する。続く第２Ｎ＋１フィールドでは、図１４（ａ）に
示すように、送られてきた画像情報のｙ方向の第Ｐ番目
（Ｐは０〜７の整数）の画素情報ＤP,J に基づき、ＦＬ
ＣＤの第２Ｐ＋１番目，第２Ｐ＋２番目のそれぞれのコ
モン電極上の画素Ａ2P+1,J、Ａ2P+2,Jを表示しても同様
の効果がある。
【０１０６】本実施例は、従来技術として説明したＴＦ
Ｔ式インターレース方法と類似している。具体的には、
このＴＦＴ式インターレース方法を用いて、入力信号が
２：１のインターレース信号であるような走査をする
と、第１フィールド期間では第２Ｎ番目と第２Ｎ＋１番
目のコモン電極上の画素を同時に選択することによって
同一の表示状態とし、続く第２フィールド期間では第２
Ｎ−１番目と第２Ｎ番目のコモン電極上の画素を同時に
選択し同一の表示状態とするので、上記のＴＦＴ式イン
ターレース方法本実施例の走査方法とよく似ている。
【０１０７】しかし、従来、上記のＴＦＴ式インターレ
ース方法は、ＦＬＣＤに適用されていなかった。この理
由の１つは、ＴＦＴとＦＬＣＤとでは光学応答速度に決
定的な違いがある為と考えられる。ＴＦＴは、メモリ性
はあるが光学応答時間が２フィールド期間より長く、各
ラインが各フィールドで応答することはないので、ＴＦ
Ｔ式の２：１のインターレース走査を行っても問題はな
い。このため、ＦＬＣのようなメモリ性があり、かつ高
応答速度を有するディスプレイでは、ＴＦＴ方式の２：
１のインターレース走査を行うと画質に問題が生じるの
ではないかと懸念されていたようである。
【０１０８】また、他の理由としては、メモリ性を持つ
ＦＬＣＤでＴＦＴ式インターレース方法を適用しても意
味がないと考えられていた為とも考えられる。即ち、メ
モリ性を持つＦＬＣＤでは、従来技術で説明した63-298
286 式インターレース方法が有効であり、ＴＦＴ式イン
ターレース走査方法は、ＦＬＣＤのメモリ性を有効利用
しないので、ＦＬＣＤには不向きであると考えられてい
たようである。
【０１０９】しかし、本発明が対象とする時間分割階調
表示を用いるＦＬＣＤへ、この63-298286 式インターレ
ース方法を適用すると、２：１のインターレース走査を
するとき、第１フィールドにおいて第２Ｎ番目のコモン
電極上の画素にデータを書き込み、第２フィールドにお
いて第２Ｎ＋１番目のコモン電極上の画素にデータを書
き込むことになる。この場合、各フィールドで書き込み
対象とならないコモン電極上の画素をどのように処理す
るかという問題が発生する。例えば、これらの画素を前
のフィールドで書き込んだ表示状態のまま放置しておく
と、前のフィールドにおける、ある特定のサブフィール
ド期間の表示状態が次のフィールドにまで残存するの
で、画像に異常が生じる。
【０１１０】これらの画素の表示状態を暗い状態に変え
る（消去する）ことも一つの方法ではあるが、この場
合、ＦＬＣパネルの透過光量が半減し、その分バックラ
イトを明るくしなければならなくなる。それでは、バッ
クライトの消費電力の増大（２倍）ならびにＦＬＣパネ
ルでの光吸収およびバックライトの発熱に伴うＦＬＣパ
ネルの温度上昇が問題となる。
【０１１１】そこで、63-298286 式インターレース方法
の代わりにＴＦＴ式インターレース方法が意味を持って
くる。
【０１１２】実際には、コモン側の２４０画素×セグメ
ント側の３２０画素（コモン側は上下に分割されるの
で、実質的に１２０本のコモン電極を駆動する前記の計
算の場合と一致する）のＦＬＣパネルを製作し、ＴＦＴ
式の２：１のインターレース走査で６４階調表示する場
合を、通常のＴＶ信号（ＮＴＳＣ信号）を用いて図１５
（写真）に示す画像を表示させて確認してみた。
【０１１３】まず、ＦＬＣＤのインターレース走査を止
め、奇数フィールドと偶数フィールドとで同じ２本のコ
モン電極の組み合わせを同時に選択することによって表
示を行ったところ、入力信号が想定する表示位置とＦＬ
ＣＤでの表示位置との間に相違が発生する。このため、
斜め方向の線で画質が劣化するか、あるいはその点を除
いても動画偽輪郭の発生が多いことが確認できた。
【０１１４】次に、インターレース走査に伴う奇数およ
び偶数フィールドの入力信号の想定する表示位置ずれを
考慮して、奇数および偶数フィールドで同時に選択する
２本のコモン電極の組み合わせを変えるＴＦＴ式インタ
ーレース走査を行ってみたところ、垂直方向の動きに対
する動画偽輪郭の発生量が減少したように見えた。ま
た、懸念された、２：１のインターレース走査に伴う垂
直方向の解像度の低下は目立たなかった。特に、動きの
ない画像では全く目立たなかった。
【０１１５】なお、動きのある画像で若干解像度の低下
があったが、動画偽輪郭の方が画質劣化をより引き起こ
しており、その程度の解像度の低下は問題にならないと
判断される。
【０１１６】また、本実施例に係るＦＬＣＤにおいて
は、図１６に示すように、セグメント電極Ｓが、その幅
の比が２：１であるセグメント電極Ｓa ，Ｓb の対によ
り構成されている。従って、１つの画素Ａijは、面積比
が２：１である２つの副画素Ａa ・Ａb により構成され
ている。
【０１１７】〔実施例３〕前記の実施例は、本発明のＫ
＝２の場合であったが、ここではＫ＝３の場合を示す。
【０１１８】図１７（ａ）に示すのは、図１の１６×１
６画素のＦＬＣＤで表示する予定の、送られてきた入力
信号が想定する画素数であり、その画素数は６×１６で
ある。
【０１１９】第３Ｎフィールド（Ｎは整数）では、図１
７（ｂ）に示すように、送られてきた画像情報のｙ方向
の第Ｐ番目（Ｐは０〜５の整数）の画素情報ＤP,J に基
づき、ＦＬＣＤの第２Ｐ番目〜第２Ｐ＋２番目のコモン
電極上の画素Ａ2P,J〜Ａ2P+2,Jを表示する。
【０１２０】続く第３Ｎ＋１フィールドでは、図１８
（ａ）のように、一旦、送られてきた画像情報のｙ方向
の第Ｐ番目と第Ｐ＋１番目の（Ｐは０〜４）の画素情報
ＤP,J、ＤP+1,J に基づき、第１の補間情報ＣP,J を作
り、この補間惰報ＣP,J に基づき、ＦＬＣＤの第２Ｐ＋
１番目〜第２Ｐ＋３番目のコモン電極上の画素Ａ2P+1,J
〜Ａ2P+3,Jを表示する。
【０１２１】なお、このとき、画素ＡOJまたはＡFJ用の
補間情報ＣP,J を作成できないので、これらの画素には
原画素情報ＤP,J を与える。
【０１２２】続く第３Ｎ＋２フィールドでは、図１９
（ａ）に示すように、一旦、送られてきた画像情報のｙ
方向の第Ｐ番目と第Ｐ＋１番目の（Ｐは０〜４の整数）
の画素情報ＤP,J 、DP+1,Jに基づいて第２の補間情報Ｃ
P,J を作成する。そして、図１９（ｂ）に示すように、
この補間情報ＣP,J に基づいてＦＬＣＤの第２Ｐ＋２番
目〜第２Ｐ＋４番目のコモン電極上の画素Ａ2P+1,J〜Ａ
2P+3,Jを表示する。
【０１２３】なお、このとき、画素ＡOJ〜Ａ1JまたはＡ
EJ〜ＡFJ用の補間情報ＣP,J を作成できないので、これ
らの画素には原画素情報ＤP,J を与える。
【０１２４】この場合も、実施例１と同様、動画偽輪郭
の発生量を減らす効果がある。
【０１２５】このように、各フィールドで同時に走査す
るコモン電極数Ｋを増やすことは可能であり、それなり
に効果があるが、一方では次のような問題がある。例え
ば、コモン電極数の増加に伴う電極ピッチが微細化によ
ってＦＬＣパネルの製作が困難になるという問題があ
る。また、ＩＴＯ（電極材料）間のリークを防ぐ為にコ
モン電極間の間隔にはパネル製作上の限界があるので、
その間隔を一定とすると、パネル内の有効画素面積（コ
モン側とセグメント側のＩＴＯが交差する面積）が小さ
くなるという問題がある。このような問題を生じさせな
いようにするには、Ｋ＝２〜４程度であることが実用上
好ましい。
【０１２６】〔実施例４〕前記の実施例３では、図１に
示したコモン側１６の画素×セグメント側の１６画素か
らなる画素アレイへ表示すべく送られる画素情報のうち
ｙ方向の情報が少ない場合を見てきてが、ｚ方向の情報
が少ない場合でも本発明は適用できる。
【０１２７】図２０（ａ）に示すのが、上記の画素アレ
イで表示する予定の、送られてきた入力信号が想定する
画素数であり、その画素数は１６×８である。
【０１２８】第２Ｎフィールド（Ｎは整数）では、図２
０（ｂ）にのように、送られてきた画像情報のｚ方向の
第Ｐ番目（Ｐは０〜７の整数）の画素情報ＤI,P に基づ
き、ＦＬＣＤの第２Ｐ番目〜第２Ｐ＋１番目のセグメン
ト電極上の画素ＡI,2P、ＡI,2P+1を表示する。
【０１２９】続く第２Ｎ＋１フィールドでは、図２１
（ａ）に示すように、一旦、送られてきた画像情報のｚ
方向の第Ｐ番目と第Ｐ＋１番目の（Ｐは０〜６の整数）
の画素情報ＤI,J 、ＤI,P+1 に基づき、補間情報ＣI,P
を作り、この補間情報ＣI,P に基づき、ＦＬＣＤの第２
Ｐ＋１番目〜第２Ｐ＋２番目のセグメント電極上の画素
ＡI,2P+1、ＡI,2P+2を表示する。
【０１３０】なお、このとき、画素ＡIOまたはＡIF用の
補間情報ＣI,P を作成できないので、これらの画素には
原画素情報ＤIPを与える。
【０１３１】この場合も、実施例１と同様、動画偽輪郭
の発生量を減らす効果がある。
【０１３２】
【発明の効果】以上のように、本発明の請求項１に係る
マトリックス型表示装置は、マトリックス状となるよう
に第１方向にｍ個配置されると共に第２方向にｎ個
（ｍ，ｎは共に整数）配置された画素と、第１方向に配
置されたｍ個の画素の表示状態を同時に制御し、かつ同
一画素を一定期間内に複数回点灯させることによって階
調表示を行う表示制御手段とを備え、該表示制御手段
が、上記一定期間のうちの第１期間で同じ表示情報に基
づいて表示状態を定める画素の組み合わせと、上記一定
期間のうちの上記第１期間に続く第２期間で同じ表示情
報に基づいて表示状態を定める画素の組み合わせとを異
ならせる構成である。
【０１３３】これにより、動画偽輪郭の発生量の最大ピ
ークを減少させることができ、場合によっては発生量自
体を減らすことも可能である。しかも、１選択期間の幅
を殆ど変えずに実行できるので、１選択期間幅が短くな
ることによる電極端末での波形歪み量の増大や、パネル
内での発熱が増大するという問題が発生しない。従っ
て、ＦＬＣＤ等の容量性負荷を駆動する表示装置では特
に有効である。
【０１３４】本発明は、このように、時分割階調表示を
行う表示装置、特にＰＤＰやＦＬＣＤで動画偽輪郭の発
生量を減らすことによって画質を向上させるのに有効で
あり、その効果は明らかである。
【０１３５】本発明の請求項２に係るマトリックス型表
示装置は、請求項１のマトリックス型表示装置におい
て、第１方向に沿って配列されたｎ本の第１電極および
第２方向に沿って配列されたｍ本の第２電極と、該第１
および第２電極の間に配置された強誘電性液晶からなる
液晶層とを備え、上記第１電極と上記第２電極とが交差
する部分において対向する両電極の対向部と、これらに
挟持される液晶層の部分とが画素を構成するので、これ
により、強誘電性液晶を用いたマトリックス型液晶表示
装置においても、動画偽輪郭の発生を抑えることができ
る。
【０１３６】本発明の請求項３に係るマトリックス型表
示装置は、請求項１のマトリックス型表示装置におい
て、上記表示制御手段が、ｍ×ｎ個の画素に入力される
信号に想定される画素数をｗ×ｕ（ｗ，ｕは整数）と
し、Ｋ（Ｋは２以上の整数）を用いると、ｍ、ｎ、ｗお
よびｕの関係が、 ｍ≒ｗ×Ｋ， ｎ≒ｕ となるように表示制御する。
【０１３７】これにより、表示制御手段へ入力されるデ
ータ画素数が表示画素数に近い場合に、データ画素を間
引くときに、このように表示画素数を設定すれば、表示
品位の低下を招くことなく、請求項１の効果を引き出す
ことができる。
【０１３８】本発明の請求項４に係るマトリックス型表
示装置は、請求項１ないし３のいずれかのマトリックス
型表示装置において、上記一定期間に入力される信号に
想定される各画像の表示位置が常に同じであるとき、上
記表示制御手段が、上記第１期間では入力信号に想定さ
れる第Ｐ番目の画素情報に基づいて第２方向に隣接する
第Ｋ×Ｐ−ｑ番目ないし第Ｋ×Ｐ＋ｒ番目（ｑ，ｒはｑ
＋ｒ＝Ｋ−１を満たす整数、Ｋは２以上の整数）の画素
を同時に同一の表示状態にし、上記第２期間では入力信
号に想定される第Ｐ番目と第Ｐ＋１番目の画素情報に基
づいて補間情報を作成し、この補間情報に基づいて第２
方向に隣接する第Ｋ×Ｐ＋Ｂ−ｑ番目ないし第Ｋ×Ｐ＋
Ｂ＋ｒ番目（Ｂは１≦Ｂ≦Ｋ−１を満たす整数）の画素
を同時に同一の表示状態にする構成である。
【０１３９】また、本発明の請求項５に係るマトリック
ス型表示装置は、請求項１または２のマトリックス型表
示装置において、上記一定期間に入力される信号に想定
される各画像の表示位置が上記一定期間の整数倍の周期
で変化するとき、上記表示制御手段が、上記第１期間で
は入力信号に想定される第Ｐ番目の画素情報に基づいて
第２方向に隣接する第Ｋ×Ｐ−ｑ番目ないし第Ｋ×Ｐ＋
ｒ番目（ｑ，ｒはｑ＋ｒ＝Ｋ−１を満たす整数、Ｋは２
以上の整数）の画素を同時に同一の表示状態にし、上記
第２期間では入力信号に想定される第Ｐ番目の画素情報
に基づいて第２方向に隣接する第Ｋ×Ｐ＋Ｂ−ｑ番目な
いし第Ｋ×Ｐ＋Ｂ＋ｒ番目（Ｂは上記入力信号の表示位
置ずれに相当する値を表す整数）の画素を同時に同一の
表示状態にする構成である。
【０１４０】請求項４および５のマトリックス型表示装
置によれば、ＴＦＴインターレース走査を用いても、動
画偽輪郭の発生量を抑えるための階調遷移を容易に起こ
すことができる。
【０１４１】本発明の請求項６に係るマトリックス型表
示装置は、請求項１ないし５のいずれかのマトリックス
型表示装置において、上記各画素が複数の副画素により
構成されているので、より多階調を実現することができ
る。
【０１４２】本発明の請求項７に係るマトリックス型表
示装置は、請求項１ないし６のいずれかのマトリックス
型表示装置において、上記表示制御手段が、任意の表示
状態から所定の表示状態に切り替えるように任意の画素
の表示状態を制御するとき、その応答時間を上記一定期
間より短くする構成である。これにより、強誘電性液晶
ディスプレイ、ＰＤＰなどの時分割階調表示を用いる応
答速度の高いディスプレイにおいて問題となる動画偽輪
郭の影響を軽減することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る強誘電性液晶ディ
スプレイの概略的な構成を示す平面図である。
【図２】上記強誘電性液晶ディスプレイにおける強誘電
性液晶パネルの概略的な構成を示す断面図である。
【図３】上記強誘電性液晶パネルの印加電圧対スイッチ
ングパルス幅の特性を示すグラフである。
【図４】（ａ）（ｂ）はそれぞれ図３の特性α，βを測
定する為に上記強誘電性液晶パネルへ印加されるパルス
の波形を示す波形図である。
【図５】（ａ）はガラス基板側から見た強誘電性液晶分
子のメモリ状態を示す概念図であり、（ｂ）はスメクチ
ックＣ相における強誘電性液晶分子の状態を示す概念図
である。
【図６】上記強誘電性液晶パネルへ印加するJOERS/ALVE
Y 駆動方法で用いる駆動波形を示す波形図である。
【図７】上記強誘電性液晶パネルに適用するランキング
駆動方法に用いる各種の波形を示す波形図。
【図８】（ａ）は本発明の実施例１で用いた入力信号に
想定される画像配置を示す概念図であり、（ｂ）は第２
Ｎフィールドの表示画素情報と入力信号の画素情報の関
係を示す概念図である。
【図９】（ａ）は第２Ｎ＋１フィールドの補間信号に想
定される画素配置と上記入力信号に想定される画素配置
との対応を示す説明図であり、（ｂ）は第２Ｎ＋１フィ
ールドの表示画素情報と上記補間信号の画素情報との対
応を示す説明図である。
【図１０】（ａ）は上記実施例１で用いた比較対象の表
示装置への入力信号に想定される画像配置を示す説明図
であり、（ｂ）は上記比較対象の表示装置の表示画素情
報と入力信号の画素情報との対応を示す説明図である。
【図１１】上記補間信号を作成するためのデジタルフィ
ルタの構成を示すブロック図である。
【図１２】（ａ）は図１０（ｂ）の画素情報表示で現れ
る動画偽輪郭の発生量を理論的にシミュレーションした
結果を示すグラフであり、（ｂ）は図８（ｂ）および図
９（ｂ）の画素情報表示で現れる動画偽輪郭の発生量を
理論的にシミュレーションした結果を示すグラフであ
る。
【図１３】（ａ）は本発明の実施例２で用いた第２Ｎフ
ィールドの入力信号に想定される画像配置を示す説明図
であり、（ｂ）は第２Ｎフィールドの表示装置の表示画
素情報と入力信号の画素情報との対応を示す説明図であ
る。
【図１４】（ａ）は上記実施例２で用いた第２Ｎ＋１フ
ィールドの入力信号に想定される画素配置と入力信号に
想定される画素配置との対応を示す説明図であり、
（ｂ）は第２Ｎ＋１フィールドの表示画素情報と補間信
号の画素情報との対応を示す説明図である。
【図１５】上記実施例２において実際に強誘電性液晶パ
ネルへ通常のＴＶ信号（ＮＴＳＣ信号）を入力して表示
した場合の動画偽輪郭部の発生を確認するための画像を
示す図面代用写真。
【図１６】上記実施例２に係るＦＬＣＤにおいて画素が
２分割されるための電極構造を示す平面図である。
【図１７】（ａ）は本発明の実施例３で用いた入力信号
に想定される画像配置を示す説明図であり、（ｂ）は本
発明の実施形態３で用いた第３Ｎフィールドの表示画素
情報と入力信号の画素情報との対応を示す説明図であ
る。
【図１８】（ａ）は上記実施例３で用いた第３Ｎ＋１フ
ィールドの補間信号に想定される画素配置と入力信号に
想定される画素配置との対応を示す説明図であり、
（ｂ）は第３Ｎ＋１フィールドの表示画素情報と補間信
号の画素情報との対応を示す説明図である。
【図１９】（ａ）は上記実施例３で用いた第３Ｎ＋２フ
ィールドの補間信号に想定される画素配置と入力信号に
想定される画素配置との対応を示す説明図であり、
（ｂ）は第３Ｎ＋２フィールドの表示画素情報と補間信
号の画素情報との対応を示す説明図である。
【図２０】（ａ）は本発明の実施例４で用いた入力信号
に想定される画像配置を示す説明図であり、（ｂ）は上
記実施例４で用いた第２Ｎフィールドの表示画素情報と
入力信号の画素情報との対応を示す説明図である。
【図２１】（ａ）は上記実施例４で用いた第２Ｎ＋１フ
ィールドの補間信号に想定される画素配置と入力信号に
想定される画素配置との対応を示す説明図であり、
（ｂ）は第２Ｎ＋１フィールドの表示画素情報と補間信
号の画素情報との対応を示す説明図である。
【図２２】従来の強誘電性液晶ディスプレイで用いられ
ていたインターレース走査を説明する為の表示画面の構
成を示す説明図である。
【図２３】従来の強誘電性液晶ディスプレイで用いられ
ていた画素分割８階調表示を行う構成を説明するブロッ
ク図である。
【図２４】従来の強誘電性液晶ディスプレイで用いられ
ていた時間分割８階調表示を行う為のフィールドの構成
を示す説明図である。
【図２５】従来のプラズマディスプレイパネルで用いら
れていた時間分割２５６階調表示を行う為のフィールド
の構成を示す説明図である。
【図２６】上記時間分割２５６階調表示を行う際の静止
画像での問題点を説明する為のフィールドの構成を示す
説明図である。
【図２７】上記時間分割２５６階調表示の動画像での問
題点を説明する為の概念図である。
【図２８】従来のプラズマディスプレイパネルで用いら
れていた上位ビット分割手法による時間分割２５６階調
表示を説明する為のフィールドの構成を示す説明図であ
る。
【図２９】従来のプラズマディスプレイパネルで用いら
れていた上位ビット分割再配置手法による時間分割２５
６階調表示を説明する為のフィールドの構成を示す説明
図である。
【図３０】従来の強誘電性液晶ディスプレイで用いられ
ていた時間分割８階調表示を説明する為の他のフィール
ドの構成を示す説明図である。
【符号の説明】
８ 液晶層 ３１ 制御部（表示制御手段） Ｌ コモン電極（第１電極） Ｓ セグメント電極（第２電極） Ａij 画素 Ａa ，Ａb 副画素
フロントページの続き (71)出願人 390040604 イギリス国 ＴＨＥ ＳＥＣＲＥＴＡＲＹ ＯＦ ＳＴ ＡＴＥ ＦＯＲ ＤＥＦＥＮＣＥ ＩＮ ＨＥＲ ＢＲＩＴＡＮＮＩＣ ＭＡＪＥＳ ＴＹ’Ｓ ＧＯＶＥＲＮＭＥＮＴ ＯＦ ＴＨＥ ＵＮＥＴＥＤ ＫＩＮＧＤＯＭ ＯＦ ＧＲＥＡＴ ＢＲＩＴＡＩＮ ＡＮ Ｄ ＮＯＲＴＨＥＲＮ ＩＲＥＬＡＮＤ イギリス国 ハンプシャー ジーユー14 ０エルエックス ファーンボロー アイヴ ェリー ロード（番地なし） ディフェン ス エヴァリュエイション アンド リサ ーチ エージェンシー (72)発明者 沼尾 孝次 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 岡本 成継 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】マトリックス状となるように第１方向にｍ
    個配置されると共に第２方向にｎ個（ｍ，ｎは共に整
    数）配置された画素と、第１方向に配置されたｍ個の画
    素の表示状態を同時に制御し、かつ同一画素を一定期間
    内に複数回点灯させることによって階調表示を行う表示
    制御手段とを備えたマトリックス型表示装置において、 上記表示制御手段が、上記一定期間のうちの第１期間で
    同じ表示情報に基づいて表示状態を定める画素の組み合
    わせと、上記一定期間のうちの上記第１期間に続く第２
    期間で同じ表示情報に基づいて表示状態を定める画素の
    組み合わせとを異ならせることを特徴とするマトリック
    ス型表示装置。
  2. 【請求項２】第１方向に沿って配列されたｎ本の第１電
    極および第２方向に沿って配列されたｍ本の第２電極
    と、該第１および第２電極の間に配置された強誘電性液
    晶からなる液晶層とを備え、上記第１電極と上記第２電
    極とが交差する部分において対向する両電極の対向部
    と、これらに挟持される液晶層の部分とが画素を構成す
    ることを特徴とする請求項１に記載のマトリックス型表
    示装置。
  3. 【請求項３】上記表示制御手段が、ｍ×ｎ個の表示画素
    に入力される信号に想定されるデータ画素数をｗ×ｕ
    （ｗ，ｕは整数）とし、Ｋ（Ｋは２以上の整数）を用い
    ると、ｍ、ｎ、ｗおよびｕの関係が、 ｍ≒ｗ×Ｋ， ｎ≒ｕ となるように表示制御することを特徴とする請求項１に
    記載のマトリックス型表示装置。
  4. 【請求項４】上記一定期間に入力される信号に想定され
    る各画像の表示位置が常に同じであるとき、上記表示制
    御手段が、上記第１期間では入力信号に想定される第Ｐ
    番目の画素情報に基づいて第２方向に隣接する第Ｋ×Ｐ
    −ｑ番目ないし第Ｋ×Ｐ＋ｒ番目（ｑ，ｒはｑ＋ｒ＝Ｋ
    −１を満たす整数、Ｋは２以上の整数）の画素を同時に
    同一の表示状態にし、上記第２期間では入力信号に想定
    される第Ｐ番目と第Ｐ＋１番目の画素情報に基づいて補
    間情報を作成し、この補間情報に基づいて第２方向に隣
    接する第Ｋ×Ｐ＋Ｂ−ｑ番目ないし第Ｋ×Ｐ＋Ｂ＋ｒ番
    目（Ｂは１≦Ｂ≦Ｋ−１を満たす整数）の画素を同時に
    同一の表示状態にすることを特徴とする請求項１ないし
    ３のいずれかに記載のマトリックス型表示装置。
  5. 【請求項５】上記一定期間に入力される信号に想定され
    る各画像の表示位置が上記一定期間の整数倍の周期で変
    化するとき、上記表示制御手段が、上記第１期間では入
    力信号に想定される第Ｐ番目の画素情報に基づいて第２
    方向に隣接する第Ｋ×Ｐ−ｑ番目ないし第Ｋ×Ｐ＋ｒ番
    目（ｑ，ｒはｑ＋ｒ＝Ｋ−１を満たす整数、Ｋは２以上
    の整数）の画素を同時に同一の表示状態にし、上記第２
    期間では入力信号に想定される第Ｐ番目の画素情報に基
    づいて第２方向に隣接する第Ｋ×Ｐ＋Ｂ−ｑ番目ないし
    第Ｋ×Ｐ＋Ｂ＋ｒ番目（Ｂは上記入力信号の表示位置ず
    れに相当する値を表す整数）の画素を同時に同一の表示
    状態にすることを特徴とする請求項１または２に記載の
    マトリックス型表示装置。
  6. 【請求項６】上記各画素が複数の副画素により構成され
    ていることを特徴とする請求項１ないし５のいずれかに
    記載のマトリックス型表示装置。
  7. 【請求項７】上記表示制御手段が、任意の表示状態から
    所定の表示状態に切り替えるように任意の画素の表示状
    態を制御するとき、その応答時間を上記一定期間より短
    くすることを特徴とする請求項１ないし６のいずれかに
    記載のマトリックス型表示装置。
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