JP2000174081A5

JP2000174081A5 - 半導体チップのバーンイン試験方法

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Publication number: JP2000174081A5
Application number: JP1998346829A
Authority: JP
Filing date: 1998-12-07
Publication date: 2005-09-29

Description

この発明の半導体チップのバーンイン試験方法は、
第１の電圧と前記第１の電圧より高いバーンイン電圧とを有するパルス電源電圧を半導体チップのインバータ回路へ供給するパルス電源供給工程と、
前記パルス電源電圧が前記バーンイン電圧の場合、前記半導体チップの内部回路の負荷容量を充電し、
前記パルス電源電圧が前記第１の電圧の場合、前記半導体チップの内部回路の負荷容量を放電する充放電工程とを備えるものである。

また、この発明の半導体チップのバーンイン試験方法は、好ましくは、前記第１の電圧は前記半導体チップのしきい値電圧以上の電圧であるものである。

また、この発明の半導体チップのバーンイン試験方法は、好ましくは、前記パルス電源電圧の前記バーンイン電圧期間が、前記第１の電圧期間より長いものである。

また、この発明の半導体チップのバーンイン試験方法は、好ましくは、前記半導体チップの内部状態を変化させるテストパターン供給工程をさらに備えるものである。

図３は、本発明の実施の形態１におけるバーンイン試験装置に使用する半導体チップ回路の模式図を示す。図３において、電源、信号はそれぞれ電源Ｖｃｃパッド３０および電源ＧＮＤパッド３２、入力信号パッド３１から、インバータ回路３３、内部回路３４に供給される。電源をパルス状に供給することにより、そのパルスの立ち上がり立ち下がり時に、ゲート容量、配線容量、接合容量により構成される負荷容量３５に対して、Ｖｃｃ電源＝Ｖｂｉの時に充電がなされ、Ｖｃｃ電源＝０の時に放電がなされ、内部回路３４を構成する配線に電流が流れる。内部回路３４には、すべて電源、ＧＮＤが供給されているため、電源をパルス状に供給することにより内部回路３４全体に電流ストレスを与えることが可能である。この結果、効率良いバーンイン試験が可能となる。

実施の形態６.
上述の実施の形態５におけるバーンイン装置６０および図７の電源、信号波形のタイムチャートを用いて、本発明の実施の形態６におけるバーンイン方法を説明する。半導体チップ１０の回路としては、実施の形態１における回路（図３参照）を例示的に用いて説明する。
バーンイン装置６０の信号入力装置６２から半導体チップ１０へ、入力信号としてテストパターンを供給する。テストパターンとしては、メモリデバイスであればＤＲＡＭメモリセル回路のアドレス信号とデータ信号の組合せパターンが考えられ、ロジックＩＣであれば各種の機能を設定するパターンが考えられる。しかしこれらに限定されるものではない。テストパターンを供給された半導体チップ１０の内部状態は、テストパターンに応じて変化する。
この内部状態の変化した半導体チップ１０に対して、バーンイン装置６０のパルス電源供給装置６４から、電源Ｖｃｃをしきい電圧Ｖｔｈからバーンイン電圧Ｖｂｉまでパルス状に変化させて供給する。半導体チップ１０のＧＮＤ電源は０Ｖに固定する。半導体チップ回路３６は、供給されたパルス状の電源Ｖｃｃをインバータ回路３３を介して内部回路３４へ供給する。インバータ回路３３により、Ｖｃｃ電源＝Ｖｂｉの時は内部回路３５内の負荷容量３５が充電され、Ｖｃｃ電源＝０Ｖの時は内部回路３５内の負荷容量３５は放電する。この結果、内部回路３４を構成する配線に電流が流れる。内部回路３４には、すべて電源、ＧＮＤが供給されているため、電源をパルス状に供給することにより内部回路３４全体に電流ストレスを与えることが可能である。この結果、効率良いバーンイン試験が可能となる。

【００３９】
以上より、実施の形態１１によれば、Ｖｃｃ入力のパルス波形を高い電圧の期間Ｔ_Hが低い電圧の期間Ｔ_Lより長くなるように設定とすることにより、電圧ストレス印加時間をのばすことができるので、電流ストレスのバーンイン試験効率を低下させずに、電圧ストレスのバーンイン試験効率を向上させることができ、バーンイン試験時間を短縮させることができる。
【発明の効果】
以上説明したように、本発明によれば、電源をパルス的に変化させることにより、全回路ノードに対して電流ストレスを与え、効率良くバーンインを行うことができるバーンイン試験方法を提供することができる。

Claims

第１の電圧と前記第１の電圧より高いバーンイン電圧とを有するパルス電源電圧を半導体チップのインバータ回路へ供給するパルス電源供給工程と、
前記パルス電源電圧が前記バーンイン電圧の場合、前記半導体チップの内部回路の負荷容量を充電し、
前記パルス電源電圧が前記第１の電圧の場合、前記半導体チップの内部回路の負荷容量を放電する充放電工程とを備えることを特徴とする半導体チップのバーンイン試験方法。
前記第１の電圧は前記半導体チップのしきい値電圧以上の電圧であることを特徴とする請求項１記載の半導体チップのバーンイン試験方法。
前記パルス電源電圧の前記バーンイン電圧期間が、前記第１の電圧期間より長いことを特徴とする請求項１ないし２いずれかに記載の半導体チップのバーンイン試験方法。
前記半導体チップの内部状態を変化させるテストパターン供給工程をさらに備えることを特徴とする請求項１ないし３いずれかに記載の半導体チップのバーンイン試験方法。