JP2000148258A - 電源回路 - Google Patents
電源回路Info
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- JP2000148258A JP2000148258A JP10323543A JP32354398A JP2000148258A JP 2000148258 A JP2000148258 A JP 2000148258A JP 10323543 A JP10323543 A JP 10323543A JP 32354398 A JP32354398 A JP 32354398A JP 2000148258 A JP2000148258 A JP 2000148258A
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Abstract
(57)【要約】
【課題】 電源投入時において、微弱なサージで破壊す
る虞れがある半導体素子等を使用する場合には、電源投
入方法が問題となっていた。 【解決手段】 電源安定化回路１０３は電源回路１０１
から供給される電源電圧をリファレンス電圧値で安定化
させて出力する回路である。電源安定化回路１０３には
オペアンプ等の演算増幅器が使用されているために電源
電圧印加時において出力状態が不安定となり、出力にサ
ージが発生してしまう。スイッチ１０４は電源安定化回
路１０３が定常状態になる間に生じるサージを負荷に与
えることを阻止する役割を果たす。スイッチ１０２は電
源安定化回路１０３が不安定状態中に始動することを回
避する役割を果たす。スイッチ１０２、１０４を“オ
ン”状態にする時間を制御することで、負荷に対してサ
ージのない安定化された電圧を印加することを可能にし
ている。
る虞れがある半導体素子等を使用する場合には、電源投
入方法が問題となっていた。 【解決手段】 電源安定化回路１０３は電源回路１０１
から供給される電源電圧をリファレンス電圧値で安定化
させて出力する回路である。電源安定化回路１０３には
オペアンプ等の演算増幅器が使用されているために電源
電圧印加時において出力状態が不安定となり、出力にサ
ージが発生してしまう。スイッチ１０４は電源安定化回
路１０３が定常状態になる間に生じるサージを負荷に与
えることを阻止する役割を果たす。スイッチ１０２は電
源安定化回路１０３が不安定状態中に始動することを回
避する役割を果たす。スイッチ１０２、１０４を“オ
ン”状態にする時間を制御することで、負荷に対してサ
ージのない安定化された電圧を印加することを可能にし
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路に関し、
特に、電源投入、遮断時において出力にサージを生じる
ことなく、目的とする負荷に安定化された電圧を定めら
れた順序により所望の時間をかけて印加、および遮断を
可能とする機能を有する電源回路に関する。
特に、電源投入、遮断時において出力にサージを生じる
ことなく、目的とする負荷に安定化された電圧を定めら
れた順序により所望の時間をかけて印加、および遮断を
可能とする機能を有する電源回路に関する。
【０００２】
【従来の技術】従来、ＦＥＴを使用する通信中継器用の
増幅器等に使用される例えば第１、第２の出力電圧を出
力するマルチ出力電源では、第１の出力電圧がゲートバ
イアス、第２の出力電圧がドレインバイアスとして使用
され、ドレインバイアスが供給される時には常にゲート
バイアスが印加されていなければならない。これはゲー
トバイアスが供給されていない状態ではＦＥＴが短絡状
態であり、この時にドレインバイアスが印加されると過
電流で素子を破壊させてしまう虞がある。
増幅器等に使用される例えば第１、第２の出力電圧を出
力するマルチ出力電源では、第１の出力電圧がゲートバ
イアス、第２の出力電圧がドレインバイアスとして使用
され、ドレインバイアスが供給される時には常にゲート
バイアスが印加されていなければならない。これはゲー
トバイアスが供給されていない状態ではＦＥＴが短絡状
態であり、この時にドレインバイアスが印加されると過
電流で素子を破壊させてしまう虞がある。
【０００３】このために、第２の出力電圧が供給されて
いる時には常に第１の出力電圧が供給されており、第２
の出力電圧だけが供給されることがないように、定電圧
電源装置にシーケンス機能を持たせて過電流が流れない
ように保護している。
いる時には常に第１の出力電圧が供給されており、第２
の出力電圧だけが供給されることがないように、定電圧
電源装置にシーケンス機能を持たせて過電流が流れない
ように保護している。
【０００４】マルチ出力電源を有する従来例として、特
開平３−１５７７０９号公報に開示された技術が提案さ
れている。
開平３−１５７７０９号公報に開示された技術が提案さ
れている。
【０００５】上記公報に開示された定電圧電源装置は、
後から立ち上げて先に立ち下げたい出力ラインに並列接
続された抵抗とスイッチを直列に挿入すると共に、この
スイッチをオンコマンド信号とオフコマンド信号に同期
してＯＮ／ＯＦＦできるようにしたものである。
後から立ち上げて先に立ち下げたい出力ラインに並列接
続された抵抗とスイッチを直列に挿入すると共に、この
スイッチをオンコマンド信号とオフコマンド信号に同期
してＯＮ／ＯＦＦできるようにしたものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記公
報に記載された発明は、上記のような従来の定電圧電源
装置では、シーケンス機能を持たせるために電圧安定化
回路が２つ必要となり、シーケンス機能を持たない時に
比べ部品点数が倍近く必要となるという課題を解決する
ためになされたものであって、電圧安定化回路が１つに
もかかわらず従来のＯＮ／ＯＦＦシーケンス機能と同等
の性能を持ち部品点数の削減・小型化・軽量化・低コス
ト化を図れることを目的とするものであり、本発明が解
決しようとする課題とは相違している。
報に記載された発明は、上記のような従来の定電圧電源
装置では、シーケンス機能を持たせるために電圧安定化
回路が２つ必要となり、シーケンス機能を持たない時に
比べ部品点数が倍近く必要となるという課題を解決する
ためになされたものであって、電圧安定化回路が１つに
もかかわらず従来のＯＮ／ＯＦＦシーケンス機能と同等
の性能を持ち部品点数の削減・小型化・軽量化・低コス
ト化を図れることを目的とするものであり、本発明が解
決しようとする課題とは相違している。
【０００７】一方、電源投入時において、微弱なサージ
で破壊する虞れがある半導体素子等を使用する場合に
は、電源投入方法が問題となっていた。
で破壊する虞れがある半導体素子等を使用する場合に
は、電源投入方法が問題となっていた。
【０００８】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記課題を解決するためになされたもので
あり、従って本発明の目的は、電源投入時及び遮断時に
負荷に対してサージの影響を除去することを可能とした
新規な電源回路を提供することにある。
術に内在する上記課題を解決するためになされたもので
あり、従って本発明の目的は、電源投入時及び遮断時に
負荷に対してサージの影響を除去することを可能とした
新規な電源回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る電源回路は、非安定電圧を発生する電
源と、該電源の非安定出力電圧を安定化する電源安定化
回路と、該電源安定化回路から出力される安定化出力電
圧を供給される負荷とを有する電源回路において、前記
電源と前記電源安定化回路との間に設けられ該電源安定
化回路の出力が不安定状態中に発生するサージを除去す
る第１のスイッチと、前記電源安定化回路と前記負荷と
の間に設けられ該電源安定化回路が定常状態になる間に
生じるサージを該負荷に与えることを阻止する第２のス
イッチとを備えて構成される。
に、本発明に係る電源回路は、非安定電圧を発生する電
源と、該電源の非安定出力電圧を安定化する電源安定化
回路と、該電源安定化回路から出力される安定化出力電
圧を供給される負荷とを有する電源回路において、前記
電源と前記電源安定化回路との間に設けられ該電源安定
化回路の出力が不安定状態中に発生するサージを除去す
る第１のスイッチと、前記電源安定化回路と前記負荷と
の間に設けられ該電源安定化回路が定常状態になる間に
生じるサージを該負荷に与えることを阻止する第２のス
イッチとを備えて構成される。
【００１０】前記電源安定化回路は、演算増幅器を有
し、前記電源から供給される電源電圧をリファレンス電
圧値で安定化させて出力する回路である。
し、前記電源から供給される電源電圧をリファレンス電
圧値で安定化させて出力する回路である。
【００１１】前記電源安定化回路の前記演算増幅器の前
記リファレンス電圧が供給される端子に抵抗とコンデン
サの直列回路から成る時定数回路が接続され、該電源安
定化回路の出力電圧は前記時定数回路により決定される
時定数により所望の時間をかけて０Ｖから連続的に前記
リファレンス電圧値まで変化することを特徴としてい
る。
記リファレンス電圧が供給される端子に抵抗とコンデン
サの直列回路から成る時定数回路が接続され、該電源安
定化回路の出力電圧は前記時定数回路により決定される
時定数により所望の時間をかけて０Ｖから連続的に前記
リファレンス電圧値まで変化することを特徴としてい
る。
【００１２】本発明に係る電源回路はまた、前記電源安
定化回路及び前記第１、第２のスイッチの組み合わせを
複数組用意し、該複数組の前記各組み合わせの各入力側
を前記非安定化電源に接続すると共に各出力側を前記各
組み合わせに対応する各負荷にそれぞれ接続し、前記第
１、第２のスイッチを制御するシーケンス回路を配設
し、該シーケンス回路により前記第１及び第２のスイッ
チの“オン”状態にする時間を制御することを特徴とし
ている。
定化回路及び前記第１、第２のスイッチの組み合わせを
複数組用意し、該複数組の前記各組み合わせの各入力側
を前記非安定化電源に接続すると共に各出力側を前記各
組み合わせに対応する各負荷にそれぞれ接続し、前記第
１、第２のスイッチを制御するシーケンス回路を配設
し、該シーケンス回路により前記第１及び第２のスイッ
チの“オン”状態にする時間を制御することを特徴とし
ている。
【００１３】
【発明の実施の形態】次に、本発明をその好ましい各実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００１４】［実施の形態１］図１は、本発明による第
１の実施の形態を示す回路ブロック構成図である。
１の実施の形態を示す回路ブロック構成図である。
【００１５】［実施の形態１の構成］図１を参照する
に、本発明は、電源安定化回路１０３をスイッチ１０２
とスイッチ１０４で挟み込んだ構成となっている。電源
安定化回路１０３は電源回路１０１から供給される電源
電圧をリファレンス電圧値で安定化させて出力する回路
である。
に、本発明は、電源安定化回路１０３をスイッチ１０２
とスイッチ１０４で挟み込んだ構成となっている。電源
安定化回路１０３は電源回路１０１から供給される電源
電圧をリファレンス電圧値で安定化させて出力する回路
である。
【００１６】電源安定化回路１０３にはオペアンプ等の
演算増幅器が使用されているために、電源電圧印加時に
おいて出力状態が不安定となり、出力にサージが発生し
てしまう。このサージは非常に不安定なために正、負の
どちらともなる可能性を持っている。
演算増幅器が使用されているために、電源電圧印加時に
おいて出力状態が不安定となり、出力にサージが発生し
てしまう。このサージは非常に不安定なために正、負の
どちらともなる可能性を持っている。
【００１７】スイッチ１０４は電源安定化回路１０３が
定常状態になる間に生じるサージを負荷に与えることを
阻止する役割を果たす。またスイッチ１０２は電源安定
化回路１０３が不安定状態中に始動することを回避する
役割を果たす。
定常状態になる間に生じるサージを負荷に与えることを
阻止する役割を果たす。またスイッチ１０２は電源安定
化回路１０３が不安定状態中に始動することを回避する
役割を果たす。
【００１８】スイッチ１０２、スイッチ１０４を“オ
ン”状態にする時間を制御することで、負荷に対してサ
ージのない安定化された電圧を印加することを可能にし
ている。
ン”状態にする時間を制御することで、負荷に対してサ
ージのない安定化された電圧を印加することを可能にし
ている。
【００１９】電源回路１０１は、交流電源を直流に変換
された電源であり、出力が安定化されていない直流電源
である。
された電源であり、出力が安定化されていない直流電源
である。
【００２０】電源安定化回路１０３は、例えば図１に示
されているように、オペアンプ１０７とトランジスタ１
０５の組み合わせによる負帰還回路で実現することがで
きる。
されているように、オペアンプ１０７とトランジスタ１
０５の組み合わせによる負帰還回路で実現することがで
きる。
【００２１】本発明では、図１に示すように、オペアン
プ１０７に印加されるリファレンス電圧値がこの回路の
出力電圧値となる。ここで、オペアンプ１０７の出力側
に付加されているトランジスタ１０５は負荷駆動用のエ
ミッタ・フォロア回路を形成している。
プ１０７に印加されるリファレンス電圧値がこの回路の
出力電圧値となる。ここで、オペアンプ１０７の出力側
に付加されているトランジスタ１０５は負荷駆動用のエ
ミッタ・フォロア回路を形成している。
【００２２】電源安定化回路１０３の出力電圧は、コン
デンサと抵抗により決められる時定数１０６により、所
望の時間をかけて０Ｖから連続的にリファレンス電圧値
まで変化する。負荷は安定化された直流電源を必要とす
る半導体素子等とする。
デンサと抵抗により決められる時定数１０６により、所
望の時間をかけて０Ｖから連続的にリファレンス電圧値
まで変化する。負荷は安定化された直流電源を必要とす
る半導体素子等とする。
【００２３】［実施の形態１の動作］次に、図１の回路
の動作について図２に示すタイムチャートを用いて説明
する。
の動作について図２に示すタイムチャートを用いて説明
する。
【００２４】はじめに、スイッチ１０２、スイッチ１０
４は共に“オフ”状態とする。電源回路１０１の電源が
投入されると、電源安定化回路１０３には電源電圧が供
給されて一瞬サージが発生するが、すぐに定常状態とな
る。このときに電源安定化回路１０３のリファレンス電
圧は０Ｖとなっているので出力電圧は０Ｖとなる。
４は共に“オフ”状態とする。電源回路１０１の電源が
投入されると、電源安定化回路１０３には電源電圧が供
給されて一瞬サージが発生するが、すぐに定常状態とな
る。このときに電源安定化回路１０３のリファレンス電
圧は０Ｖとなっているので出力電圧は０Ｖとなる。
【００２５】電源安定化回路１０３が定常状態になるま
でスイッチ１０４が“オフ”状態であるので、負荷に対
してサージが印加されることはない。スイッチ１０４
は、電源安定化回路１０３の定常状態後に“オン”状態
となる。このとき電源安定化回路１０３の出力電圧は０
Ｖであるので、負荷には０Ｖが印加される。
でスイッチ１０４が“オフ”状態であるので、負荷に対
してサージが印加されることはない。スイッチ１０４
は、電源安定化回路１０３の定常状態後に“オン”状態
となる。このとき電源安定化回路１０３の出力電圧は０
Ｖであるので、負荷には０Ｖが印加される。
【００２６】続いてスイッチ１０２を“オン”状態に
し、電源安定化回路１０３にリファレンス電圧を印加す
ると、０Ｖから連続的にリファレンス電圧値まで変化す
る安定化された電圧が出力される。このときスイッチ１
０４は“オン”状態であるから、負荷にはサージのな
い、０Ｖからリファレンス電圧値まで変化する安定化さ
れた電圧の印加が可能となる。
し、電源安定化回路１０３にリファレンス電圧を印加す
ると、０Ｖから連続的にリファレンス電圧値まで変化す
る安定化された電圧が出力される。このときスイッチ１
０４は“オン”状態であるから、負荷にはサージのな
い、０Ｖからリファレンス電圧値まで変化する安定化さ
れた電圧の印加が可能となる。
【００２７】遮断時の動作はまずスイッチ１０２を“オ
フ”にし、電源安定回路１０３への入力電圧を０Ｖにす
る。これにより電源安定化回路１０３の出力はリファレ
ンス電圧値から０Ｖへ時定数１０６によって決まる時間
内で連続的に変化する。
フ”にし、電源安定回路１０３への入力電圧を０Ｖにす
る。これにより電源安定化回路１０３の出力はリファレ
ンス電圧値から０Ｖへ時定数１０６によって決まる時間
内で連続的に変化する。
【００２８】続いてスイッチ１０４を“オフ”状態に
し、さらに電源安定化回路１０３への電源電圧の供給を
停止する。これにより、電源安定化回路１０３の電源電
圧の供給停止時に生じるサージを負荷に与えないことを
可能にする。
し、さらに電源安定化回路１０３への電源電圧の供給を
停止する。これにより、電源安定化回路１０３の電源電
圧の供給停止時に生じるサージを負荷に与えないことを
可能にする。
【００２９】［実施の形態２］次に、本発明による第２
の実施の形態について図面を参照して詳細に説明する。
の実施の形態について図面を参照して詳細に説明する。
【００３０】図３は本発明による第２の実施の形態を示
す回路ブロック構成図である。
す回路ブロック構成図である。
【００３１】［実施の形態２の構成］本発明による第２
の実施の形態は、図３に示すように、前述した第１の実
施の形態とシーケンス回路とを組み合わせることによっ
て、負荷に対し所望の順序で安定化された電圧の印加及
び遮断が可能となる。
の実施の形態は、図３に示すように、前述した第１の実
施の形態とシーケンス回路とを組み合わせることによっ
て、負荷に対し所望の順序で安定化された電圧の印加及
び遮断が可能となる。
【００３２】ここでは出力数を２としているが、それ以
上の出力数にしてもシーケンス回路の変更等により可能
である。
上の出力数にしてもシーケンス回路の変更等により可能
である。
【００３３】［実施の形態２の動作］図３に示された第
２の実施の形態による回路の動作について図４に示すタ
イムチャートを用いて説明する。ここで電源安定化回路
３０３、３０６は図１に示した電源安定化回路１０３と
同一構成であるとする。
２の実施の形態による回路の動作について図４に示すタ
イムチャートを用いて説明する。ここで電源安定化回路
３０３、３０６は図１に示した電源安定化回路１０３と
同一構成であるとする。
【００３４】図３、図４を参照するに、はじめに電源回
路３０１の電源が投入されると、電源安定化回路３０
３、３０６およびシーケンス回路３０８に電源電圧が供
給される。このときスイッチ３０２、３０４、３０５、
３０７、３０９はすべて“オフ”状態であり、スイッチ
３０４、３０７が“オフ”状態であるために、負荷には
サージの影響は現れない。
路３０１の電源が投入されると、電源安定化回路３０
３、３０６およびシーケンス回路３０８に電源電圧が供
給される。このときスイッチ３０２、３０４、３０５、
３０７、３０９はすべて“オフ”状態であり、スイッチ
３０４、３０７が“オフ”状態であるために、負荷には
サージの影響は現れない。
【００３５】シーケンス回路３０８のスイッチ３０９を
“オン”状態にすると、シーケンス回路３０８が作動
し、０．５秒後にスイッチ３０４、３０７が同時に“オ
ン”状態となる。このとき電源安定化回路３０３、３０
６にはリファレンス電圧として０Ｖが印加されているの
で、出力電圧は０Ｖである。
“オン”状態にすると、シーケンス回路３０８が作動
し、０．５秒後にスイッチ３０４、３０７が同時に“オ
ン”状態となる。このとき電源安定化回路３０３、３０
６にはリファレンス電圧として０Ｖが印加されているの
で、出力電圧は０Ｖである。
【００３６】続いてシーケンス回路３０８によりこの
０．５秒後にスイッチ３０２が“オン”状態となり、電
源安定化回路３０３からは０Ｖから＋５Ｖまで連続的に
変化する。安定化された電圧が負荷３１０に印加され
る。
０．５秒後にスイッチ３０２が“オン”状態となり、電
源安定化回路３０３からは０Ｖから＋５Ｖまで連続的に
変化する。安定化された電圧が負荷３１０に印加され
る。
【００３７】さらにこの０．５秒後にスイッチ３０５が
“オン”状態となり、電源安定化回路３０６からも０Ｖ
から＋５Ｖまで連続的に変化する安定化された電圧が負
荷３１１に印加される。
“オン”状態となり、電源安定化回路３０６からも０Ｖ
から＋５Ｖまで連続的に変化する安定化された電圧が負
荷３１１に印加される。
【００３８】シーケンス回路３０８はスイッチ３０５を
“オン”状態にしたところで状態が保持される。
“オン”状態にしたところで状態が保持される。
【００３９】スイッチ３０９を“オフ”状態にすると、
シーケンス回路３０８が再び始動し、０．５秒後にスイ
ッチ３０５が“オフ”状態となる。そして電源安定化回
路３０６の出力電圧が＋５Ｖから０Ｖまで連続的に変化
する。続いてこの０．５秒後にスイッチ３０２が“オ
フ”状態になり、電源安定化回路３０３の出力電圧が＋
５Ｖから０Ｖまで連続的に変化する。さらにこの０．５
秒後にスイッチ３０４、３０７がともに“オフ”状態と
なる。
シーケンス回路３０８が再び始動し、０．５秒後にスイ
ッチ３０５が“オフ”状態となる。そして電源安定化回
路３０６の出力電圧が＋５Ｖから０Ｖまで連続的に変化
する。続いてこの０．５秒後にスイッチ３０２が“オ
フ”状態になり、電源安定化回路３０３の出力電圧が＋
５Ｖから０Ｖまで連続的に変化する。さらにこの０．５
秒後にスイッチ３０４、３０７がともに“オフ”状態と
なる。
【００４０】これにより、電源安定化回路３０３、３０
６への電源電圧の供給停止時に生じるサージを負荷３１
０、３１１に与えないことを可能にする。
６への電源電圧の供給停止時に生じるサージを負荷３１
０、３１１に与えないことを可能にする。
【００４１】ここで、スイッチが“オン”状態もしくは
“オフ”状態になるまでの時間０．５秒はシーケンス回
路３０８内の発振パルスの周期を変える等で所望の値に
することができる。
“オフ”状態になるまでの時間０．５秒はシーケンス回
路３０８内の発振パルスの周期を変える等で所望の値に
することができる。
【００４２】また、電源安定化回路の出力電圧もリファ
レンス電圧値を変える等によって所望の値にすることが
可能である。
レンス電圧値を変える等によって所望の値にすることが
可能である。
【００４３】さらに電源投入、遮断の順序もシーケンス
回路の組み合わせ等により、任意に変更することが可能
である。
回路の組み合わせ等により、任意に変更することが可能
である。
【００４４】
【発明の効果】本発明は以上の如く構成され、作用する
ものであり、本発明によれば以下に示す効果が得られ
る。
ものであり、本発明によれば以下に示す効果が得られ
る。
【００４５】第１の効果は、電源投入時に負荷に対しサ
ージのない電圧印加ができることである。
ージのない電圧印加ができることである。
【００４６】第２の効果は、電源遮断時に負荷に対しサ
ージの影響を阻止することができることである。
ージの影響を阻止することができることである。
【図１】本発明による実施の形態１を示す回路ブロック
構成図である。
構成図である。
【図２】本発明による実施の形態１の動作例を示すタイ
ミングチャートである。
ミングチャートである。
【図３】本発明による実施の形態２を示す回路ブロック
構成図である。
構成図である。
【図４】本発明による実施の形態２の動作例を示すタイ
ミングチャートである。
ミングチャートである。
１０１、３０１…電源回路 １０２、１０４、３０２、３０４、３０５、３０７、３
０９…スイッチ １０３、３０３、３０６…電源安定化回路 ３０８…シーケンス回路 ３１０、３１１…負荷
０９…スイッチ １０３、３０３、３０６…電源安定化回路 ３０８…シーケンス回路 ３１０、３１１…負荷
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5G065 BA00 BA01 BA04 DA06 DA07 EA06 HA04 JA01 JA02 KA02 KA05 KA09 MA07 MA10 NA01 NA02 5H410 BB04 CC02 CC03 CC05 CC09 DD02 DD05 EA10 EA37 EB16 EB37 FF03 FF25 KK03 KK05
Claims (4)
- 【請求項１】 非安定電圧を発生する電源と、該電源の
非安定出力電圧を安定化する電源安定化回路と、該電源
安定化回路から出力される安定化出力電圧を供給される
負荷とを有する電源回路において、前記電源と前記電源
安定化回路との間に設けられ該電源安定化回路の出力が
不安定状態中に発生するサージを除去する第１のスイッ
チと、前記電源安定化回路と前記負荷との間に設けられ
該電源安定化回路が定常状態になる間に生じるサージを
該負荷に与えることを阻止する第２のスイッチとを具備
することを特徴とした電源回路。 - 【請求項２】 前記電源安定化回路は、演算増幅器を有
し、前記電源から供給される電源電圧をリファレンス電
圧値で安定化させて出力する回路であることを更に特徴
とする請求項１に記載の電源回路。 - 【請求項３】 前記電源安定化回路の前記演算増幅器の
前記リファレンス電圧が供給される端子に抵抗とコンデ
ンサの直列回路から成る時定数回路が接続され、該電源
安定化回路の出力電圧は前記時定数回路により決定され
る時定数により所望の時間をかけて０Ｖから連続的に前
記リファレンス電圧値まで変化することを更に特徴とす
る請求項２に記載の電源回路。 - 【請求項４】 前記電源安定化回路及び前記第１、第２
のスイッチの組み合わせを複数組用意し、該複数組の前
記各組み合わせの各入力側を前記非安定化電源に接続す
ると共に各出力側を前記各組み合わせに対応する各負荷
にそれぞれ接続し、前記第１、第２のスイッチを制御す
るシーケンス回路を配設し、該シーケンス回路により前
記第１及び第２のスイッチの“オン”状態にする時間を
制御することを更に特徴とする請求項１〜３のいずれか
一項に記載の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10323543A JP3019847B1 (ja) | 1998-11-13 | 1998-11-13 | 電源回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10323543A JP3019847B1 (ja) | 1998-11-13 | 1998-11-13 | 電源回路 |
Publications (2)
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| JP3019847B1 JP3019847B1 (ja) | 2000-03-13 |
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ID=18155882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10323543A Expired - Lifetime JP3019847B1 (ja) | 1998-11-13 | 1998-11-13 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019847B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176779A (ja) * | 2000-12-07 | 2002-06-21 | Nec Eng Ltd | 電源投入制御システム |
| JP2012008673A (ja) * | 2010-06-23 | 2012-01-12 | Oki Data Corp | 電源装置及びこれを用いた画像形成装置 |
| JP2018179992A (ja) * | 2017-04-20 | 2018-11-15 | 致茂電子股▲分▼有限公司Ｃｈｒｏｍａ Ａｔｅ Ｉｎｃ． | スパイク保護付き試験装置及び試験方法 |
-
1998
- 1998-11-13 JP JP10323543A patent/JP3019847B1/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176779A (ja) * | 2000-12-07 | 2002-06-21 | Nec Eng Ltd | 電源投入制御システム |
| JP4583587B2 (ja) * | 2000-12-07 | 2010-11-17 | Ｎｅｃエンジニアリング株式会社 | 電源投入制御システム及び電源投入制御方法 |
| JP2012008673A (ja) * | 2010-06-23 | 2012-01-12 | Oki Data Corp | 電源装置及びこれを用いた画像形成装置 |
| US8995858B2 (en) | 2010-06-23 | 2015-03-31 | Oki Data Corporation | Power supply device and image formation apparatus |
| JP2018179992A (ja) * | 2017-04-20 | 2018-11-15 | 致茂電子股▲分▼有限公司Ｃｈｒｏｍａ Ａｔｅ Ｉｎｃ． | スパイク保護付き試験装置及び試験方法 |
| US10802070B2 (en) | 2017-04-20 | 2020-10-13 | Chroma Ate Inc. | Testing device and testing method with spike protection |
Also Published As
| Publication number | Publication date |
|---|---|
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