JP2001306167A - 基準電圧回路 - Google Patents

Abstract

(57)【要約】 【課題】 起動時間が短く、対電源ノイズ耐量が向上し
た基準電圧回路を提供することを目的とする。 【解決手段】 基準電圧回路１として、基準電源４とそ
の出力電圧を一定に調整する差動増幅器５とを備え、そ
の差動増幅器５の出力段を出力インピーダンスの低い出
力段バッファと出力インピーダンスの高い出力段バッフ
ァとを並列に接続した構成とし、基準電圧回路１の起動
時の一定期間だけ、出力インピーダンスの低い出力段バ
ッファを動作させるようにした。遅延器４０が起動時の
一定期間、２つの出力段バッファを並列動作させて外付
けコンデンサ３６を高速充電することで、起動時間が短
縮される。一定期間後は、遅延器４０が出力インピーダ
ンスの高い出力段バッファのみ動作させるため、定常時
における対電源電圧ノイズ耐量を向上させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は基準電圧回路に関
し、特に電源用ＩＣ（集積回路）内で電圧の基準として
使われ、温度や電源電圧変動にも影響されず、常に一定
の電圧を発生することが要求される基準電圧回路に関す
る。

【０００２】

【従来の技術】図５は従来型の基準電圧回路の一例を示
す図である。基準電圧回路１は、電源用ＩＣ２の中で電
圧の基準として使われ、温度や電源電圧変動にも影響さ
れず、常に一定の電圧を発生することが望まれるもの
で、その一例として、スイッチ３と、基準電源４と、差
動増幅器５とから構成される。

【０００３】基準電圧回路１の高電位端子６は、電源７
の高電位端子８に接続され、基準電圧回路１のグランド
端子９は、電源７のグランド端子１０に接続される。基
準電圧回路１の高電位端子６は、スイッチ３の高電位端
子１１に接続され、そのスイッチ３の低電位端子１２
は、基準電源４の高電位端子１３に接続され、その基準
電源４の低電位端子１４は、基準電圧回路１のグランド
端子９に接続される。

【０００４】基準電圧回路１の高電位端子６はまた、差
動増幅器５の高電位端子１５に接続され、この差動増幅
器５のグランド端子１６は、基準電圧回路１のグランド
端子９に接続される。差動増幅器５の出力端子１７は、
トリミング付き分圧抵抗１８の一端に接続され、このト
リミング付き分圧抵抗１８の他端は、分圧抵抗１９の一
端に接続され、この分圧抵抗１９の他端は、基準電圧回
路１のグランド端子９に接続される。基準電源４の出力
端子２０は、差動増幅器５の＋入力端子２１に接続さ
れ、この差動増幅器５の−入力端子２２は、トリミング
付き分圧抵抗１８と分圧抵抗１９との接続点に接続され
る。

【０００５】以上の構成において、スイッチ３の入力端
子２３に電源電位またはグランド電位を印加すること
で、基準電圧回路１の停止および動作の切り替えを行
う。また、基準電源４は、その出力端子２０にプロセス
製造に起因するバラツキのある電圧を出力するが、その
バラツキのある電圧を、後段で差動増幅器５を応用した
トリミング付きのシリーズレギュレータで調整し、一定
の電圧が差動増幅器５の出力端子１７に発生するように
している。

【０００６】図６は差動増幅器の基本構成を示す図であ
る。差動増幅器５は、差動入力段２４と出力段バッファ
２５とで構成された基本構成を有する。差動入力段２４
の高電位端子２６および出力段バッファ２５の高電位端
子２７は、差動増幅器５の高電位端子１５に接続され、
差動入力段２４の低電位端子２８および出力段バッファ
２５の低電位端子２９は、差動増幅器５のグランド端子
１６に接続される。

【０００７】差動入力段２４は、＋入力端子２１と−入
力端子２２との電位差を増幅し、出力端子３０に出力す
る。差動入力段２４の出力端子３０は、出力段バッファ
２５の入力端子３１に接続されており、出力段バッファ
２５では、入力信号電位に比例した電流を出力段バッフ
ァ２５の出力端子３２に流れるよう機能する。

【０００８】図７は出力段バッファの一例を示す回路図
である。出力段バッファ２５は、ＰＭＯＳトランジスタ
３３と、ＮＭＯＳトランジスタ３４と、バイアス電圧３
５とから構成される。出力段バッファ２５の高電位端子
２７は、ＰＭＯＳトランジスタ３３のソースおよびバイ
アス電圧３５の高電位端子に接続され、バイアス電圧３
５の低電位端子は、ＰＭＯＳトランジスタ３３のゲート
に接続され、ＰＭＯＳトランジスタ３３のドレインは、
ＮＭＯＳトランジスタ３４のドレインおよび出力段バッ
ファ２５の出力端子３２に接続され、ＮＭＯＳトランジ
スタ３４のソースは、出力段バッファ２５の低電位端子
２９に接続され、ＮＭＯＳトランジスタ３４のゲート端
子は、出力段バッファ２５の入力端子３１に接続され
る。

【０００９】この出力段バッファ２５の出力インピーダ
ンスＺ_outは、ＰＭＯＳトランジスタ３３の小信号出力
抵抗をｒ_ds1、ＮＭＯＳトランジスタ３４の小信号出力
抵抗をｒ_ds2とすると、

【００１０】

【数１】 Ｚ_out＝１／（１／ｒ_ds1＋１／ｒ_ds2）・・・（１） で表され、ＰＭＯＳトランジスタ３３およびＮＭＯＳト
ランジスタ３４の小信号出力抵抗ｒ_ds1，ｒ_ds2の並列抵
抗となる。これらの抵抗は、これらのデバイスを流れる
電流により変わるため、設計段階であらかじめ調整可能
である。

【００１１】ところで、図５に示した基準電圧回路１に
おいては、基準電圧回路１の出力端子１７に現れる電圧
は、温度や電源ノイズによらず常に一定である必要があ
る。そのため、基準電圧回路１の高電位端子６に加わる
電源ノイズが基準電圧回路１の出力端子１７に伝達する
のを抑制するため、電源用ＩＣ２の外に数μＦ程度のコ
ンデンサ３６を設けるようにしている。すなわち、外付
けのコンデンサ３６の高電位端子３７を基準電圧回路１
の出力端子１７に接続し、コンデンサ３６のグランド端
子３８を基準電圧回路１のグランド端子９に接続するこ
とにより、出力端子１７の電圧変動を抑制している。ま
た、差動増幅器５内の出力段バッファ２５の出力インピ
ーダンスを大きくすることでも、基準電圧回路１の高電
位端子６と出力端子１７との電気的結合を弱くすること
ができ、出力端子１７の電圧変動を抑制することが可能
になる。そして、基準電圧回路１の対電源ノイズ耐量を
強化するためには、両手法を適用することが望ましい。

【００１２】

【発明が解決しようとする課題】しかしながら、外付け
のコンデンサを使用し、出力段バッファの出力インピー
ダンスを大きくする、という両手法を適用すると、対電
源ノイズ耐量は強化できるが、出力段バッファの出力イ
ンピーダンスが大きくなるため、基準電圧回路の出力電
流能力が小さくなり、さらに外付けのコンデンサがある
ため、起動時にその外付けのコンデンサを充電するため
に時間がかかり、起動時間が長くなるという問題点があ
った。

【００１３】本発明はこのような点に鑑みてなされたも
のであり、起動時間が短縮され、対電源ノイズ耐量が向
上した基準電圧回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明では上記問題を解
決するために、電源用集積回路内で電圧の基準として使
われる基準電源と、前記基準電源の後段に接続されてシ
リーズレギュレータを構成する差動増幅器とを備えた基
準電圧回路において、前記差動増幅器を、差動入力段
と、出力インピーダンスの高い第１の出力段バッファ
と、前記第１の出力段バッファと並列接続され起動時に
動作し起動後に停止する機能を持った出力インピーダン
スの低い第２の出力段バッファとで構成したことを特徴
とする基準電圧回路が提供される。

【００１５】このような基準電圧回路によれば、起動時
には差動増幅器の出力段は第１の出力段バッファおよび
第２の出力段バッファが並列に動作するため、差動増幅
器の電流供給能力が大となって、外付けコンデンサの充
電が素早く行われることで起動時間を短縮することがで
きる。一定期間の経過後は、出力インピーダンスの高い
出力段バッファのみが動作するため、定常時における対
電源電圧ノイズ耐量を向上させることができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は本発明の第１の実施
の形態に係る基準電圧回路の一例を示す図である。この
図１において、図５に示した構成要素と同じ要素につい
ては、同じ符号を付してある。

【００１７】基準電圧回路１は、電源用ＩＣ２の中で電
圧の基準として使われるものであって、スイッチ３と、
基準電源４と、差動増幅器５と、遅延器４０とから構成
される。

【００１８】基準電圧回路１の高電位端子６は、電源７
の高電位端子８に接続され、基準電圧回路１のグランド
端子９は、電源７のグランド端子１０に接続される。基
準電圧回路１の高電位端子６は、スイッチ３の高電位端
子１１に接続され、そのスイッチ３の低電位端子１２
は、基準電源４の高電位端子１３に接続され、その基準
電源４の低電位端子１４は、基準電圧回路１のグランド
端子９に接続される。

【００１９】基準電圧回路１の高電位端子６はまた、差
動増幅器５の高電位端子１５に接続され、この差動増幅
器５のグランド端子１６は、基準電圧回路１のグランド
端子９に接続される。差動増幅器５の出力端子１７は、
トリミング付き分圧抵抗１８の一端に接続され、このト
リミング付き分圧抵抗１８の他端は、分圧抵抗１９の一
端に接続され、この分圧抵抗１９の他端は、基準電圧回
路１のグランド端子９に接続される。基準電源４の出力
端子２０は、差動増幅器５の＋入力端子２１に接続さ
れ、この差動増幅器５の−入力端子２２は、トリミング
付き分圧抵抗１８と分圧抵抗１９との接続点に接続され
る。

【００２０】基準電圧回路１の高電位端子６は、遅延器
４０の高電位端子４１に接続され、その遅延器４０のグ
ランド端子４２は、基準電圧回路１のグランド端子９に
接続され、遅延器４０の入力端子４３は、スイッチ３の
入力端子２３に接続され、遅延器４０の出力端子４４
は、差動増幅器５への起動信号入力端子４５に接続され
る。

【００２１】以上の構成において、スイッチ３の入力端
子２３に電源電位またはグランド電位の信号を印加する
ことで、基準電圧回路１の停止および動作の切り替えを
行う。また、スイッチ３の入力端子２３に印加される信
号は、遅延器４０にて一定時間遅延された後、差動増幅
器５へ供給され、後述する起動時の切換処理を行う。さ
らに基準電源４は、その出力端子２０にプロセス製造に
起因するバラツキのある電圧を出力するが、そのバラツ
キのある電圧を、後段で差動増幅器５を応用したトリミ
ング付きのシリーズレギュレータで調整し、一定の電圧
が差動増幅器５の出力端子１７に発生するようにしてい
る。

【００２２】図２は差動増幅器の基本構成を示す図であ
る。差動増幅器５は、差動入力段２４と、出力インピー
ダンスの高い第１出力段バッファ２５ａと、出力インピ
ーダンスの低い第２出力段バッファ２５ｂとで構成され
た基本構成を有する。差動入力段２４の高電位端子２
６、第１出力段バッファ２５ａの高電位端子２７ａおよ
び第２出力段バッファ２５ｂの高電位端子２７ｂは、差
動増幅器５の高電位端子１５に接続され、差動入力段２
４の低電位端子２８、第１出力段バッファ２５ａの低電
位端子２９ａおよび第２出力段バッファ２５ｂの低電位
端子２９ｂは、差動増幅器５のグランド端子１６に接続
される。また、第２出力段バッファ２５ｂには、起動信
号入力端子４５が接続されている。

【００２３】差動入力段２４は、＋入力端子２１と−入
力端子２２との電位差を増幅し、出力端子３０に出力す
る。差動入力段２４の出力端子３０は、第１出力段バッ
ファ２５ａの入力端子３１ａおよび第２出力段バッファ
２５ｂの入力端子３１ｂに接続され、第１出力段バッフ
ァ２５ａおよび第２出力段バッファ２５ｂでは、入力信
号電位に比例した電流をそれらの出力端子３２ａ，３２
ｂに流れるよう機能する。第２出力段バッファ２５ｂ
は、これに設けられた起動信号入力端子４５に印加され
る遅延器４０からの信号電位により、停止および動作が
切り替えられる機能を具備している。

【００２４】図３は第２出力段バッファの一例を示す回
路図である。第２出力段バッファ２５ｂは、ＰＭＯＳト
ランジスタ３３と、ＮＭＯＳトランジスタ３４と、バイ
アス電圧３５と、停止／動作切り替えスイッチ用の２つ
のＰＭＯＳトランジスタ４６，４７とから構成される。
第２出力段バッファ２５ｂの高電位端子２７ｂは、ＰＭ
ＯＳトランジスタ４６のソースおよびバイアス電圧３５
の高電位端子に接続され、ＰＭＯＳトランジスタ４６の
ゲートは、起動信号入力端子４５に接続され、ＰＭＯＳ
トランジスタ４６のドレインは、ＰＭＯＳトランジスタ
３３のソースに接続され、バイアス電圧３５の低電位端
子は、ＰＭＯＳトランジスタ３３のゲートに接続され
る。ＰＭＯＳトランジスタ３３のドレインは、ＮＭＯＳ
トランジスタ３４のドレインおよび第２出力段バッファ
２５ｂの出力端子３２ｂに接続され、ＮＭＯＳトランジ
スタ３４のゲートは、出力段バッファ２５の入力端子３
１に接続され、ＮＭＯＳトランジスタ３４のソースは、
ＰＭＯＳトランジスタ４７のソースに接続され、ＰＭＯ
Ｓトランジスタ４７のゲートは、起動信号入力端子４５
に接続され、ＰＭＯＳトランジスタ４７のドレインは、
第２出力段バッファ２５ｂの低電位端子２９ｂに接続さ
れる。

【００２５】ここで、ＰＭＯＳトランジスタ３３および
ＮＭＯＳトランジスタ３４は、設計段階においてこの第
２出力段バッファ２５ｂの出力インピーダンスが小さく
なるように設計される。

【００２６】電源用ＩＣ２の起動時には、基準電圧回路
１の差動増幅器５では、第２出力段バッファ２５ｂがそ
の起動信号入力端子４５に起動信号を受けることによ
り、停止／動作切り替えスイッチ用の２つのＰＭＯＳト
ランジスタ４６，４７はオン状態となり、入力端子３１
ｂの入力信号電位に比例した電流を出力端子３２ｂに流
れるよう機能する。すなわち、この起動時には、第１出
力段バッファ２５ａおよび第２出力段バッファ２５ｂが
並列に動作することになる。したがって、差動増幅器５
の中の出力インピーダンスの低い第２出力段バッファ２
５ｂが動作することになるため、差動増幅器５の電流供
給能力が大きくなり、外付けのコンデンサ３６への充電
を迅速に行うことが可能になり、起動時間が短縮され
る。

【００２７】電源用ＩＣ２の起動から一定期間経過する
と、遅延器４０の出力信号電位が変化し、第２出力段バ
ッファ２５ｂの停止／動作切り替えスイッチ用のＰＭＯ
Ｓトランジスタ４６，４７をオフ状態にする。これによ
り、第２出力段バッファ２５ｂは、停止状態となり、出
力インピーダンスの高い第１出力段バッファ２５ａだけ
の動作となる。したがって、起動から一定期間経過した
定常時では、差動増幅器５の出力インピーダンスが大き
くなるため、対電源電圧ノイズ耐量をよくすることがで
きる。

【００２８】なお、遅延器４０は、その回路構成によっ
て起動時間が一意に決まるが、適当な外部素子を接続し
て遅延量を可変できるようにし、外付けのコンデンサに
応じて起動時間を最少とするための最適な調節が可能と
なるようにするとよい。

【００２９】図４は本発明の第２の実施の形態に係る基
準電圧回路の一例を示す図である。この図４において、
図１に示した構成要素と同じ要素については、同じ符号
を付して、その詳細な説明は省略する。

【００３０】この第２の実施の形態に係る基準電圧回路
１によれば、差動増幅器５の後段にインバータ回路５０
を設け、その出力で差動増幅器５の内の第２出力段バッ
ファ２５ｂを制御するようにしている。すなわち、この
インバータ回路５０の高電位端子５１は、基準電圧回路
１の高電位端子６に接続され、インバータ回路５０のグ
ランド端子５２は、基準電圧回路１のグランド端子９に
接続され、インバータ回路５０の入力端子５３は、差動
増幅器５の出力端子１７に接続され、そしてインバータ
回路５０の出力端子５４は、差動増幅器５の起動信号入
力端子４５に接続される。

【００３１】電源用ＩＣ２の起動時には、差動増幅器５
内の第１出力段バッファ２５ａおよび第２出力段バッフ
ァ２５ｂが同時に並列動作するため、差動増幅器５の大
きな電流供給能力により、外付けのコンデンサ３６への
充電が迅速に行われる。コンデンサ３６が充電されて基
準電圧回路１の出力電圧が立ち上がると、インバータ回
路５０がその出力電圧を検知し、その出力端子５４に立
ち上がり完了信号を出力する。この信号は、差動増幅器
５の起動信号入力端子４５に供給され、出力インピーダ
ンスの低い第２出力段バッファ２５ｂの動作を停止し、
差動増幅器５の出力段を、出力インピーダンスの高い第
１出力段バッファ２５ａだけの動作にする。

【００３２】このように、電源用ＩＣ２の起動時には、
外付けのコンデンサ３６への充電が迅速に行われことで
基準電圧回路１の出力電圧の立ち上がり時間、すなわち
起動時間が短縮され、起動時間経過後は、インバータ回
路５０が差動増幅器５の出力インピーダンスを大きくす
るよう制御することで、対電源電圧ノイズ耐量を向上さ
せることができる。

【００３３】

【発明の効果】以上説明したように、本発明では、差動
増幅器の出力段を出力インピーダンスの低い出力段バッ
ファと出力インピーダンスの高い出力段バッファとを並
列に接続した構成にし、基準電圧回路の起動時の一定期
間だけ、出力インピーダンスの低い出力段バッファを動
作させるように構成した。これにより、基準電圧回路の
起動時の一定期間は、差動増幅器の電流供給能力が大と
なるため、外付けコンデンサの充電が素早く行われ、起
動時間を短縮することができる。一定期間の後では、出
力インピーダンスの低い出力段バッファは停止し、出力
インピーダンスの高い出力段バッファのみが動作するた
め、定常時における対電源電圧ノイズ耐量をよくするこ
とができる。

【００３４】また、本発明によれば、起動時に差動増幅
器の出力インピーダンスの低い出力段バッファを動作さ
せて起動時間を短縮し、インバータ回路が基準電圧回路
の出力電圧の立ち上がりに応答して出力インピーダンス
の低い出力段バッファを停止して出力インピーダンスの
高い出力段バッファのみの動作とすることで、対電源ノ
イズ耐量を向上でき、さらに、インバータ回路が基準電
圧回路の出力電圧の立ち上がりを確認してから出力イン
ピーダンスの低い出力段バッファを停止させる動作であ
るため、外付けコンデンサとして任意のコンデンサを使
用することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る基準電圧回路
の一例を示す図である。

【図２】差動増幅器の基本構成を示す図である。

【図３】第２出力段バッファの一例を示す回路図であ
る。

【図４】本発明の第２の実施の形態に係る基準電圧回路
の一例を示す図である。

【図５】従来型の基準電圧回路の一例を示す図である。

【図６】差動増幅器の基本構成を示す図である。

【図７】出力段バッファの一例を示す回路図である。

【符号の説明】

１ 基準電圧回路 ２ 電源用ＩＣ ３ スイッチ ４ 基準電源 ５ 差動増幅器 ６ 高電位端子 ７ 電源 ８ 電源の高電位端子 ９ 基準電圧回路のグランド端子 １０ 電源のグランド端子 １７ 出力端子 １８，１９ 分圧抵抗 ２１ 差動増幅器の＋入力端子 ２２ 差動増幅器の−入力端子 ２３ スイッチの入力端子 ２４ 差動入力段 ２５ 出力段バッファ ２５ａ 出力インピーダンスの高い第１出力段バッファ ２５ｂ 出力インピーダンスの低い第２出力段バッファ ３３ ＰＭＯＳトランジスタ ３４ ＮＭＯＳトランジスタ ３５ バイアス電圧 ３６ コンデンサ ４０ 遅延器 ４５ 起動信号入力端子 ４６，４７ ＰＭＯＳトランジスタ ５０ インバータ回路

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Claims (7)

【特許請求の範囲】
1. 【請求項１】 電源用集積回路内で電圧の基準として使
   われる基準電源と、前記基準電源の後段に接続されてシ
   リーズレギュレータを構成する差動増幅器とを備えた基
   準電圧回路において、 前記差動増幅器を、差動入力段と、出力インピーダンス
   の高い第１の出力段バッファと、前記第１の出力段バッ
   ファと並列接続され起動時に動作し起動後に停止する機
   能を持った出力インピーダンスの低い第２の出力段バッ
   ファとで構成したことを特徴とする基準電圧回路。
2. 【請求項２】 起動から一定期間前記第２の出力段バッ
   ファを動作し、前記一定期間の経過後は前記第２の出力
   段バッファを停止するよう制御する遅延器を備えている
   ことを特徴とする請求項１記載の基準電圧回路。
3. 【請求項３】 外部からの制御信号により前記基準電源
   を起動または停止させるスイッチを備え、前記遅延器は
   外部からの起動用の前記制御信号を受けてから一定期間
   前記第２の出力段バッファを動作させるよう制御するこ
   とを特徴とする請求項２記載の基準電圧回路。
4. 【請求項４】 前記差動増幅器の出力電圧を受け、前記
   出力電圧の立ち上がりを検知して前記第２の出力段バッ
   ファを停止するよう制御する回路を備えていることを特
   徴とする請求項１記載の基準電圧回路。
5. 【請求項５】 電源用集積回路内で電圧の基準として使
   われる基準電源と、前記基準電源の後段に接続されてシ
   リーズレギュレータを構成する差動増幅器とを備えた基
   準電圧回路の起動方法において、 起動時に前記差動増幅器の出力インピーダンスを低く、
   定常動作移行後は前記差動増幅器の出力インピーダンス
   を高くなるように切り替えることを特徴とする基準電圧
   回路の起動方法。
6. 【請求項６】 前記差動増幅器の出力インピーダンスの
   切り替えを、起動から一定期間の経過後に行うようにし
   たことを特徴とする請求項５記載の基準電圧回路の起動
   方法。
7. 【請求項７】 前記差動増幅器の出力インピーダンスの
   切り替えを、前記差動増幅器の出力電圧が立ち上がった
   後に行うようにしたことを特徴とする請求項５記載の基
   準電圧回路の起動方法。