JPH02156713A - バイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、無線機等の高周波電力増幅器に用いられてい
る（ＨａＡｓＦＥＴ　（電界効果トランジスタ）Ｋよる
バイアス回路に関する。

〔従来の技術〕

従来の高周波電力増幅器に用いられるバイアス回路は、
たとえば、特開昭６２−２５６０４号公報に記載されて
いるが、これを第３図で説明すると、ＧａＡｓＦＥＴ５
のドレインＤに対する正電圧供給回路とグー）ＧＶｃ対
する負電圧供給回路とで構成され、正電圧供給回路は、
ゲートに負電圧が供給された後に正電圧を印加するため
の時間遅延回路１と正電圧設定回路２とからなり、負電
圧供給回路は、負電圧設定回路３と電源ＯＦＦ時にゲー
トＧに正電圧が印加されることを防止するための逆電圧
印加防止器４とからなっている。

〔発明が解決しようとする課題〕

上記従来の方式では、上記のドレイン用の正電圧供給回
路とゲート用の負電圧供給回路とはそれぞれ独立した回
路で互いに差列的構成されておル、これらに正電圧と負
電圧とを同一のタイミングで印加する必要があった。も
し、正電圧のみしか印加されなかったり、負電圧の印加
タイミングが遅れた）した場合には、負電圧設定回路３
が動作せずに、ゲートＧに正電圧が印加される恐れがあ
る。

したがって、正、負電圧の印加順序間違いｋよ〕。

ＦＩｉｆＴＫ過電流が流れて特性劣化や破壊するといっ
た問題がある。

本発明の目的は、上記従来の問題点を解消し、単一の電
源ＯＮ、ＯＦＦで動作し、ＦＥＴの劣化や破壊を防止す
ることができるようにしたバイアス回路を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するためＫ、本発明は、電源電圧の印加
とともに負電圧を発生する負電圧発生回路と、該負電圧
を遅延する負電圧遅延回路と、該電源電圧が印加されか
つ該負電圧発生回路が負電圧を発生することたよって正
電圧を発生する正電圧印加制御回路と、該正電圧を該負
電圧遅延回路から負電圧が出力されるまで遅延する正電
圧遅延回路とで構成する。

〔作用〕

電源電圧が印加されると、負電圧発生回路は直ちに負電
圧を発生し、この負電圧は負電圧遅延回路で遅延されて
ＰＥＴのゲートに印加される。−方、負電圧発生回路が
負電圧を発生すると、これによシ、電源電圧が印加され
ている正電圧印加制御回路が正電圧を発生し、この正電
圧は正電圧遅延回路で遅延されてＦＥＴのドレインに印
加される。ここで、ＦＲｔ’Ｉ’のゲートに規定の負電
圧が印加された後、ドレインに正電圧が印加されるよう
に、正電圧遅延回路の遅延時間が設定されている。

これによ）、ＦＢ’！’では、ゲートに規定の負電圧が
印加された後、ドレインに正電圧が印加される。

また、電源電圧をＯＦＦ’Ｌ、たときには、負電圧発生
回路８からの負電圧の出力停止とともに正電圧印加制御
回路６は正電圧の出力を停止する。これによシ、正電圧
遅延回路７に影響されず、ＦＥＴのドレインへの正電圧
は遮断される。一方、負電圧遅延回路によシ、ＦＦＶＴ
のゲートへの負電圧の遮断はその遅延時間だけ遅れる。

したがって、ＦＩＴでは、ドレインへの正電圧の遮断後
に、ゲートへの負電圧が遮断される。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるバイアス回路の一実施例を示すブ
ロック図であって、５はＦＩＴ、６は正電圧印加制御回
路、７は正電圧遅延回路、８は負電圧発生回路、９は負
電圧遅延回路、１０は電源電圧印加端子である。

同図において、電源がＯＮして電源電圧印加端子１０か
ら電源電圧ＶＣが印加されると、負電圧発生回路８によ
って負電圧が設定され、負電圧遅延回路９で所定時間遅
延された後、Ｆｌｌ’ｒ５のゲ−）Ｇに印加される。こ
のゲート電圧が所定の大きさの負電圧になると、負電圧
発生回路８からの負電圧で制御されて正電圧印加制御回
路６が動作し、正電圧が設定される。この正電圧は正電
圧遅延回路７によって所定時間遅延させ、ＦＥＴ５のド
レインＤに印加される。ここで、正電圧遅延回路７によ
る遅延時間は、規定の大きさの負電圧がＦ！ｌ’！’５
のゲー）ＧＫ印加された後に規定の正電圧がＦＥＴ５の
ドレインＤＫ印加されるように設定される。

一方、電源ＯＦＦ時には、負電圧発生回路８が直ちに負
電圧の発生を停止し、これとともに正電圧印加制御回路
６は正電圧の発生を停止する。そして、正電圧遅延回路
７に影響されず、ＦＩｉｆＴ　５のドレインへの正電圧
が遮断される。一方、負電圧発生回路８からの負電圧の
遮断は、正電圧印加制御回路６が動作中にゲー）Ｇの電
圧が正電圧にならないように、負電圧遅延回路９によ）
遅延させる。

以上のように、この実施例では、ＦＥＴ５のドレインＤ
及びゲートＧへの正及び負電圧の印加が容易であって安
定な動作を行なわせるとともに、これら正、負電圧を自
動的に規定順序で印加させることができ、ＦＥＴ５に過
電流が流れる仁とによる特性劣化及び破壊を防止するこ
とができる。

第２図は第１図に示した実施例の具体的な回路構成の一
例を示す図であって、２１〜２５は抵抗、２６．２７は
コンデンサ、２８〜３０はトランジスタ、３１はダイオ
ードであって、第１図に対応する部分には同一符号をつ
げている。

第２図において、抵抗２１とコンデンサ２６とは第１図
の正電圧遅延回路７を構成している。トランジスタ２８
．２９．５０および抵抗２２．２３．２４は正電圧印加
制御回路６を構成している。抵抗２５とこれに並列に接
続されたコンデンサ２７とは負電圧遅延回路９を構成し
ている。

次にこの具体例の動作を説明する。

電源電圧ｖ０が印加されると、抵抗２３．２２によ）ト
ランジスタ２９はＯＮ状態となり、トランジスタ２８の
ベースがアース電位になってトランジスタ２８はＯＦＦ
’ＦＦ上なる。したがって、この状態では、電源電圧ｖ
０はＰＥＴのドレインＤに印加されない。このときには
、Ｆｇ’ｌ’　５のゲートＧには負電圧にまだ印加され
ない状態の場合である。

一方、電源電圧ｖ０が印加されると、負電圧発生回路８
によ）トランジスタ３０のエミッタ電位が負電圧になり
、このトランジスタ３０はＯＮ状態トナってトランジス
タ２９のベース電位な負電圧にし、このトランジスタ２
９をＯＦ’Ｆ状態にする。そこで、抵抗２１とコンデン
サ２６とからなる正電圧遅延回路７によってトランジス
タ２８はＯＮ状態となＪ、ＦＥｉＴ５のゲートＧの電位
が規定の負電圧となった後、正の電源電圧ｖ０がＦＥＴ
５のドレインＤに印加される。

電源がＯＦＦとなった時には、トランジスタ３０が直ち
にＯＦＦ状態とな）、トランジスタ２９がＯＮ状態、ト
ランジスタ２８がＯ１ｉ″Ｆ状態となる。

したがって、電源電圧ｖ０がトランジスタ２８によって
遮断される。ＦＥＴ５のドレインＤへの正電圧が遮断さ
れるまでの間、ＦＥＴ５のゲートＧＯ！圧は抵抗２５、
コンデンサ２７からなる負電圧遅延回路９から供給され
る負電圧に保たれる。

〔発明の効果〕

以上説明したようＫ、本発明によれば、簡易な構成でも
ってＦＥ’Ｉ’等のゲート及びトレインに電圧が所定の
順序に従って自動的に印加され、ＦＥＴ等が安定した動
作をするとともＫ、過電流が流れることによる特性劣化
及び破壊を防止することができる。

【図面の簡単な説明】

第」図は本発明によるバイアス回路の一実施例を示すブ
ロック図、第２図はこの実施例の具体的な回路構成の一
具体例を示す図、第３図は従来のバイアス回路の一例を
示すプロ・ツク図である。 ５・・・ＦＥＴ、６・・・正電圧印加制御回路、７・・
・正電圧遅延回路、８・・・負電圧発生回路、９・・・
負電圧遅延回路、１０・・・電源電圧印加端子。 第　ＩＬ￥１ 第２図

Claims (1)

【特許請求の範囲】
1. １、電源電圧の印加とともに負電圧を発生する負電圧発
   生回路と、該負電圧を遅延する負電圧遅延回路と、該電
   源電圧が印加されかつ該負電圧発生回路が負電圧を発生
   することによって正電圧を発生する正電圧印加制御回路
   と、該正電圧を該負電圧遅延回路から負電圧が出力され
   る後まで遅延する正電圧遅延回路とからなり、該負電圧
   遅延回路から出力される負電圧を電界効果トランジスタ
   のゲート印加電圧とし、該正電圧遅延回路から出力され
   る正電圧を該電界効果トランジスタのドレイン印加電圧
   とすることを特徴とするバイアス回路。