JPH0677801A - 半導体スイッチング回路 - Google Patents
半導体スイッチング回路Info
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- JPH0677801A JPH0677801A JP22580792A JP22580792A JPH0677801A JP H0677801 A JPH0677801 A JP H0677801A JP 22580792 A JP22580792 A JP 22580792A JP 22580792 A JP22580792 A JP 22580792A JP H0677801 A JPH0677801 A JP H0677801A
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Abstract
(57)【要約】
【目的】 半導体スイッチにおいて、負荷の種類や半導
体スイッチに印加される電圧条件に無関係に、オン、オ
フのフロ−ティング駆動を行うこと。 【構成】 本発明による半導体スイッチ回路は、半導体
スイッチとしてのＮＭＯＳＦＥＴ２、３のの駆動信号入
力端子間に並列接続された抵抗器１の一端に定電流を流
出する定電流源５１及び前記抵抗器１の他の一端から前
記一定電流と絶対値で等しい一定電流を吸い込む定電流
源５２を有している。定電流源５１から抵抗１に向けて
流れ出す電流と、定電流源５２に流れ込む電流の絶対値
を等しくすることによりＮＭＯＳＦＥＴ２、３がフロ−
ティング状態でオン駆動され、圧電素子５４に発生する
交流信号は、抵抗器５３に伝達される。
体スイッチに印加される電圧条件に無関係に、オン、オ
フのフロ−ティング駆動を行うこと。 【構成】 本発明による半導体スイッチ回路は、半導体
スイッチとしてのＮＭＯＳＦＥＴ２、３のの駆動信号入
力端子間に並列接続された抵抗器１の一端に定電流を流
出する定電流源５１及び前記抵抗器１の他の一端から前
記一定電流と絶対値で等しい一定電流を吸い込む定電流
源５２を有している。定電流源５１から抵抗１に向けて
流れ出す電流と、定電流源５２に流れ込む電流の絶対値
を等しくすることによりＮＭＯＳＦＥＴ２、３がフロ−
ティング状態でオン駆動され、圧電素子５４に発生する
交流信号は、抵抗器５３に伝達される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体スイッチング回
路に係り、特に、フロ−ティング駆動を可能とする半導
体スイッチング回路に関する。
路に係り、特に、フロ−ティング駆動を可能とする半導
体スイッチング回路に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴをフロ−ティング駆動する
従来技術として、Ｕｎｉｔｅｄ Ｓｔ−ａｔｅｓ Ｐａ
ｔｅｎｔ ４１７０７４０ にあるように、ＭＯＳＦＥ
Ｔをオン駆動するためのゲート電圧をコンデンサ等の容
量性素子を使用し、チャージポンプ回路により得る方法
がある。
従来技術として、Ｕｎｉｔｅｄ Ｓｔ−ａｔｅｓ Ｐａ
ｔｅｎｔ ４１７０７４０ にあるように、ＭＯＳＦＥ
Ｔをオン駆動するためのゲート電圧をコンデンサ等の容
量性素子を使用し、チャージポンプ回路により得る方法
がある。
【０００３】図４に従来のこの種の半導体スイッチング
回路の構成を示す。同図において電圧源１１１より電源
供給されているインバータ回路１０１の入力端子にはコ
ンデンサ１０２の一端が接続され、前記インバータ回路
１０１の出力端子にはコンデンサ１０３の一端が接続さ
れている。また前記コンデンサ１０２、及び１０３の各
々の他の端子は、４個のダイオード１０４、１０５、１
０６、１０７によって構成された全波整流回路の２個の
交流入力端子１１２及び、１１３に接続されている。前
記ダイオード１０４、１０５、１０６、１０７によって
構成された全波整流回路の２個の直流出力端子１１４及
び１１５には抵抗器１０８が並列接続され、この抵抗器
１０８にはＭＯＳＦＥＴ１０９、及び１１０のゲート・
ソースが並列接続されている。
回路の構成を示す。同図において電圧源１１１より電源
供給されているインバータ回路１０１の入力端子にはコ
ンデンサ１０２の一端が接続され、前記インバータ回路
１０１の出力端子にはコンデンサ１０３の一端が接続さ
れている。また前記コンデンサ１０２、及び１０３の各
々の他の端子は、４個のダイオード１０４、１０５、１
０６、１０７によって構成された全波整流回路の２個の
交流入力端子１１２及び、１１３に接続されている。前
記ダイオード１０４、１０５、１０６、１０７によって
構成された全波整流回路の２個の直流出力端子１１４及
び１１５には抵抗器１０８が並列接続され、この抵抗器
１０８にはＭＯＳＦＥＴ１０９、及び１１０のゲート・
ソースが並列接続されている。
【０００４】上記構成からなる従来回路では、インバー
タ回路１０１の入力端子１００に連続した矩形波信号を
入力することにより、ダイオードで構成された全波整流
回路の交流入力端子１１２、及び１１３にはコンデンサ
１０２、及び１０３を介して位相の反転した矩形波信号
が印加され、全波整流回路の直流出力端子１１４、及び
１１５間には前述した矩形波信号が全波整流された直流
電圧が得られ、ＭＯＳＦＥＴ１０９、及び１１０のゲー
ト・ソース間をバイアスして、前記ＭＯＳＦＥＴ１０
９、及び１１０をオン駆動する。ここで、前記ＭＯＳＦ
ＥＴ１０９、及び１１０のオン駆動は、各々のドレイン
端子１０９ａ、及び１１０ａの電位によらず可能であ
り、フロ−ティング駆動を達成している。
タ回路１０１の入力端子１００に連続した矩形波信号を
入力することにより、ダイオードで構成された全波整流
回路の交流入力端子１１２、及び１１３にはコンデンサ
１０２、及び１０３を介して位相の反転した矩形波信号
が印加され、全波整流回路の直流出力端子１１４、及び
１１５間には前述した矩形波信号が全波整流された直流
電圧が得られ、ＭＯＳＦＥＴ１０９、及び１１０のゲー
ト・ソース間をバイアスして、前記ＭＯＳＦＥＴ１０
９、及び１１０をオン駆動する。ここで、前記ＭＯＳＦ
ＥＴ１０９、及び１１０のオン駆動は、各々のドレイン
端子１０９ａ、及び１１０ａの電位によらず可能であ
り、フロ−ティング駆動を達成している。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
スイッチング回路は、ＭＯＳＦＥＴの駆動電圧を矩形波
信号を全波整流することにより得ているため、前記駆動
電圧は、前記ＭＯＳＦＥＴのゲート・ソース間に並列接
続された抵抗器を介して生じる放電現象のため電圧の低
下をきたし、前記駆動電圧には前記矩形波信号の応じた
リップル電圧が重畳し、前記ＭＯＳＦＥＴのドレイン端
子に前述したリップル電圧信号成分が漏洩するという問
題があった。
スイッチング回路は、ＭＯＳＦＥＴの駆動電圧を矩形波
信号を全波整流することにより得ているため、前記駆動
電圧は、前記ＭＯＳＦＥＴのゲート・ソース間に並列接
続された抵抗器を介して生じる放電現象のため電圧の低
下をきたし、前記駆動電圧には前記矩形波信号の応じた
リップル電圧が重畳し、前記ＭＯＳＦＥＴのドレイン端
子に前述したリップル電圧信号成分が漏洩するという問
題があった。
【０００６】本発明はこのような事情に鑑みてなされた
ものであり、電位が浮動する用途に使われる半導体スイ
ッチの駆動回路にノイズを発生させることなく、前記半
導体スイッチのオン、オフ制御を良好に行い得る半導体
スイッチング回路を提供することを目的とする。
ものであり、電位が浮動する用途に使われる半導体スイ
ッチの駆動回路にノイズを発生させることなく、前記半
導体スイッチのオン、オフ制御を良好に行い得る半導体
スイッチング回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体スイッチ
ング回路は、各ドレイン端子を各々独立した出力端子と
する、逆極性で直列接続された一対のＭＯＳＦＥＴで構
成される半導体スイッチと、該半導体スイッチを構成す
る一対のＭＯＳＦＥＴのゲート・ソース間に並列接続さ
れる抵抗素子と、該抵抗素子の一端に接続され一定電流
を流出する第１の電流源と、前記抵抗素子の他端に接続
され前記第一の電流源より流出される電流と絶対値で等
しい一定電流を吸い込む第２の電流源と、前記第１、第
２の電流源を動作状態にすることにより生成される前記
抵抗素子の両端間電圧により前記一対のＭＯＳＦＥＴを
オン駆動し、前記第１、第２の電流源を非動作状態にす
ることにより前記一対のＭＯＳＦＥＴをオフ状態にする
制御手段とを有することを特徴とする。
ング回路は、各ドレイン端子を各々独立した出力端子と
する、逆極性で直列接続された一対のＭＯＳＦＥＴで構
成される半導体スイッチと、該半導体スイッチを構成す
る一対のＭＯＳＦＥＴのゲート・ソース間に並列接続さ
れる抵抗素子と、該抵抗素子の一端に接続され一定電流
を流出する第１の電流源と、前記抵抗素子の他端に接続
され前記第一の電流源より流出される電流と絶対値で等
しい一定電流を吸い込む第２の電流源と、前記第１、第
２の電流源を動作状態にすることにより生成される前記
抵抗素子の両端間電圧により前記一対のＭＯＳＦＥＴを
オン駆動し、前記第１、第２の電流源を非動作状態にす
ることにより前記一対のＭＯＳＦＥＴをオフ状態にする
制御手段とを有することを特徴とする。
【０００８】本発明の半導体スイッチング回路は、前記
第１、第２の電流源は、異なる固定電位を有する少なく
とも２以上の電源圧を含んで構成されることを特徴とす
る。本発明の半導体スイッチング回路は、前記第１の電
流源は、前記抵抗素子の一端にコレクタが接続されるＰ
ＮＰトランジスタを含み、かつ前記第２の電流源は、前
記抵抗素子の他端にコレクタが接続されるＮＰＮトラン
ジスタを含むことを特徴とする。
第１、第２の電流源は、異なる固定電位を有する少なく
とも２以上の電源圧を含んで構成されることを特徴とす
る。本発明の半導体スイッチング回路は、前記第１の電
流源は、前記抵抗素子の一端にコレクタが接続されるＰ
ＮＰトランジスタを含み、かつ前記第２の電流源は、前
記抵抗素子の他端にコレクタが接続されるＮＰＮトラン
ジスタを含むことを特徴とする。
【０００９】本発明の半導体スイッチング回路は、前記
抵抗素子は、前記第１の電流源に含まれるＰＮＰトラン
ジスタのコレクタにカソードが、前記第２の電流源に含
まれるＮＰＮトランジスタのコレクタにアノードがそれ
ぞれ、接続されるツェナーダイオードであることを特徴
とする。
抵抗素子は、前記第１の電流源に含まれるＰＮＰトラン
ジスタのコレクタにカソードが、前記第２の電流源に含
まれるＮＰＮトランジスタのコレクタにアノードがそれ
ぞれ、接続されるツェナーダイオードであることを特徴
とする。
【００１０】本発明の半導体スイッチング回路は、各ド
レイン端子を各々、独立した出力端子とする、逆極性で
直列接続された一対のＭＯＳＦＥＴで構成される半導体
スイッチと、該半導体スイッチを構成する一対のＭＯＳ
ＦＥＴのゲート・ソース間に並列接続される抵抗素子
と、該抵抗素子の一端に接続された一定電流を流出する
第１の電流源と、前記抵抗素子の他端に接続され前記第
１の電流源より流出される電流と絶対値で等しい一定電
流を吸い込む第２の電流源と、前記第２の電流源を常
時、動作状態にして前記抵抗素子の一端を固定電位にバ
イアスすると共に、前記第１の電流源の動作、非動作状
態を制御することにより前記一対のＭＯＳＦＥＴのオ
ン、オフ動作を制御することを特徴とする。
レイン端子を各々、独立した出力端子とする、逆極性で
直列接続された一対のＭＯＳＦＥＴで構成される半導体
スイッチと、該半導体スイッチを構成する一対のＭＯＳ
ＦＥＴのゲート・ソース間に並列接続される抵抗素子
と、該抵抗素子の一端に接続された一定電流を流出する
第１の電流源と、前記抵抗素子の他端に接続され前記第
１の電流源より流出される電流と絶対値で等しい一定電
流を吸い込む第２の電流源と、前記第２の電流源を常
時、動作状態にして前記抵抗素子の一端を固定電位にバ
イアスすると共に、前記第１の電流源の動作、非動作状
態を制御することにより前記一対のＭＯＳＦＥＴのオ
ン、オフ動作を制御することを特徴とする。
【００１１】本発明の半導体スイッチング回路は、前記
半導体スイッチは、一対のＮＭＯＳＦＥＴであることを
特徴とする。
半導体スイッチは、一対のＮＭＯＳＦＥＴであることを
特徴とする。
【００１２】本発明の半導体スイッチング回路は、前記
半導体スイッチは、一対のＮＭＯＳＦＥＴであることを
特徴とする。
半導体スイッチは、一対のＮＭＯＳＦＥＴであることを
特徴とする。
【００１３】
【作用】ＭＯＳＦＥＴのゲート・ソース間に並列接続さ
れた抵抗器の一端に第１の電流源により流れ込む電流を
加え、前記定電流と絶対値が等しい電流を、第２の電流
源により前記抵抗器の他の一端から引き出す方向に加え
ると、前記抵抗器に流れている電流値と抵抗値との積に
よって求まる定電圧が得られ、前記抵抗器の他端と、前
記ＭＯＳＦＥＴのソース端子に接続された接続線には、
キルヒホッフの第一則により、電流は流れ得ない。
れた抵抗器の一端に第１の電流源により流れ込む電流を
加え、前記定電流と絶対値が等しい電流を、第２の電流
源により前記抵抗器の他の一端から引き出す方向に加え
ると、前記抵抗器に流れている電流値と抵抗値との積に
よって求まる定電圧が得られ、前記抵抗器の他端と、前
記ＭＯＳＦＥＴのソース端子に接続された接続線には、
キルヒホッフの第一則により、電流は流れ得ない。
【００１４】従って前記抵抗器に流れる電流は、前記Ｍ
ＯＳＦＥＴのドレイン端子に接続された負荷の種類や印
加電圧値によらず一定の電流値を保持し、前記抵抗器の
両端に発生する電圧は、一定の電圧となる。これにより
前記抵抗器の両端に発生する電圧によって前記ＭＯＳＦ
ＥＴの駆動が可能となる。
ＯＳＦＥＴのドレイン端子に接続された負荷の種類や印
加電圧値によらず一定の電流値を保持し、前記抵抗器の
両端に発生する電圧は、一定の電圧となる。これにより
前記抵抗器の両端に発生する電圧によって前記ＭＯＳＦ
ＥＴの駆動が可能となる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１６】図１には本発明に係る半導体スイッチング
回路の一実施例の構成が示されている。同図において１
は抵抗器、２、３はＮＭＯＳＦＥＴ、４、５、６は定電
圧源、７ａはスイッチ、８、９はダイオ−ド、１０ａ、
１０ｂは抵抗器、１１、１２、１３、１４、１５はＮＰ
Ｎトランジスタ、１６、１７、１８、１９、２０はＰＮ
Ｐトランジスタ、２ａ，３ａは前記ＮＭＯＳＦＥＴのド
レイン出力端子である。
回路の一実施例の構成が示されている。同図において１
は抵抗器、２、３はＮＭＯＳＦＥＴ、４、５、６は定電
圧源、７ａはスイッチ、８、９はダイオ−ド、１０ａ、
１０ｂは抵抗器、１１、１２、１３、１４、１５はＮＰ
Ｎトランジスタ、１６、１７、１８、１９、２０はＰＮ
Ｐトランジスタ、２ａ，３ａは前記ＮＭＯＳＦＥＴのド
レイン出力端子である。
【００１７】ＮＭＯＳＦＥＴ２及び３の各々の基板とソ
−スは抵抗器１の一端とＮＰＮトランジスタ１５のコレ
クタに接続され、前記ＮＭＯＳＦＥＴ２及び３の各々の
ゲ−トは上記抵抗器１の他の一端とＰＮＰトランジスタ
２０のコレクタに接続されている。
−スは抵抗器１の一端とＮＰＮトランジスタ１５のコレ
クタに接続され、前記ＮＭＯＳＦＥＴ２及び３の各々の
ゲ−トは上記抵抗器１の他の一端とＰＮＰトランジスタ
２０のコレクタに接続されている。
【００１８】またダイオ−ド９のカソ−ドは接地され、
ダイオ−ド９のアノ−ドとダイオ−ド８のカソ−ドが接
続され、ダイオ−ド８のアノ−ドとＮＰＮトランジスタ
１１のベ−スと抵抗器１０ｂの一端が接続され、抵抗器
１０ｂの他の一端はスイッチ７ａを介し定電圧源４にに
接続されている。
ダイオ−ド９のアノ−ドとダイオ−ド８のカソ−ドが接
続され、ダイオ−ド８のアノ−ドとＮＰＮトランジスタ
１１のベ−スと抵抗器１０ｂの一端が接続され、抵抗器
１０ｂの他の一端はスイッチ７ａを介し定電圧源４にに
接続されている。
【００１９】上記ＮＰＮトランジスタ１１のエミッタ
は、抵抗器１０ａの一端に接続され、抵抗器１０ａの他
の一端は接地されている。そしてＮＰＮトランジスタ１
１のコレクタはＰＮＰトランジスタ１６のコレクタに接
続され、ＰＮＰトランジスタ１６のエミッタは前記定電
圧源４に接続され、ＰＮＰトランジスタ１６のベ−ス
は、ＰＮＰトランジスタ１７及び１８のベ−スに接続さ
れている。
は、抵抗器１０ａの一端に接続され、抵抗器１０ａの他
の一端は接地されている。そしてＮＰＮトランジスタ１
１のコレクタはＰＮＰトランジスタ１６のコレクタに接
続され、ＰＮＰトランジスタ１６のエミッタは前記定電
圧源４に接続され、ＰＮＰトランジスタ１６のベ−ス
は、ＰＮＰトランジスタ１７及び１８のベ−スに接続さ
れている。
【００２０】また上記ＰＮＰトランジスタ１７及び１８
のエミッタは上記電圧源４に接続され、ＰＮＰトランジ
スタ１７のコレクタは、ＮＰＮトランジスタ１４のコレ
クタとベ−スとに接続ている。前記ＮＰＮトランジスタ
１４のエミッタは、前記ＮＰＮトランジスタ１５のエミ
ッタ及び定電圧源６に接続され、前記ＮＰＮトランジス
タ１５のベ−スは、前記ＮＰＮトランジスタ１４のベ−
スに接続されている。ＰＮＰトランジスタ１８のコレク
タはＮＰＮトランジスタ１２のコレクタとベ−スとに接
続され、前記ＮＰＮトランジスタ１２のエミッタは接地
されている。ＮＰＮトランジスタ１３のベ−スは、上記
ＮＰＮトランジスタ１２のベ−スに接続され、ＮＰＮト
ランジスタ１３のエミッタは接地されている。ＮＰＮト
ランジスタ１３のコレクタは、ＰＮＰトランジスタ１９
のコレクタとベ−スとに接続され、ＰＮＰトランジスタ
１９のエミッタは、ＰＮＰトランジスタ２０のエミッタ
及び定電圧源５に接続され、ＰＮＰトランジスタ２０の
ベ−スは、ＰＮＰトランジスタ１９のベ−スに接続され
ている。
のエミッタは上記電圧源４に接続され、ＰＮＰトランジ
スタ１７のコレクタは、ＮＰＮトランジスタ１４のコレ
クタとベ−スとに接続ている。前記ＮＰＮトランジスタ
１４のエミッタは、前記ＮＰＮトランジスタ１５のエミ
ッタ及び定電圧源６に接続され、前記ＮＰＮトランジス
タ１５のベ−スは、前記ＮＰＮトランジスタ１４のベ−
スに接続されている。ＰＮＰトランジスタ１８のコレク
タはＮＰＮトランジスタ１２のコレクタとベ−スとに接
続され、前記ＮＰＮトランジスタ１２のエミッタは接地
されている。ＮＰＮトランジスタ１３のベ−スは、上記
ＮＰＮトランジスタ１２のベ−スに接続され、ＮＰＮト
ランジスタ１３のエミッタは接地されている。ＮＰＮト
ランジスタ１３のコレクタは、ＰＮＰトランジスタ１９
のコレクタとベ−スとに接続され、ＰＮＰトランジスタ
１９のエミッタは、ＰＮＰトランジスタ２０のエミッタ
及び定電圧源５に接続され、ＰＮＰトランジスタ２０の
ベ−スは、ＰＮＰトランジスタ１９のベ−スに接続され
ている。
【００２１】上記構成からなる本発明に係る半導体スイ
ッチング回路の実施例における、電圧源４、電圧源５、
及び電流源６の直流電圧を各々、Ｅ１、Ｅ２、及びＥ
３、とした時、次の条件式（１）を満たすものとする。
ッチング回路の実施例における、電圧源４、電圧源５、
及び電流源６の直流電圧を各々、Ｅ１、Ｅ２、及びＥ
３、とした時、次の条件式（１）を満たすものとする。
【００２２】 Ｅ３＜Ｅ１＜Ｅ２ −−−−−−−−−−−（１） 図１において、スイッチ７ａを閉じた場合ＮＰＮトラン
ジスタ１１には、ダイオ−ド８、及び９の順電圧降下と
前記ＮＰＮトランジスタ１１のエミッタ抵抗を構成して
いる抵抗器１０ａの抵抗値によって決定される定電流と
なるコレクタ電流がが流れ、ＰＮＰトランジスタ１６、
１７、１８で構成されるカレントミラ−回路、ＮＰＮト
ランジスタ１２，１３で構成されるカレントミラ−回
路、ＰＮＰトランジスタ１９，２０で構成されるカレン
トミラ−回路、ＮＰＮトランジスタ１４，１５で構成さ
れるカレントミラ−回路、を各々能動状態とする。この
結果前記ＰＮＰトランジスタ２０と前記ＮＰＮトランジ
スタ１５がオンとなり、前記ＰＮＰトランジスタ２０の
コレクタ電流は前記抵抗器１を流れ、前記ＮＰＮトラン
ジスタ１５のコレクタ端子に流れる。
ジスタ１１には、ダイオ−ド８、及び９の順電圧降下と
前記ＮＰＮトランジスタ１１のエミッタ抵抗を構成して
いる抵抗器１０ａの抵抗値によって決定される定電流と
なるコレクタ電流がが流れ、ＰＮＰトランジスタ１６、
１７、１８で構成されるカレントミラ−回路、ＮＰＮト
ランジスタ１２，１３で構成されるカレントミラ−回
路、ＰＮＰトランジスタ１９，２０で構成されるカレン
トミラ−回路、ＮＰＮトランジスタ１４，１５で構成さ
れるカレントミラ−回路、を各々能動状態とする。この
結果前記ＰＮＰトランジスタ２０と前記ＮＰＮトランジ
スタ１５がオンとなり、前記ＰＮＰトランジスタ２０の
コレクタ電流は前記抵抗器１を流れ、前記ＮＰＮトラン
ジスタ１５のコレクタ端子に流れる。
【００２３】今、前述した各々のカレントミラー回路に
おけるカレントミラー比を１とすると、ＰＮＰトランジ
スタ２０とＮＰＮトランジスタ１５のコレクタ電流の絶
対値は等しくなり、前記コレクタ電流が抵抗器１に流れ
ることにより、前記抵抗器１の両端にはＮＭＯＳＦＥＴ
２、及び３のゲ−ト端子を正とする直流電圧ＶＧを得る
ことができ、ＮＭＯＳＦＥＴ２、及び３のゲート・ソー
ス間が前記直流電圧ＶＧによりバイアスされ、前記ＭＯ
ＳＦＥＴ２、及び３はオン状態となる。この時、前記Ｎ
ＭＯＳＦＥＴ２、及び３のソ−ス端子の電位Ｅ４が、下
記の条件式（２）を満たす範囲においては、前記ＰＮＰ
トランジスタ２０とＮＰＮトランジスタ１５のコレクタ
電流とコレクタ電圧の動作領域が各々、活性領域となる
ため、前記ＰＮＰトランジスタ２０とＮＰＮトランジス
タ１５のコレクタ電流は、定電流となり、この定電流特
性が保持される。
おけるカレントミラー比を１とすると、ＰＮＰトランジ
スタ２０とＮＰＮトランジスタ１５のコレクタ電流の絶
対値は等しくなり、前記コレクタ電流が抵抗器１に流れ
ることにより、前記抵抗器１の両端にはＮＭＯＳＦＥＴ
２、及び３のゲ−ト端子を正とする直流電圧ＶＧを得る
ことができ、ＮＭＯＳＦＥＴ２、及び３のゲート・ソー
ス間が前記直流電圧ＶＧによりバイアスされ、前記ＭＯ
ＳＦＥＴ２、及び３はオン状態となる。この時、前記Ｎ
ＭＯＳＦＥＴ２、及び３のソ−ス端子の電位Ｅ４が、下
記の条件式（２）を満たす範囲においては、前記ＰＮＰ
トランジスタ２０とＮＰＮトランジスタ１５のコレクタ
電流とコレクタ電圧の動作領域が各々、活性領域となる
ため、前記ＰＮＰトランジスタ２０とＮＰＮトランジス
タ１５のコレクタ電流は、定電流となり、この定電流特
性が保持される。
【００２４】 Ｅ３＜Ｅ４＜Ｅ２−ＶＧ −−−−−−−−−−−（２） 次にスイッチ７ａを開けた場合は、前記ＮＰＮトランジ
スタ１１はオフ状態となり、従って前記ＰＮＰトランジ
スタ１６、１７、１８、１９、及び２０、前記ＮＰＮト
ランジスタ１２、１３、１４、及び１５もオフ状態とな
って、前記ＰＮＰトランジスタ２０とＮＰＮトランジス
タ１５のコレクタ電流が流れなくなり、前記抵抗器１の
両端には電圧の発生が無くなり、前記ＮＭＯＳＦＥＴ
２、及び３はオフとなる。
スタ１１はオフ状態となり、従って前記ＰＮＰトランジ
スタ１６、１７、１８、１９、及び２０、前記ＮＰＮト
ランジスタ１２、１３、１４、及び１５もオフ状態とな
って、前記ＰＮＰトランジスタ２０とＮＰＮトランジス
タ１５のコレクタ電流が流れなくなり、前記抵抗器１の
両端には電圧の発生が無くなり、前記ＮＭＯＳＦＥＴ
２、及び３はオフとなる。
【００２５】本実施例では、ＮＭＯＳＦＥＴ２、及び３
のオン、オフ動作を固定電位Ｅ１の定電圧源４に接続さ
れたスイッチ７ａの開閉により制御できるので、条件式
（２）に示した電圧範囲内にあるＮＭＯＳＦＥＴ２、及
び３のフロ−ティング駆動が可能となる。
のオン、オフ動作を固定電位Ｅ１の定電圧源４に接続さ
れたスイッチ７ａの開閉により制御できるので、条件式
（２）に示した電圧範囲内にあるＮＭＯＳＦＥＴ２、及
び３のフロ−ティング駆動が可能となる。
【００２６】なお、本実施例において抵抗器１にはツェ
ナーダイオードのような定電圧素子を並列接続してもよ
く、この場合、前記ツェナーダイオードのアノードはＮ
ＭＯＳＦＥＴ２及び３のゲートに、前記ツェナーダイオ
ードのカソードは前記ＮＭＯＳＦＥＴ２、及び３のソー
スに接続すれば良い。
ナーダイオードのような定電圧素子を並列接続してもよ
く、この場合、前記ツェナーダイオードのアノードはＮ
ＭＯＳＦＥＴ２及び３のゲートに、前記ツェナーダイオ
ードのカソードは前記ＮＭＯＳＦＥＴ２、及び３のソー
スに接続すれば良い。
【００２７】また、本実施例において、ＰＮＰトランジ
スタ及びＮＰＮトランジスタを用いて構成した複数のカ
レントミラー回路におけるカレントミラー比は１である
必要はなく、ＮＭＯＳＦＥＴ２、および３のオン駆動時
にＰＮＰトランジスタ２０とＮＰＮトランジスタ１５の
コネクタ電流の絶対値を等しくし得るように、トランジ
スタのエミッタ面積比の設定し、または前記トランジス
タのエミッタ抵抗の挿入の手段を用い、前述の複数のカ
レントミラ−回路におけるカレントミラー比を各々任意
に設定してもよい。
スタ及びＮＰＮトランジスタを用いて構成した複数のカ
レントミラー回路におけるカレントミラー比は１である
必要はなく、ＮＭＯＳＦＥＴ２、および３のオン駆動時
にＰＮＰトランジスタ２０とＮＰＮトランジスタ１５の
コネクタ電流の絶対値を等しくし得るように、トランジ
スタのエミッタ面積比の設定し、または前記トランジス
タのエミッタ抵抗の挿入の手段を用い、前述の複数のカ
レントミラ−回路におけるカレントミラー比を各々任意
に設定してもよい。
【００２８】図２は本発明の他の実施例を示しており、
図１に示した実施例と構成上、異なるのは、ＮＭＯＳＦ
ＥＴ２、及び３のオン、オフを行なう制御信号によらず
ＮＰＮトランジスタ１５のベースエミッタ間には、コレ
クタとベースと短絡されたＮＰＮトランジスタ１４のベ
−スとエミッタ間に発生する固定バイアス電圧が印加さ
れ、前記ＮＰＮトランジスタ１５は常時、オン状態にさ
れている点と、前記ＮＭＯＳＦＥＴ２、及び３のオン、
オフ制御を行うスイッチ７ｂの一端が、ＮＰＮトランジ
スタ１２、及び１３とで構成されたカレントミラー回路
の前記ＮＰＮトランジスタ１２、及び１３の各ベースと
接続され、前記スイッチ７ｂの他端は設置されている点
である。
図１に示した実施例と構成上、異なるのは、ＮＭＯＳＦ
ＥＴ２、及び３のオン、オフを行なう制御信号によらず
ＮＰＮトランジスタ１５のベースエミッタ間には、コレ
クタとベースと短絡されたＮＰＮトランジスタ１４のベ
−スとエミッタ間に発生する固定バイアス電圧が印加さ
れ、前記ＮＰＮトランジスタ１５は常時、オン状態にさ
れている点と、前記ＮＭＯＳＦＥＴ２、及び３のオン、
オフ制御を行うスイッチ７ｂの一端が、ＮＰＮトランジ
スタ１２、及び１３とで構成されたカレントミラー回路
の前記ＮＰＮトランジスタ１２、及び１３の各ベースと
接続され、前記スイッチ７ｂの他端は設置されている点
である。
【００２９】本実施例では、ＮＭＯＳＦＥＴ２、及び３
のオン制御はスイッチ７ｂを解放することにより行い、
オフ制御はスイッチ７ｂを閉成することにより行われ
る。
のオン制御はスイッチ７ｂを解放することにより行い、
オフ制御はスイッチ７ｂを閉成することにより行われ
る。
【００３０】前記ＮＭＯＳＦＥＴ２、及び３のオフ制御
期間は、ＰＮＰトランジスタ２０がオフし、前記ＮＰＮ
トランジスタ１５はオンしているため、前記ＮＰＮトラ
ンジスタ１５のコレクタ電流ＩＣと、ベ−ス電流ＩＢの
関係は下式（３） ＩＣ＜＜ＩＢ −−−−−−−−−−−−（３） の様になり、従って前記ＮＰＮトランジスタ１５の動作
状態は、飽和領域にあり、前記ＮＭＯＳＦＥＴ２、及び
３のソ−ス端子電位は、定電圧源６による直流電圧Ｅ３
にほぼ固定される。 この作用により、オフ制御されて
いる前記ＮＭＯＳＦＥＴ２、及び３にあるドレイン出力
端子２ａ，及び３ａの何れか一方に発生する、ノイズ等
の電位変化は前記ＮＭＯＳＦＥＴ２、及び３におけるソ
ースを介し、前記直流電圧Ｅ３に伝達され、これにより
他のドレイン出力端子に前記電位変化の影響を無くすこ
とができるという効果がある。
期間は、ＰＮＰトランジスタ２０がオフし、前記ＮＰＮ
トランジスタ１５はオンしているため、前記ＮＰＮトラ
ンジスタ１５のコレクタ電流ＩＣと、ベ−ス電流ＩＢの
関係は下式（３） ＩＣ＜＜ＩＢ −−−−−−−−−−−−（３） の様になり、従って前記ＮＰＮトランジスタ１５の動作
状態は、飽和領域にあり、前記ＮＭＯＳＦＥＴ２、及び
３のソ−ス端子電位は、定電圧源６による直流電圧Ｅ３
にほぼ固定される。 この作用により、オフ制御されて
いる前記ＮＭＯＳＦＥＴ２、及び３にあるドレイン出力
端子２ａ，及び３ａの何れか一方に発生する、ノイズ等
の電位変化は前記ＮＭＯＳＦＥＴ２、及び３におけるソ
ースを介し、前記直流電圧Ｅ３に伝達され、これにより
他のドレイン出力端子に前記電位変化の影響を無くすこ
とができるという効果がある。
【００３１】次に、図３に本発明に係る半導体スイッチ
ング回路を用いて負荷を駆動するスイッチング装置の構
成を示す。
ング回路を用いて負荷を駆動するスイッチング装置の構
成を示す。
【００３２】同図において、１、５３は抵抗器、２、３
はＮＭＯＳＦＥＴ、５１、５２は定電流源、５４は負荷
としての電圧素子、２ａ、３ａは前記ＮＭＯＳＦＥＴ
２、３のドレイン出力端子である。
はＮＭＯＳＦＥＴ、５１、５２は定電流源、５４は負荷
としての電圧素子、２ａ、３ａは前記ＮＭＯＳＦＥＴ
２、３のドレイン出力端子である。
【００３３】ＮＭＯＳＦＥＴ２及び３の各々の基盤とソ
ースは抵抗器１の一端と、一端が設置された定電流源５
２の他の一端に接続されている。
ースは抵抗器１の一端と、一端が設置された定電流源５
２の他の一端に接続されている。
【００３４】また前記ＮＭＯＳＦＥＴ２及び３の各々の
ゲートは前記抵抗器１の他の一端及び一端を接地した定
電流源５１の他の一端に接続されている。
ゲートは前記抵抗器１の他の一端及び一端を接地した定
電流源５１の他の一端に接続されている。
【００３５】ＮＭＯＳＦＥＴ２のドレイン出力端子２ａ
には一端がが接地された圧電素子の他の一端と接続さ
れ、ＮＭＯＳＦＥＴ３のドレイン出力端子３ａには、一
端が接地された抵抗器５３の他の一端と接続されてい
る。
には一端がが接地された圧電素子の他の一端と接続さ
れ、ＮＭＯＳＦＥＴ３のドレイン出力端子３ａには、一
端が接地された抵抗器５３の他の一端と接続されてい
る。
【００３６】定電流源５１は、図１及び図２に示したＰ
ＮＰトランジスタ１９、及び２０で構成した電流源を示
し、前記定電流源５２は、図１及び図２に示したＮＰＮ
トランジスタ１４、及び１５で構成した電流源を示して
いる。
ＮＰトランジスタ１９、及び２０で構成した電流源を示
し、前記定電流源５２は、図１及び図２に示したＮＰＮ
トランジスタ１４、及び１５で構成した電流源を示して
いる。
【００３７】本実施例では定電流源５１、及び定電流源
５２の電流の絶対値を等しくすることによりＮＭＯＳＦ
ＥＴ２、及び３がフロ−ティング状態で駆動され、圧電
素子５４に発生する交流信号は、抵抗器５３に伝達され
る。
５２の電流の絶対値を等しくすることによりＮＭＯＳＦ
ＥＴ２、及び３がフロ−ティング状態で駆動され、圧電
素子５４に発生する交流信号は、抵抗器５３に伝達され
る。
【００３８】本実施例によれば、一定のゲート電圧でＮ
ＭＯＳＦＥＴをオン駆動できるため、容量性負荷におい
ても確実に信号の伝達ができると言う効果がある。
ＭＯＳＦＥＴをオン駆動できるため、容量性負荷におい
ても確実に信号の伝達ができると言う効果がある。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
回路上に存在する異なる電圧源より作成した少なくとも
２個の定電流により定電流を供給し、もしくは遮断する
ことによって、半導体スイッチの駆動回路にノイズを発
生させることなく半導体スイッチのフロ−ティング駆動
を容易に行なうことができる。
回路上に存在する異なる電圧源より作成した少なくとも
２個の定電流により定電流を供給し、もしくは遮断する
ことによって、半導体スイッチの駆動回路にノイズを発
生させることなく半導体スイッチのフロ−ティング駆動
を容易に行なうことができる。
【図１】本発明に係る半導体スイッチング回路の一実施
例の構成を示す回路図である。
例の構成を示す回路図である。
【図２】本発明に係る半導体スイッチング回路半導体ス
イッチの他の実施例の構成を示す回路図である。
イッチの他の実施例の構成を示す回路図である。
【図３】本発明に係る半導体スイッチング回路の応用例
を示す回路図である。
を示す回路図である。
【図４】従来の半導体スイッチング回路の一例を示す回
路図である。
路図である。
１ 抵抗器 ２ Ｎチャネル型ＭＯＳＦＥＴ ３ Ｎチャネル型ＭＯＳＦＥＴ ４ 定電圧源 ５ 定電圧源 ６ 定電圧源 ７ａ スイッチ ７ｂ スイッチ ８ ダイオ−ド ９ ダイオ−ド １０ａ 抵抗器 １０ｂ 抵抗器 １１ ＮＰＮ型トランジスタ １２ ＮＰＮ型トランジスタ １３ ＮＰＮ型トランジスタ １４ ＮＰＮ型トランジスタ １５ ＮＰＮ型トランジスタ １６ ＰＮＰ型トランジスタ １７ ＰＮＰ型トランジスタ １８ ＰＮＰ型トランジスタ １９ ＰＮＰ型トランジスタ ２０ ＰＮＰ型トランジスタ ２ａ ドレイン出力端子 ３ａ ドレイン出力端子 ５４ 圧電素子
Claims (7)
- 【請求項１】 各ドレイン端子を各々、独立した出力端
子とする、逆極性で直列接続された一対のＭＯＳＦＥＴ
で構成される半導体スイッチと、 該半導体スイッチを構成する一対のＭＯＳＦＥＴのゲー
ト・ソース間に並列接続される抵抗素子と、 該抵抗素子の一端に接続され一定電流を流出する第１の
電流源と、 前記抵抗素子の他端に接続され前記第一の電流源より流
出される電流と絶対値で等しい一定電流を吸い込む第２
の電流源と、 前記第１、第２の電流源を動作状態にすることにより生
成される前記抵抗素子の両端間電圧により前記一対のＭ
ＯＳＦＥＴをオン駆動し、前記第１、第２の電流源を非
動作状態にすることにより前記一対のＭＯＳＦＥＴをオ
フ状態にする制御手段とを有することを特徴とする半導
体スイッチング回路。 - 【請求項２】 前記第１、第２の電流源は、異なる固定
電位を有する少なくとも２以上の電源圧を含んで構成さ
れることを特徴とする請求項１に記載の半導体スイッチ
ング回路。 - 【請求項３】 前記第１の電流源は、前記抵抗素子の一
端にコレクタが接続されるＰＮＰトランジスタを含み、
かつ前記第２の電流源は、前記抵抗素子の他端にコレク
タが接続されるＮＰＮトランジスタを含むことを特徴と
する請求項２に記載の半導体スイッチング回路。 - 【請求項４】 前記抵抗素子は、前記第１の電流源に含
まれるＰＮＰトランジスタのコレクタにカソードが、前
記第２の電流源に含まれるＮＰＮトランジスタのコレク
タにアノードがそれぞれ、接続されるツェナーダイオー
ドであることを特徴とする請求項第３に記載の半導体ス
イッチング回路。 - 【請求項５】 各ドレイン端子を各々、独立した出力端
子とする、逆極性で直列接続された一対のＭＯＳＦＥＴ
で構成される半導体スイッチと、 該半導体スイッチを構成する一対のＭＯＳＦＥＴのゲー
ト・ソース間に並列接続される抵抗素子と、 該抵抗素子の一端に接続され一定電流を流出する第１の
電流源と、 前記抵抗素子の他端に接続され前記第１の電流源より流
出される電流と絶対値で等しい一定電流を吸い込む第２
の電流源と、 前記第２の電流源を常時、動作状態にして前記抵抗素子
の一端を固定電位にバイアスすると共に、前記第１の電
流源の動作、非動作状態を制御することにより前記一対
のＭＯＳＦＥＴのオン、オフ動作を制御することを特徴
とする半導体スイッチング回路。 - 【請求項６】 前記半導体スイッチは、一対のＮＭＯＳ
ＦＥＴであることを特徴とする請求項１乃至５のいずれ
かに記載の半導体スイッチング回路。 - 【請求項７】 前記半導体スイッチは、一対のＮＭＯＳ
ＦＥＴであることを特徴とする請求項１乃至５のいずれ
かに記載の半導体スイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22580792A JPH0677801A (ja) | 1992-08-25 | 1992-08-25 | 半導体スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22580792A JPH0677801A (ja) | 1992-08-25 | 1992-08-25 | 半導体スイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677801A true JPH0677801A (ja) | 1994-03-18 |
Family
ID=16835104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22580792A Pending JPH0677801A (ja) | 1992-08-25 | 1992-08-25 | 半導体スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677801A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129939A (ja) * | 2010-12-17 | 2012-07-05 | Advantest Corp | スイッチ装置および試験装置 |
| JP2013066369A (ja) * | 2011-08-31 | 2013-04-11 | Sony Corp | スイッチ、充電監視装置、及び充電池モジュール |
-
1992
- 1992-08-25 JP JP22580792A patent/JPH0677801A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129939A (ja) * | 2010-12-17 | 2012-07-05 | Advantest Corp | スイッチ装置および試験装置 |
| JP2013066369A (ja) * | 2011-08-31 | 2013-04-11 | Sony Corp | スイッチ、充電監視装置、及び充電池モジュール |
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