JPS6223604A - バイアス回路 - Google Patents
バイアス回路Info
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- JPS6223604A JPS6223604A JP60164492A JP16449285A JPS6223604A JP S6223604 A JPS6223604 A JP S6223604A JP 60164492 A JP60164492 A JP 60164492A JP 16449285 A JP16449285 A JP 16449285A JP S6223604 A JPS6223604 A JP S6223604A
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- Japan
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- voltage
- positive voltage
- gate
- positive
- negative
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バイアス回路であって、マイクロ波信号の電力増幅に用
いられているＧａＡｓＦＥＴのゲートおよびドレインに
供給される負電圧および正電圧を所定の電圧値に設定し
て規定の電流を流すとともに、両型圧の印加タイミング
を負電圧の印加後に正電圧を印加するようにし、また電
源ＯＦＦ時はゲートに正電圧が印加されることを防止す
るよう構成し、ＦＥＴに所定の電圧値を供給して安定な
動作を行なわしめるとともに、正、負電圧の印加順序間
違いや、電源ＯＦＦ時におけるゲートへの正電圧の印加
によって発生するＦＥＴの過電流の流れによる破損防止
を可能としている。
いられているＧａＡｓＦＥＴのゲートおよびドレインに
供給される負電圧および正電圧を所定の電圧値に設定し
て規定の電流を流すとともに、両型圧の印加タイミング
を負電圧の印加後に正電圧を印加するようにし、また電
源ＯＦＦ時はゲートに正電圧が印加されることを防止す
るよう構成し、ＦＥＴに所定の電圧値を供給して安定な
動作を行なわしめるとともに、正、負電圧の印加順序間
違いや、電源ＯＦＦ時におけるゲートへの正電圧の印加
によって発生するＦＥＴの過電流の流れによる破損防止
を可能としている。
本発明はＦＥＴのドレインおよびゲートに正電圧および
負電圧を供給するバイアス回路に関し、特に規定の正電
圧と負電圧が容易に設定でき、かつＦＥＴ等に過電流が
流れることを防止するように改良されたバイアス回路に
関するものである。
負電圧を供給するバイアス回路に関し、特に規定の正電
圧と負電圧が容易に設定でき、かつＦＥＴ等に過電流が
流れることを防止するように改良されたバイアス回路に
関するものである。
通信、情報の分野において、最近マイクロ波信号の電力
増幅器としてＧａＡｓ （ガリウム砒素）のＦＥＴ
（電界効果トランジスタ）が広く用いられている。
増幅器としてＧａＡｓ （ガリウム砒素）のＦＥＴ
（電界効果トランジスタ）が広く用いられている。
このＦＥＴを安定に動作させるためにはＦＥＴのゲート
およびドレインには規定の負電圧Ｖｇおよび正電圧Ｖｄ
を印加して規定のドレイン電流１ｄを流す必要がある。
およびドレインには規定の負電圧Ｖｇおよび正電圧Ｖｄ
を印加して規定のドレイン電流１ｄを流す必要がある。
また、両電圧の印加順序を、負電圧をゲートに印加後、
正電圧をドレインに印加するようにし、電源ＯＦＦ時は
ゲートに正電圧がかからないようにしてＦＥＴに過大電
流が流れることによる破損を防止する必要がある。
正電圧をドレインに印加するようにし、電源ＯＦＦ時は
ゲートに正電圧がかからないようにしてＦＥＴに過大電
流が流れることによる破損を防止する必要がある。
そこで、ＦＥＴ等に供給される負電圧および正電圧は、
規定の電圧値に設定でき、かつ自動的に所定のタイミン
グを持って両電圧が印加できるとともに、ＯＦＦ時はゲ
ートに正電圧がかからないバイアス回路が必要とされて
いる。
規定の電圧値に設定でき、かつ自動的に所定のタイミン
グを持って両電圧が印加できるとともに、ＯＦＦ時はゲ
ートに正電圧がかからないバイアス回路が必要とされて
いる。
第３図は従来のＧ ａ Ａ ｓ 、Ｆ Ｅ Ｔのバイア
ス回路のブロック図を示す。
ス回路のブロック図を示す。
第３図において、正電圧供給回路は、交流電源を直流電
圧に整流して正電圧（＋電圧）を出力する正電圧整流器
１と、正電圧整流画工の＋電圧を所定の電圧値に調整す
る電圧調整器１−１と、正電正整、流器１の動作を制御
するスイッチ１−２とより構成され、同じく負電圧供給
回路は、負電圧整流器２と、電圧調整器２−１と、スイ
ッチ２−２とより構成されている。
圧に整流して正電圧（＋電圧）を出力する正電圧整流器
１と、正電圧整流画工の＋電圧を所定の電圧値に調整す
る電圧調整器１−１と、正電正整、流器１の動作を制御
するスイッチ１−２とより構成され、同じく負電圧供給
回路は、負電圧整流器２と、電圧調整器２−１と、スイ
ッチ２−２とより構成されている。
その動作は、まずスイッチ２−２を手動によりＯＮとし
、負電圧整流器２により負電圧（−電圧）を得た後、電
圧調整器２−１で規定の一電圧に調整してＦＥＴ３のゲ
ートＧに印加する。
、負電圧整流器２により負電圧（−電圧）を得た後、電
圧調整器２−１で規定の一電圧に調整してＦＥＴ３のゲ
ートＧに印加する。
次に、スイッチｌ−２を手動にてＯＮとし、正電圧整流
器１により正電圧を得た後、電圧調整器１−１で規定の
＋電圧に調整してＦＥＴ３のドレインＤに印加し、ＦＥ
Ｔによってマイクロ波信号の増幅を行なわしめる。
器１により正電圧を得た後、電圧調整器１−１で規定の
＋電圧に調整してＦＥＴ３のドレインＤに印加し、ＦＥ
Ｔによってマイクロ波信号の増幅を行なわしめる。
ＦＥＴの動作を停止する場合は、両電圧のＯＦＦ順序を
上記の印加順序と反対とし、まずトレイン電圧をＯＦＦ
とした後ゲート電圧をＯＦＦとするようスイッチ２−２
および１−２を操作する。
上記の印加順序と反対とし、まずトレイン電圧をＯＦＦ
とした後ゲート電圧をＯＦＦとするようスイッチ２−２
および１−２を操作する。
この従来の方式は、規定電圧の設定および電圧のＯＮ、
０ＦＦ）Ｉｆｆ序の操作は全て作業者による手動で行な
われているため、電圧設定に時間がかかるとともに、電
圧のＯＮ、 ＯＦＦ順序の操作ミスによりＦＥＴに過大
の電流が流れて破損するといった問題がある。
０ＦＦ）Ｉｆｆ序の操作は全て作業者による手動で行な
われているため、電圧設定に時間がかかるとともに、電
圧のＯＮ、 ＯＦＦ順序の操作ミスによりＦＥＴに過大
の電流が流れて破損するといった問題がある。
本発明はこのような点に鑑みて創作されたもので、簡易
な構成で正電圧および負電圧を規定値に設定でき、かつ
前記両電圧のＯＮ、 ＯＦＦを所定の順序で自動的に行
なうことができるバイアス回路を提供することを目的と
している。
な構成で正電圧および負電圧を規定値に設定でき、かつ
前記両電圧のＯＮ、 ＯＦＦを所定の順序で自動的に行
なうことができるバイアス回路を提供することを目的と
している。
第１図は本発明のバイアス回路のブロック図を示してい
る。
る。
第１図において、４は外部より供給される正電圧（Ｖ
Ｃ）の投入を所定時間遅延する遅延回路、５は遅延回路
４の出力正電圧を規定電圧値に設定してＦＥＴ３のドレ
インＤに出力する正電圧設定回路であって、遅延回路４
と正電圧設定回路５とより正電圧供給回路を構成してい
る。
Ｃ）の投入を所定時間遅延する遅延回路、５は遅延回路
４の出力正電圧を規定電圧値に設定してＦＥＴ３のドレ
インＤに出力する正電圧設定回路であって、遅延回路４
と正電圧設定回路５とより正電圧供給回路を構成してい
る。
また、６は外部より供給される負電圧（Ｖ Ｅ）を規定
電圧値に設定する負電圧設定回路、７は電源ＯＦＦ時に
負電圧設定回路６の出力電圧がＦＥＴ３のゲー１−Ｇに
印加されることを防止する逆電圧印加防止器であって、
負電圧設定回路６と逆電圧印加防止器７とより負電圧供
給回路を構成している。
電圧値に設定する負電圧設定回路、７は電源ＯＦＦ時に
負電圧設定回路６の出力電圧がＦＥＴ３のゲー１−Ｇに
印加されることを防止する逆電圧印加防止器であって、
負電圧設定回路６と逆電圧印加防止器７とより負電圧供
給回路を構成している。
外部より供給された正電圧ＶＣは投入指令がなされた後
遅延回路４によって遅延され、正電圧設定回路５で規定
の正電圧値に設定された後、ＦＥＴ３のドレインＤに印
加される。
遅延回路４によって遅延され、正電圧設定回路５で規定
の正電圧値に設定された後、ＦＥＴ３のドレインＤに印
加される。
また、正電圧ＶＣと同じ投入指令のタイミングで外部よ
り供給された負電圧ＶＥは負電圧設定回路６によって規
定の負電圧値に設定された。ｆ＆、逆電圧印加防止器７
を介してＦＥＴ３のゲートＧに印加される。
り供給された負電圧ＶＥは負電圧設定回路６によって規
定の負電圧値に設定された。ｆ＆、逆電圧印加防止器７
を介してＦＥＴ３のゲートＧに印加される。
遅延回路４の遅延時間は、負電圧がＦＥＴ３のゲートＧ
に印加された後に正電圧がＦＥＴ３のドレインＤに印加
されるよう設定する。
に印加された後に正電圧がＦＥＴ３のドレインＤに印加
されるよう設定する。
一方、電源ＯＦＦ時には逆電圧印加防止器７は負電圧設
定回路６よりＦＥＴ３のゲートＧに印加される正電圧を
遮断して過大なドレイン電流が流れるのを防止する。
定回路６よりＦＥＴ３のゲートＧに印加される正電圧を
遮断して過大なドレイン電流が流れるのを防止する。
本発明では、ＦＥＴ３のドレインＤおよびゲートＧに容
易に規定の正および負の電圧を印加して安定な動作を行
なわしめるとともに、両電圧を自動的に規定順序に印加
し、また電源ＯＦＦ時においてゲートＧへの正電圧の印
加を遮断してＦＥＴに過電流が流れることによる破損を
防止している。
易に規定の正および負の電圧を印加して安定な動作を行
なわしめるとともに、両電圧を自動的に規定順序に印加
し、また電源ＯＦＦ時においてゲートＧへの正電圧の印
加を遮断してＦＥＴに過電流が流れることによる破損を
防止している。
第２図は本発明の一実施例のバイアス回路の接続図を示
す。
す。
第２図において、直列に接続された可変抵抗器４１と、
抵抗４２と、可変抵抗器４１および抵抗４２と並列接続
されたコンデンサ４３とより第１図の遅延回路４を構成
している。
抵抗４２と、可変抵抗器４１および抵抗４２と並列接続
されたコンデンサ４３とより第１図の遅延回路４を構成
している。
一端に可変抵抗器４１より供給される正電圧を入力し、
他の一端にトランジスタ５３の出力電圧を入力してこれ
ら両入力電圧を比較して増幅するオペアンプ５１と、直
列状に接続されてオペアンプ５１の出力電流を増幅する
トランジスタ５２および５３とよりなるボルテージホロ
ア回路を形成して第１図の正電圧設定回路５を構成して
いる。
他の一端にトランジスタ５３の出力電圧を入力してこれ
ら両入力電圧を比較して増幅するオペアンプ５１と、直
列状に接続されてオペアンプ５１の出力電流を増幅する
トランジスタ５２および５３とよりなるボルテージホロ
ア回路を形成して第１図の正電圧設定回路５を構成して
いる。
抵抗６１とダイオード６２とが並列に接続され、ダイオ
ード６２のカソード端を接地し、アノード端にコンデン
サ６５の子端を接続し、コンデンサ６５の一端より外部
から供給される負電圧ＶＥを入力している。
ード６２のカソード端を接地し、アノード端にコンデン
サ６５の子端を接続し、コンデンサ６５の一端より外部
から供給される負電圧ＶＥを入力している。
さらに、可変抵抗器６３とダイオード６４のアノード端
と、ダイオード６４のカソード端とダイオード７１のカ
ソード端と、ダイオード７１のアノード端と抵抗７２と
を直列に接続して前記ダイオード６２に並列に接続して
いる。
と、ダイオード６４のカソード端とダイオード７１のカ
ソード端と、ダイオード７１のアノード端と抵抗７２と
を直列に接続して前記ダイオード６２に並列に接続して
いる。
さらに、ダイオード６２と並列に抵抗７２を接続すると
ともに、ダイオード６４とダイオード７１の間に抵抗７
３を介して外部より供給される負電圧ＶＥを印加する接
続として第１図の負電圧設定回路と、ダイオード７１で
逆電圧印加防止器を構成している。
ともに、ダイオード６４とダイオード７１の間に抵抗７
３を介して外部より供給される負電圧ＶＥを印加する接
続として第１図の負電圧設定回路と、ダイオード７１で
逆電圧印加防止器を構成している。
その動作は、外部より同一のタイミングで正電圧ＶＣが
可変抵抗器４１に、負電圧ＶＥが抵抗７３およびコンデ
ンサ６５に印加される。
可変抵抗器４１に、負電圧ＶＥが抵抗７３およびコンデ
ンサ６５に印加される。
可変抵抗器４１に印加された正電圧ＶＣは可変抵抗器４
１の抵抗を変化することにより、正電圧ＶＣが分圧され
て正電圧ＶＣＩに設定され、コンデンサ４３に出力され
る。
１の抵抗を変化することにより、正電圧ＶＣが分圧され
て正電圧ＶＣＩに設定され、コンデンサ４３に出力され
る。
コンデンサ４３に入力した正電圧ＶＣＩは、コンデンサ
４３の容量と可変抵抗器４１と抵抗４２の抵抗値とより
なる時定数に対応した充電カーブを持って蓄積され、蓄
積時間の遅延を経てオペアンプ５１の一端ａに入力され
る。
４３の容量と可変抵抗器４１と抵抗４２の抵抗値とより
なる時定数に対応した充電カーブを持って蓄積され、蓄
積時間の遅延を経てオペアンプ５１の一端ａに入力され
る。
オペアンプ５１の一端ａに入力された正電圧ＶＣＩはボ
ルテージホロア回路により増幅され正電圧ｖＣ２となっ
てＦＥＴ３のドレインＤとオペアンプ５１の他の一端す
に出力される。
ルテージホロア回路により増幅され正電圧ｖＣ２となっ
てＦＥＴ３のドレインＤとオペアンプ５１の他の一端す
に出力される。
いま、ボルテージホロア回路のオペアンプ５１の電圧利
得が十分に大きい場合、ＶＣＩ とＶｅ２との電位が同
電位となり、可変抵抗器４１の設定電圧ＶＣＩによって
ＦＥＴ３の規定ドレイン電圧が得られる。
得が十分に大きい場合、ＶＣＩ とＶｅ２との電位が同
電位となり、可変抵抗器４１の設定電圧ＶＣＩによって
ＦＥＴ３の規定ドレイン電圧が得られる。
一方、負電圧供給回路において、コンデンサ６５および
抵抗７３に入力された負電圧ＶＥはコンデンサ６５に電
荷がないので、コンデンサ６５の電位ＶｄはＶＥと同電
位となり、抵抗７３を通過した電位Ｖｅより低（なり、
それがためにダイオード６４より左側は切りはなされる
。そして、ＦＥＴ３のゲートＧには抵抗７２と抵抗７３
の抵抗分割による負電圧が供給される。この供給負電圧
がＦＥＴのピンチオフ電圧になるように抵抗７２と抵抗
７３の抵抗値を設定する。このとき、もしＦＥＴのドレ
イン端子に正電圧が加えられてもＦＥＴには電流が流れ
ない。
抵抗７３に入力された負電圧ＶＥはコンデンサ６５に電
荷がないので、コンデンサ６５の電位ＶｄはＶＥと同電
位となり、抵抗７３を通過した電位Ｖｅより低（なり、
それがためにダイオード６４より左側は切りはなされる
。そして、ＦＥＴ３のゲートＧには抵抗７２と抵抗７３
の抵抗分割による負電圧が供給される。この供給負電圧
がＦＥＴのピンチオフ電圧になるように抵抗７２と抵抗
７３の抵抗値を設定する。このとき、もしＦＥＴのドレ
イン端子に正電圧が加えられてもＦＥＴには電流が流れ
ない。
次に、コンデンサ６５と抵抗６１による時定数でコンデ
ンサ６５が充電され、Ｖｄの電位が次第に上昇しＶｅよ
り高くなるとダイオード６４がＯＮとなり、Ｖｄの上昇
と共にＶｅも上昇する。このため、ゲー、ト端子の電圧
はピンチオフ電圧から次第に上昇する。
ンサ６５が充電され、Ｖｄの電位が次第に上昇しＶｅよ
り高くなるとダイオード６４がＯＮとなり、Ｖｄの上昇
と共にＶｅも上昇する。このため、ゲー、ト端子の電圧
はピンチオフ電圧から次第に上昇する。
コンデンサ６５が完全に充電された定常状態では、抵抗
７２と並列に抵抗６１と可変抵抗６３の直列の抵抗が接
続された形になり、可変抵抗６３を可変することにより
、ゲート端子電圧が変化し、ＦＥＴのドレイン電流を最
適値に設定することができる。
７２と並列に抵抗６１と可変抵抗６３の直列の抵抗が接
続された形になり、可変抵抗６３を可変することにより
、ゲート端子電圧が変化し、ＦＥＴのドレイン電流を最
適値に設定することができる。
電源ＯＦＦ時、負電圧供給回路において、コンデンサ６
５に充電された電荷はダイオード６２を通って急速に放
電され、すぐにまた電源をＯＮにしても正常な動作がで
きるようにしている。また、ダイオード７１はコンデン
サ６５の放電電圧がゲートＧに印加されないように、コ
ンデンサ６５より放電する正電圧を遮断している。
５に充電された電荷はダイオード６２を通って急速に放
電され、すぐにまた電源をＯＮにしても正常な動作がで
きるようにしている。また、ダイオード７１はコンデン
サ６５の放電電圧がゲートＧに印加されないように、コ
ンデンサ６５より放電する正電圧を遮断している。
このように、遅延回路４によりドレインに印加される正
電圧を遅延してゲートに印加される負電圧より遅らせ、
可変抵抗器４１．６３によって正電圧および負電圧を規
定電圧に設定し、電源ＯＦＦ時に逆電圧印加防止器７１
によってゲートに正電圧が印加されることを防止してい
る。
電圧を遅延してゲートに印加される負電圧より遅らせ、
可変抵抗器４１．６３によって正電圧および負電圧を規
定電圧に設定し、電源ＯＦＦ時に逆電圧印加防止器７１
によってゲートに正電圧が印加されることを防止してい
る。
以上説明したように本発明によれば、簡易な構成でＦＥ
Ｔ等のゲートおよびドレインに規定の負電圧および正電
圧が設定されるとともに、両型圧が所定の順序に従って
自動的に印加され、また電源ＯＦＦ時にゲートへの正電
圧を遮断することにより、ＦＥＴ等が安定した動作をす
るとともに、過−電流が流れることによる破損を防止す
ることができる。
Ｔ等のゲートおよびドレインに規定の負電圧および正電
圧が設定されるとともに、両型圧が所定の順序に従って
自動的に印加され、また電源ＯＦＦ時にゲートへの正電
圧を遮断することにより、ＦＥＴ等が安定した動作をす
るとともに、過−電流が流れることによる破損を防止す
ることができる。
第１図は本発明のバイアス回路のブロック図、第２図は
本発明の一実施例のバイアス回路の接続図、 第３図は従来のバイアス回路のブロック図である。 図において、ｌは正電圧整流回路、１−１．２−１は電
圧調整器、１−２．２−２はスイッチ、２は負電圧整流
器、３はＦＥＴ、４は遅延回路、５は正電圧設定回路、
６は負電圧設定回路、７は逆電圧印加防止器、４１．６
３は可変抵抗器、４２，６１，７２．７３は抵抗、４３
．６５はコンデンサ、５１はオペアンプ、５２、５３は
トランジスタ、６２．６４．７１はダイオードをネ発迦
心へ°イアス回Ｂｎ７“ロシア廓１１１１！！ ■ 秘幌可の−１〔方こ停りの八・イアスＣハを否−の↑釦
誠蔓コ第 ２ 図
本発明の一実施例のバイアス回路の接続図、 第３図は従来のバイアス回路のブロック図である。 図において、ｌは正電圧整流回路、１−１．２−１は電
圧調整器、１−２．２−２はスイッチ、２は負電圧整流
器、３はＦＥＴ、４は遅延回路、５は正電圧設定回路、
６は負電圧設定回路、７は逆電圧印加防止器、４１．６
３は可変抵抗器、４２，６１，７２．７３は抵抗、４３
．６５はコンデンサ、５１はオペアンプ、５２、５３は
トランジスタ、６２．６４．７１はダイオードをネ発迦
心へ°イアス回Ｂｎ７“ロシア廓１１１１！！ ■ 秘幌可の−１〔方こ停りの八・イアスＣハを否−の↑釦
誠蔓コ第 ２ 図
Claims (1)
- ＦＥＴのドレインに対する正電圧供給回路とゲートに対
する負電圧供給回路とで構成され、前記正電圧供給回路
に正電圧を所定時間遅延する遅延回路（４）と、前記遅
延された正電圧を規定電圧に設定する正電圧設定回路（
５）と、前記負電圧供給回路に負電圧を規定電圧値に設
定する負電圧設定回路（６）と、前記負電圧の供給断時
に正電圧印加を防止する逆電圧印加防止器（７）とを備
えて成ることを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164492A JPS6223604A (ja) | 1985-07-24 | 1985-07-24 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164492A JPS6223604A (ja) | 1985-07-24 | 1985-07-24 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223604A true JPS6223604A (ja) | 1987-01-31 |
Family
ID=15794184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164492A Pending JPS6223604A (ja) | 1985-07-24 | 1985-07-24 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223604A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237811A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | Ｆｅｔバイアス用シーケンス回路 |
| JPH0272972A (ja) * | 1988-09-08 | 1990-03-13 | Canon Inc | 画像形成装置 |
| US6144259A (en) * | 1998-03-18 | 2000-11-07 | Nec Corporation | Low-noise amplifier and circuit for controlling the same |
| WO2004097840A1 (ja) * | 1995-09-06 | 2004-11-11 | Osamu Yamada | Sdram用テストパターン発生装置及び方法 |
-
1985
- 1985-07-24 JP JP60164492A patent/JPS6223604A/ja active Pending
Cited By (4)
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|---|---|---|---|---|
| JPH0237811A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | Ｆｅｔバイアス用シーケンス回路 |
| JPH0272972A (ja) * | 1988-09-08 | 1990-03-13 | Canon Inc | 画像形成装置 |
| WO2004097840A1 (ja) * | 1995-09-06 | 2004-11-11 | Osamu Yamada | Sdram用テストパターン発生装置及び方法 |
| US6144259A (en) * | 1998-03-18 | 2000-11-07 | Nec Corporation | Low-noise amplifier and circuit for controlling the same |
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