JP2000122891A - エミュレーティング装置および方法 - Google Patents
エミュレーティング装置および方法Info
- Publication number
- JP2000122891A JP2000122891A JP10295812A JP29581298A JP2000122891A JP 2000122891 A JP2000122891 A JP 2000122891A JP 10295812 A JP10295812 A JP 10295812A JP 29581298 A JP29581298 A JP 29581298A JP 2000122891 A JP2000122891 A JP 2000122891A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- register
- central processing
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 デバッグ作業の効率を上げる。
【解決手段】 書き込み制御回路２は代替情報を受けＣ
ＰＵ６の動作を停止しないで代替レジスタ５にデータを
書き込み、アドレス格納レジスタ４に代替レジスタ５の
データのアドレスを書き込む。比較器７はＣＰＵ６から
のアドレスがアドレス格納レジスタ４からのアドレスと
一致する時にアドレス一致信号９を発生する。読み出し
データ切り替え器１０は、アドレス一致信号９を受けて
いる時にＣＰＵ６のデータ読み出し信号１１を受けると
代替レジスタ読み出し信号１３をデータ出力バッファ１
５に与えて代替レジスタ５のデータをデータバス１６に
出力させる。読み出しデータ切り替え器１０は、アドレ
ス一致信号９を受けていない時にＣＰＵ６のデータ読み
出し信号１１を受けるとメモリ読み出し信号１２をデー
タ出力バッファ１４に与えて記憶回路３のデータをデー
タバス１６に出力させる。
ＰＵ６の動作を停止しないで代替レジスタ５にデータを
書き込み、アドレス格納レジスタ４に代替レジスタ５の
データのアドレスを書き込む。比較器７はＣＰＵ６から
のアドレスがアドレス格納レジスタ４からのアドレスと
一致する時にアドレス一致信号９を発生する。読み出し
データ切り替え器１０は、アドレス一致信号９を受けて
いる時にＣＰＵ６のデータ読み出し信号１１を受けると
代替レジスタ読み出し信号１３をデータ出力バッファ１
５に与えて代替レジスタ５のデータをデータバス１６に
出力させる。読み出しデータ切り替え器１０は、アドレ
ス一致信号９を受けていない時にＣＰＵ６のデータ読み
出し信号１１を受けるとメモリ読み出し信号１２をデー
タ出力バッファ１４に与えて記憶回路３のデータをデー
タバス１６に出力させる。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムの実行
中に中央処理装置の動作を停止することなく記憶回路の
指定したアドレスのデータだけを変更するエミュレーテ
ィング装置および方法に関する。
中に中央処理装置の動作を停止することなく記憶回路の
指定したアドレスのデータだけを変更するエミュレーテ
ィング装置および方法に関する。
【０００２】
【従来の技術】従来より、エミュレーティング装置とし
て図６に示すものが知られている。この従来のエミュレ
ーティング装置において、エミュレーション実行中ＣＰ
Ｕ１０１からアドレスバス１０２にアドレス情報が出力
されると、記憶回路１０３は該アドレス情報を受けて該
当するデータをデータ出力バッファ１０４に出力する。
ＣＰＵ１０１は該アドレス情報に続いて読み出し信号１
０５を“１”にする。読み出し信号１０５が“１”にな
るとデータ出力バッファ１０４からデータバス１０６に
データが出力されＣＰＵ１０１に送られる。記憶回路１
０３の内容を変更するときは、ＣＰＵ１０１の実行命令
を一時中断し外部装置１０７から変更内容を入力する。
入力されたデータを受けて外部インタフェイス１０８は
データが格納されるアドレスと格納するデータをそれぞ
れアドレスバス１０２とデータバス１０６に出力する。
該アドレスとデータは、アドレスバス１０２とデータバ
ス１０６を通して記憶回路１０３に送られ該アドレスに
データバス１０６上のデータが格納される。記憶回路１
０３の内容変更後はエミュレーションを始めからやり直
すか中断したところから再実行する。
て図６に示すものが知られている。この従来のエミュレ
ーティング装置において、エミュレーション実行中ＣＰ
Ｕ１０１からアドレスバス１０２にアドレス情報が出力
されると、記憶回路１０３は該アドレス情報を受けて該
当するデータをデータ出力バッファ１０４に出力する。
ＣＰＵ１０１は該アドレス情報に続いて読み出し信号１
０５を“１”にする。読み出し信号１０５が“１”にな
るとデータ出力バッファ１０４からデータバス１０６に
データが出力されＣＰＵ１０１に送られる。記憶回路１
０３の内容を変更するときは、ＣＰＵ１０１の実行命令
を一時中断し外部装置１０７から変更内容を入力する。
入力されたデータを受けて外部インタフェイス１０８は
データが格納されるアドレスと格納するデータをそれぞ
れアドレスバス１０２とデータバス１０６に出力する。
該アドレスとデータは、アドレスバス１０２とデータバ
ス１０６を通して記憶回路１０３に送られ該アドレスに
データバス１０６上のデータが格納される。記憶回路１
０３の内容変更後はエミュレーションを始めからやり直
すか中断したところから再実行する。
【０００３】また、従来のエミュレーティング装置とし
て特開平７−２１０５２号公報に記載されているものが
知られている。この従来のエミュレーティング装置は、
ターゲットプログラムを実行している最中にプログラム
を中断させることなくデータを設定することができ、デ
ータの変更部分が多い場合でも有効なデータのみを用い
てエミュレーションを行うことができる。
て特開平７−２１０５２号公報に記載されているものが
知られている。この従来のエミュレーティング装置は、
ターゲットプログラムを実行している最中にプログラム
を中断させることなくデータを設定することができ、デ
ータの変更部分が多い場合でも有効なデータのみを用い
てエミュレーションを行うことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
エミュレーティング装置においては、記憶回路の内容を
変更するために、一旦エミュレーティング装置を一時中
断させ書き込み作業を行い、再実行しなければならない
のでデバッグ作業でパラメータの微調整を行うときなど
は使い勝手が悪く、効率も悪いという問題がある。
エミュレーティング装置においては、記憶回路の内容を
変更するために、一旦エミュレーティング装置を一時中
断させ書き込み作業を行い、再実行しなければならない
のでデバッグ作業でパラメータの微調整を行うときなど
は使い勝手が悪く、効率も悪いという問題がある。
【０００５】また、後者のエミュレーティング装置にお
いても、デバッグ作業でパラメータの微調整を行うとき
などは使い勝手が悪く、効率も悪いという問題がある。
いても、デバッグ作業でパラメータの微調整を行うとき
などは使い勝手が悪く、効率も悪いという問題がある。
【０００６】本発明の目的は、プログラムの実行中に中
央処理装置の動作を停止することなく記憶回路の指定し
たアドレスのデータだけを変更することができ、プログ
ラム中のパラメータの変更等が容易に行え、デバッグ作
業でパラメータの微調整を行うときなどに効率が良いエ
ミュレーティング装置および方法を提供することにあ
る。
央処理装置の動作を停止することなく記憶回路の指定し
たアドレスのデータだけを変更することができ、プログ
ラム中のパラメータの変更等が容易に行え、デバッグ作
業でパラメータの微調整を行うときなどに効率が良いエ
ミュレーティング装置および方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、エミュレーション用のデー
タを格納する記憶手段と、記憶手段に格納されたプログ
ラムを実行する中央処理手段と、記憶手段のデータを変
更することなく中央処理手段が実行するプログラムデー
タを変更するために記憶手段のデータの代替となるデー
タを格納する代替データ記憶手段と、中央処理手段の動
作を停止することなく代替データ記憶手段にデータを書
き込むデータ書き込み手段と、代替データ記憶手段のデ
ータのアドレスを格納する代替アドレス記憶手段と、中
央処理手段の動作を停止することなく代替アドレス記憶
手段に代替データ記憶手段のデータのアドレスを書き込
む代替アドレス書き込み手段と、中央処理手段から出力
されたアドレスが代替アドレス記憶手段によって与えら
れたアドレスと一致することを判断してアドレス一致信
号を発生するアドレス一致判断手段と、アドレス一致判
断手段からのアドレス一致信号を受けた時に代替データ
記憶手段のデータを読み出して中央処理手段に与え、か
つ、アドレス一致判断手段からのアドレス一致信号を受
けない時に記憶手段のデータを読み出して中央処理手段
に与えるデータ読み出し制御手段とを有することを特徴
とする。
に、請求項１記載の発明は、エミュレーション用のデー
タを格納する記憶手段と、記憶手段に格納されたプログ
ラムを実行する中央処理手段と、記憶手段のデータを変
更することなく中央処理手段が実行するプログラムデー
タを変更するために記憶手段のデータの代替となるデー
タを格納する代替データ記憶手段と、中央処理手段の動
作を停止することなく代替データ記憶手段にデータを書
き込むデータ書き込み手段と、代替データ記憶手段のデ
ータのアドレスを格納する代替アドレス記憶手段と、中
央処理手段の動作を停止することなく代替アドレス記憶
手段に代替データ記憶手段のデータのアドレスを書き込
む代替アドレス書き込み手段と、中央処理手段から出力
されたアドレスが代替アドレス記憶手段によって与えら
れたアドレスと一致することを判断してアドレス一致信
号を発生するアドレス一致判断手段と、アドレス一致判
断手段からのアドレス一致信号を受けた時に代替データ
記憶手段のデータを読み出して中央処理手段に与え、か
つ、アドレス一致判断手段からのアドレス一致信号を受
けない時に記憶手段のデータを読み出して中央処理手段
に与えるデータ読み出し制御手段とを有することを特徴
とする。
【０００８】請求項２記載の発明は、エミュレーション
用のデータを格納する記憶回路と、記憶回路に格納され
たプログラムを実行する中央処理装置と、記憶回路のデ
ータを変更することなく中央処理装置が実行するプログ
ラムデータを変更するために記憶装置のデータの代替と
なるデータを格納する代替レジスタと、代替レジスタの
データのアドレスを格納するアドレス格納レジスタと、
代替情報を受けて中央処理装置の動作を停止することな
く代替レジスタにデータを書き込み、かつ、アドレス格
納レジスタに代替レジスタのデータのアドレスを書き込
む書き込み制御回路と、中央処理装置から出力されたア
ドレスがアドレス格納レジスタによって与えられたアド
レスと一致する時にアドレス一致信号を発生する比較器
と、比較器からのアドレス一致信号を受けた時に代替レ
ジスタのデータを読み出して中央処理装置に与え、か
つ、比較器からのアドレス一致信号を受けない時に記憶
回路のデータを読み出して中央処理装置に与えるデータ
読出制御装置とを有することを特徴とする。
用のデータを格納する記憶回路と、記憶回路に格納され
たプログラムを実行する中央処理装置と、記憶回路のデ
ータを変更することなく中央処理装置が実行するプログ
ラムデータを変更するために記憶装置のデータの代替と
なるデータを格納する代替レジスタと、代替レジスタの
データのアドレスを格納するアドレス格納レジスタと、
代替情報を受けて中央処理装置の動作を停止することな
く代替レジスタにデータを書き込み、かつ、アドレス格
納レジスタに代替レジスタのデータのアドレスを書き込
む書き込み制御回路と、中央処理装置から出力されたア
ドレスがアドレス格納レジスタによって与えられたアド
レスと一致する時にアドレス一致信号を発生する比較器
と、比較器からのアドレス一致信号を受けた時に代替レ
ジスタのデータを読み出して中央処理装置に与え、か
つ、比較器からのアドレス一致信号を受けない時に記憶
回路のデータを読み出して中央処理装置に与えるデータ
読出制御装置とを有することを特徴とする。
【０００９】請求項３記載の発明は、エミュレーション
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するアップダウンカウンタ
と、アップダウンカウンタのデータのアドレスを格納す
るアドレス格納レジスタと、代替情報を受けて中央処理
装置の動作を停止することなくアップダウンカウンタに
データを書き込み、かつ、アドレス格納レジスタにアッ
プダウンカウンタのデータのアドレスを書き込む書き込
み制御回路と、中央処理装置から出力されたアドレスが
アドレス格納レジスタによって与えられたアドレスと一
致する時にアドレス一致信号を発生する比較器と、比較
器からのアドレス一致信号を受けた時に代替レジスタの
データを読み出して中央処理装置に与え、かつ、比較器
からのアドレス一致信号を受けない時に内蔵ＲＡＭのデ
ータを読み出して中央処理装置に与えるデータ読出制御
装置とを有することを特徴とする。
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するアップダウンカウンタ
と、アップダウンカウンタのデータのアドレスを格納す
るアドレス格納レジスタと、代替情報を受けて中央処理
装置の動作を停止することなくアップダウンカウンタに
データを書き込み、かつ、アドレス格納レジスタにアッ
プダウンカウンタのデータのアドレスを書き込む書き込
み制御回路と、中央処理装置から出力されたアドレスが
アドレス格納レジスタによって与えられたアドレスと一
致する時にアドレス一致信号を発生する比較器と、比較
器からのアドレス一致信号を受けた時に代替レジスタの
データを読み出して中央処理装置に与え、かつ、比較器
からのアドレス一致信号を受けない時に内蔵ＲＡＭのデ
ータを読み出して中央処理装置に与えるデータ読出制御
装置とを有することを特徴とする。
【００１０】請求項４記載の発明は、エミュレーション
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するテンポラリデータレジス
タと、テンポラリデータレジスタのデータを格納する代
替データ格納レジスタと、代替データ格納レジスタのデ
ータのアドレスを格納するアドレス格納レジスタと、代
替情報を受けて中央処理装置の動作を停止することなく
テンポラリデータレジスタにデータを書き込み、かつ、
アドレス格納レジスタにテンポラリデータレジスタのデ
ータのアドレスを書き込む書き込み制御回路と、テンポ
ラリデータレジスタのデータを代替データ格納レジスタ
に書き込む手段と、中央処理装置から出力されたアドレ
スがアドレス格納レジスタによって与えられたアドレス
と一致する時にアドレス一致信号を発生する比較器と、
比較器からのアドレス一致信号を受けた時に代替データ
格納レジスタのデータを読み出して中央処理装置に与
え、かつ、比較器からのアドレス一致信号を受けない時
に内蔵ＲＡＭのデータを読み出して中央処理装置に与え
るデータ読出制御装置とを有することを特徴とする。
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するテンポラリデータレジス
タと、テンポラリデータレジスタのデータを格納する代
替データ格納レジスタと、代替データ格納レジスタのデ
ータのアドレスを格納するアドレス格納レジスタと、代
替情報を受けて中央処理装置の動作を停止することなく
テンポラリデータレジスタにデータを書き込み、かつ、
アドレス格納レジスタにテンポラリデータレジスタのデ
ータのアドレスを書き込む書き込み制御回路と、テンポ
ラリデータレジスタのデータを代替データ格納レジスタ
に書き込む手段と、中央処理装置から出力されたアドレ
スがアドレス格納レジスタによって与えられたアドレス
と一致する時にアドレス一致信号を発生する比較器と、
比較器からのアドレス一致信号を受けた時に代替データ
格納レジスタのデータを読み出して中央処理装置に与
え、かつ、比較器からのアドレス一致信号を受けない時
に内蔵ＲＡＭのデータを読み出して中央処理装置に与え
るデータ読出制御装置とを有することを特徴とする。
【００１１】請求項５記載の発明は、エミュレーション
用のデータを格納する記憶手段と、記憶手段に格納され
たプログラムを実行する中央処理手段と、記憶手段のデ
ータを変更することなく中央処理手段が実行するプログ
ラムデータを変更するために記憶手段のデータの代替と
なるデータを格納する代替データ記憶手段と、代替デー
タ記憶手段のデータのアドレスを格納する代替アドレス
記憶手段とを有するエミュレーティング装置におけるエ
ミュレーティング方法において、中央処理手段の動作を
停止することなく代替データ記憶手段にデータを書き込
むデータ書き込みステップと、中央処理手段の動作を停
止することなく代替アドレス記憶手段に代替データ記憶
手段のデータのアドレスを書き込む代替アドレス書き込
みステップと、中央処理手段から出力されたアドレスが
代替アドレス記憶手段によって与えられたアドレスと一
致することを判断してアドレス一致信号を発生するアド
レス一致判断ステップと、アドレス一致判断ステップの
アドレス一致信号を受けた時に代替データ記憶手段のデ
ータを読み出して中央処理手段に与え、かつ、アドレス
一致判断ステップのアドレス一致信号を受けない時に記
憶手段のデータを読み出して中央処理手段に与えるデー
タ読み出し制御ステップとを有することを特徴とする。
用のデータを格納する記憶手段と、記憶手段に格納され
たプログラムを実行する中央処理手段と、記憶手段のデ
ータを変更することなく中央処理手段が実行するプログ
ラムデータを変更するために記憶手段のデータの代替と
なるデータを格納する代替データ記憶手段と、代替デー
タ記憶手段のデータのアドレスを格納する代替アドレス
記憶手段とを有するエミュレーティング装置におけるエ
ミュレーティング方法において、中央処理手段の動作を
停止することなく代替データ記憶手段にデータを書き込
むデータ書き込みステップと、中央処理手段の動作を停
止することなく代替アドレス記憶手段に代替データ記憶
手段のデータのアドレスを書き込む代替アドレス書き込
みステップと、中央処理手段から出力されたアドレスが
代替アドレス記憶手段によって与えられたアドレスと一
致することを判断してアドレス一致信号を発生するアド
レス一致判断ステップと、アドレス一致判断ステップの
アドレス一致信号を受けた時に代替データ記憶手段のデ
ータを読み出して中央処理手段に与え、かつ、アドレス
一致判断ステップのアドレス一致信号を受けない時に記
憶手段のデータを読み出して中央処理手段に与えるデー
タ読み出し制御ステップとを有することを特徴とする。
【００１２】請求項６記載の発明は、エミュレーション
用のデータを格納する記憶回路と、記憶回路に格納され
たプログラムを実行する中央処理装置と、記憶回路のデ
ータを変更することなく中央処理装置が実行するプログ
ラムデータを変更するために記憶装置のデータの代替と
なるデータを格納する代替レジスタと、代替レジスタの
データのアドレスを格納するアドレス格納レジスタとを
有するエミュレーティング装置におけるエミュレーティ
ング方法において、代替情報を受けて中央処理装置の動
作を停止することなく代替レジスタにデータを書き込
み、かつ、アドレス格納レジスタに代替レジスタのデー
タのアドレスを書き込む書き込み制御ステップと、中央
処理装置から出力されたアドレスがアドレス格納レジス
タによって与えられたアドレスと一致する時にアドレス
一致信号を発生する比較ステップと、比較ステップのア
ドレス一致信号を受けた時に代替レジスタのデータを読
み出して中央処理装置に与え、かつ、比較ステップのア
ドレス一致信号を受けない時に記憶回路のデータを読み
出して中央処理装置に与えるデータ読出制御ステップと
を有することを特徴とする。
用のデータを格納する記憶回路と、記憶回路に格納され
たプログラムを実行する中央処理装置と、記憶回路のデ
ータを変更することなく中央処理装置が実行するプログ
ラムデータを変更するために記憶装置のデータの代替と
なるデータを格納する代替レジスタと、代替レジスタの
データのアドレスを格納するアドレス格納レジスタとを
有するエミュレーティング装置におけるエミュレーティ
ング方法において、代替情報を受けて中央処理装置の動
作を停止することなく代替レジスタにデータを書き込
み、かつ、アドレス格納レジスタに代替レジスタのデー
タのアドレスを書き込む書き込み制御ステップと、中央
処理装置から出力されたアドレスがアドレス格納レジス
タによって与えられたアドレスと一致する時にアドレス
一致信号を発生する比較ステップと、比較ステップのア
ドレス一致信号を受けた時に代替レジスタのデータを読
み出して中央処理装置に与え、かつ、比較ステップのア
ドレス一致信号を受けない時に記憶回路のデータを読み
出して中央処理装置に与えるデータ読出制御ステップと
を有することを特徴とする。
【００１３】請求項７記載の発明は、エミュレーション
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するアップダウンカウンタ
と、アップダウンカウンタのデータのアドレスを格納す
るアドレス格納レジスタとを有するエミュレーティング
装置におけるエミュレーティング方法において、代替情
報を受けて中央処理装置の動作を停止することなくアッ
プダウンカウンタにデータを書き込み、かつ、アドレス
格納レジスタにアップダウンカウンタのデータのアドレ
スを書き込む書き込み制御ステップと、中央処理装置か
ら出力されたアドレスがアドレス格納レジスタによって
与えられたアドレスと一致する時にアドレス一致信号を
発生する比較ステップと、比較ステップのアドレス一致
信号を受けた時に代替レジスタのデータを読み出して中
央処理装置に与え、かつ、比較ステップのアドレス一致
信号を受けない時に内蔵ＲＡＭのデータを読み出して中
央処理装置に与えるデータ読出制御ステップとを有する
ことを特徴とする。
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するアップダウンカウンタ
と、アップダウンカウンタのデータのアドレスを格納す
るアドレス格納レジスタとを有するエミュレーティング
装置におけるエミュレーティング方法において、代替情
報を受けて中央処理装置の動作を停止することなくアッ
プダウンカウンタにデータを書き込み、かつ、アドレス
格納レジスタにアップダウンカウンタのデータのアドレ
スを書き込む書き込み制御ステップと、中央処理装置か
ら出力されたアドレスがアドレス格納レジスタによって
与えられたアドレスと一致する時にアドレス一致信号を
発生する比較ステップと、比較ステップのアドレス一致
信号を受けた時に代替レジスタのデータを読み出して中
央処理装置に与え、かつ、比較ステップのアドレス一致
信号を受けない時に内蔵ＲＡＭのデータを読み出して中
央処理装置に与えるデータ読出制御ステップとを有する
ことを特徴とする。
【００１４】請求項８記載の発明は、エミュレーション
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するテンポラリデータレジス
タと、テンポラリデータレジスタのデータを格納する代
替データ格納レジスタと、代替データ格納レジスタのデ
ータのアドレスを格納するアドレス格納レジスタとを有
するエミュレーティング装置におけるエミュレーティン
グ方法において、代替情報を受けて中央処理装置の動作
を停止することなくテンポラリデータレジスタにデータ
を書き込み、かつ、アドレス格納レジスタにテンポラリ
データレジスタのデータのアドレスを書き込む書き込み
制御ステップと、テンポラリデータレジスタのデータを
代替データ格納レジスタに書き込むステップと、中央処
理装置から出力されたアドレスがアドレス格納レジスタ
によって与えられたアドレスと一致する時にアドレス一
致信号を発生する比較ステップと、比較ステップのアド
レス一致信号を受けた時に代替データ格納レジスタのデ
ータを読み出して中央処理装置に与え、かつ、比較ステ
ップのアドレス一致信号を受けない時に内蔵ＲＡＭのデ
ータを読み出して中央処理装置に与えるデータ読出制御
ステップとを有することを特徴とする。
用のデータを格納する内蔵ＲＡＭと、内蔵ＲＡＭに格納
されたプログラムを実行する中央処理装置と、内蔵ＲＡ
Ｍのデータを変更することなく中央処理装置が実行する
プログラムデータを変更するために内蔵ＲＡＭのデータ
の代替となるデータを格納するテンポラリデータレジス
タと、テンポラリデータレジスタのデータを格納する代
替データ格納レジスタと、代替データ格納レジスタのデ
ータのアドレスを格納するアドレス格納レジスタとを有
するエミュレーティング装置におけるエミュレーティン
グ方法において、代替情報を受けて中央処理装置の動作
を停止することなくテンポラリデータレジスタにデータ
を書き込み、かつ、アドレス格納レジスタにテンポラリ
データレジスタのデータのアドレスを書き込む書き込み
制御ステップと、テンポラリデータレジスタのデータを
代替データ格納レジスタに書き込むステップと、中央処
理装置から出力されたアドレスがアドレス格納レジスタ
によって与えられたアドレスと一致する時にアドレス一
致信号を発生する比較ステップと、比較ステップのアド
レス一致信号を受けた時に代替データ格納レジスタのデ
ータを読み出して中央処理装置に与え、かつ、比較ステ
ップのアドレス一致信号を受けない時に内蔵ＲＡＭのデ
ータを読み出して中央処理装置に与えるデータ読出制御
ステップとを有することを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施の形態としてのエミュレーティング装置
は、代替情報入力端子１を有する書き込み制御回路２
と、記憶回路３と、アドレス格納レジスタ４と、代替レ
ジスタ５と、中央処理装置（ＣＰＵ）６と、比較器７
と、読み出しデータ切り替え器１０と、データ出力バッ
ファ１４と、データ出力バッファ１５とを有している。
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施の形態としてのエミュレーティング装置
は、代替情報入力端子１を有する書き込み制御回路２
と、記憶回路３と、アドレス格納レジスタ４と、代替レ
ジスタ５と、中央処理装置（ＣＰＵ）６と、比較器７
と、読み出しデータ切り替え器１０と、データ出力バッ
ファ１４と、データ出力バッファ１５とを有している。
【００１６】記憶回路３は、エミュレーション用のデー
タ（プログラム）を格納している。代替情報入力端子１
からデータを変更したい記憶回路３の代替情報のアドレ
スが入力されると、書き込み制御回路２によってアドレ
ス格納レジスタ４にアドレス情報が格納される。次に、
代替情報入力端子１から該アドレスに置きたい代替情報
のデータを入力すると書き込み制御回路２によって代替
レジスタ５にデータが書き込まれる。代替レジスタ５に
書き込まれたデータは、代替情報入力端子１からのアク
セスにより、ＣＰＵ６の動作中でも書き換えることがで
きるる。比較器７は、ＣＰＵ６からアドレスバス８に出
力されたアドレス情報をアドレス格納レジスタ４のアド
レス情報と比較する。比較器７は、両アドレス情報が一
致した場合にアドレス一致信号９を“１”にし、両アド
レス情報が不一致である場合にアドレス一致信号９を
“０”にする。すなわち、比較器７は、両アドレス情報
が一致した場合にアドレス一致信号を出力し、両アドレ
ス情報が不一致である場合にアドレス一致信号９を出力
しない。読み出しデータ切り替え器１０は、ＣＰＵ６か
ら出力されるデータ読み出し信号１１をアドレス一致信
号９によってメモリ読み出し信号１２と代替レジスタ読
み出し信号１３に分ける。アドレス一致信号９が“１”
になると記憶回路３のデータ出力バッファ１４に入力さ
れているメモリ読み出し信号１２はマスクされ、代替レ
ジスタ５のデータ出力バッファ１５に入力されている代
替レジスタ読み出し信号１３がアクティブになる。この
場合に、該アドレスのデータは記憶回路３から出力され
ず代替レジスタ５の値が該アドレスのデータとしてデー
タバス１６に出力されＣＰＵ６に与えられる。
タ（プログラム）を格納している。代替情報入力端子１
からデータを変更したい記憶回路３の代替情報のアドレ
スが入力されると、書き込み制御回路２によってアドレ
ス格納レジスタ４にアドレス情報が格納される。次に、
代替情報入力端子１から該アドレスに置きたい代替情報
のデータを入力すると書き込み制御回路２によって代替
レジスタ５にデータが書き込まれる。代替レジスタ５に
書き込まれたデータは、代替情報入力端子１からのアク
セスにより、ＣＰＵ６の動作中でも書き換えることがで
きるる。比較器７は、ＣＰＵ６からアドレスバス８に出
力されたアドレス情報をアドレス格納レジスタ４のアド
レス情報と比較する。比較器７は、両アドレス情報が一
致した場合にアドレス一致信号９を“１”にし、両アド
レス情報が不一致である場合にアドレス一致信号９を
“０”にする。すなわち、比較器７は、両アドレス情報
が一致した場合にアドレス一致信号を出力し、両アドレ
ス情報が不一致である場合にアドレス一致信号９を出力
しない。読み出しデータ切り替え器１０は、ＣＰＵ６か
ら出力されるデータ読み出し信号１１をアドレス一致信
号９によってメモリ読み出し信号１２と代替レジスタ読
み出し信号１３に分ける。アドレス一致信号９が“１”
になると記憶回路３のデータ出力バッファ１４に入力さ
れているメモリ読み出し信号１２はマスクされ、代替レ
ジスタ５のデータ出力バッファ１５に入力されている代
替レジスタ読み出し信号１３がアクティブになる。この
場合に、該アドレスのデータは記憶回路３から出力され
ず代替レジスタ５の値が該アドレスのデータとしてデー
タバス１６に出力されＣＰＵ６に与えられる。
【００１７】エミュレーション実行時にＣＰＵ６がアド
レスバス８にアドレス情報を出力すると該アドレス情報
は記憶回路３と比較器７に送られる。比較器７は該アド
レス情報を受けるとアドレス格納レジスタ４の内容と該
アドレス情報を比較する。このときアドレス格納レジス
タ４にアドレス情報が書き込まれていない場合は比較器
７はアドレス一致信号９に“０”を出力する。
レスバス８にアドレス情報を出力すると該アドレス情報
は記憶回路３と比較器７に送られる。比較器７は該アド
レス情報を受けるとアドレス格納レジスタ４の内容と該
アドレス情報を比較する。このときアドレス格納レジス
タ４にアドレス情報が書き込まれていない場合は比較器
７はアドレス一致信号９に“０”を出力する。
【００１８】ＣＰＵ６が動作中に記憶回路３に格納され
ているデータを変更したい場合、代替情報入力端子１か
ら変更したい内容が格納されているアドレスの番号と該
アドレスに置きたいデータからなる代替情報をパソコン
等のホストマシーンを使用して入力する。入力された代
替情報のアドレス情報とデータは、書き込み制御回路２
によってそれぞれアドレス格納レジスタ４と代替レジス
タ５に書き込まれる。
ているデータを変更したい場合、代替情報入力端子１か
ら変更したい内容が格納されているアドレスの番号と該
アドレスに置きたいデータからなる代替情報をパソコン
等のホストマシーンを使用して入力する。入力された代
替情報のアドレス情報とデータは、書き込み制御回路２
によってそれぞれアドレス格納レジスタ４と代替レジス
タ５に書き込まれる。
【００１９】書き込み制御回路２は、代替情報入力端子
１からのアクセスにより代替レジスタ５に書き込まれた
データに対して高速に加減算等を実行する機能も有して
おり、ＣＰＵ６が動作中であっても代替レジスタ５のデ
ータを高速に変化させることができる。したがって、プ
ログラムを実行して結果を確認しながらデータの微調整
ができる。この状態で、ＣＰＵ６がアドレスバス８にア
ドレス情報を出力すると該アドレス情報は比較器７によ
ってアドレス格納レジスタ４のアドレス情報と比較され
る。比較器７は、両アドレス情報が一致した場合にアド
レス一致信号９に“１”を出力し、両アドレス情報が不
一致である場合はアドレス一致信号９に“０”を出力す
る。すなわち、比較器７は、両アドレス情報が一致した
場合にアドレス一致信号９を出力し、両アドレス情報が
不一致である場合はアドレス一致信号９を出力しない。
読み出しデータ切り替え器１０は、アドレス一致信号９
が“０”のときメモリ読み出し信号１２をアクティブに
し、代替レジスタ読み出し信号１３をマスクする。この
場合には、データ出力バッファ１４は記憶回路３のデー
タを該アドレスのデータとしてデータバス１６に出力さ
れる。逆に、読み出しデータ切り替え器１０は、アドレ
ス一致信号９が“１”のときはメモリ読み出し信号１２
をマスクし、代替レジスタ読み出し信号１３をアクティ
ブにする。この場合には、データ出力バッファ１５は代
替レジスタ５のデータを該アドレスのデータとしてデー
タバス１６に出力する。データバス１６に出力されたデ
ータはＣＰＵ６に送られる。
１からのアクセスにより代替レジスタ５に書き込まれた
データに対して高速に加減算等を実行する機能も有して
おり、ＣＰＵ６が動作中であっても代替レジスタ５のデ
ータを高速に変化させることができる。したがって、プ
ログラムを実行して結果を確認しながらデータの微調整
ができる。この状態で、ＣＰＵ６がアドレスバス８にア
ドレス情報を出力すると該アドレス情報は比較器７によ
ってアドレス格納レジスタ４のアドレス情報と比較され
る。比較器７は、両アドレス情報が一致した場合にアド
レス一致信号９に“１”を出力し、両アドレス情報が不
一致である場合はアドレス一致信号９に“０”を出力す
る。すなわち、比較器７は、両アドレス情報が一致した
場合にアドレス一致信号９を出力し、両アドレス情報が
不一致である場合はアドレス一致信号９を出力しない。
読み出しデータ切り替え器１０は、アドレス一致信号９
が“０”のときメモリ読み出し信号１２をアクティブに
し、代替レジスタ読み出し信号１３をマスクする。この
場合には、データ出力バッファ１４は記憶回路３のデー
タを該アドレスのデータとしてデータバス１６に出力さ
れる。逆に、読み出しデータ切り替え器１０は、アドレ
ス一致信号９が“１”のときはメモリ読み出し信号１２
をマスクし、代替レジスタ読み出し信号１３をアクティ
ブにする。この場合には、データ出力バッファ１５は代
替レジスタ５のデータを該アドレスのデータとしてデー
タバス１６に出力する。データバス１６に出力されたデ
ータはＣＰＵ６に送られる。
【００２０】次に、本発明の第２の実施の形態としての
エミュレーティング装置を図２および図３に基づいて詳
細に説明する。図２に示すように、本発明の第２の実施
の形態としてのエミュレーティング装置は、代替情報入
出力端子１７を有する書き込み制御回路１８と、アップ
ダウンカウンタ１９と、アドレス格納レジスタ２０と、
比較器２２、内蔵ＲＡＭ２３と、ＣＰＵ２４と、データ
出力バッファ３４と、データ読み出し制御回路３７と、
データ出力バッファ４１とを有している。
エミュレーティング装置を図２および図３に基づいて詳
細に説明する。図２に示すように、本発明の第２の実施
の形態としてのエミュレーティング装置は、代替情報入
出力端子１７を有する書き込み制御回路１８と、アップ
ダウンカウンタ１９と、アドレス格納レジスタ２０と、
比較器２２、内蔵ＲＡＭ２３と、ＣＰＵ２４と、データ
出力バッファ３４と、データ読み出し制御回路３７と、
データ出力バッファ４１とを有している。
【００２１】代替情報入出力端子１７は、エミュレーテ
ィング装置が実行するプログラムの代替となるデータと
そのアドレスからなる８ビットの代替情報を入力し、か
つ、アップダウンカウンタ１９に格納したデータの情報
を書き込み制御回路１８を介して出力するためのもので
ある。書き込み制御回路１８は、代替情報入出力端子１
７から入力された代替情報をアドレス情報とデータ情報
に分解してアドレス格納レジスタ２０とアップダウンカ
ウンタ１９とに与える。アップダウンカウンタ１９は、
書き込み制御回路１８によって出力されたデータ情報を
格納し格納したデータに加減算を行う機能を有する。ア
ドレス格納レジスタ２０は、書き込み制御回路１８によ
って出力されたアドレス情報を格納する。比較器２２
は、アドレス格納レジスタ２０のアドレス情報とアドレ
スバス２１上のアドレス情報を比較して一致しているか
どうかを判断する。内蔵ＲＡＭ２３は、ユーザの作成し
たエミュレーション用のプログラムを格納している。Ｃ
ＰＵ２４は、内蔵ＲＡＭ２３に格納されたプログラムを
実行する。ＣＰＵ２４は、データバス２５およびアドレ
スバス２１を介して内蔵ＲＡＭ２３との間でデータ交換
を行う。
ィング装置が実行するプログラムの代替となるデータと
そのアドレスからなる８ビットの代替情報を入力し、か
つ、アップダウンカウンタ１９に格納したデータの情報
を書き込み制御回路１８を介して出力するためのもので
ある。書き込み制御回路１８は、代替情報入出力端子１
７から入力された代替情報をアドレス情報とデータ情報
に分解してアドレス格納レジスタ２０とアップダウンカ
ウンタ１９とに与える。アップダウンカウンタ１９は、
書き込み制御回路１８によって出力されたデータ情報を
格納し格納したデータに加減算を行う機能を有する。ア
ドレス格納レジスタ２０は、書き込み制御回路１８によ
って出力されたアドレス情報を格納する。比較器２２
は、アドレス格納レジスタ２０のアドレス情報とアドレ
スバス２１上のアドレス情報を比較して一致しているか
どうかを判断する。内蔵ＲＡＭ２３は、ユーザの作成し
たエミュレーション用のプログラムを格納している。Ｃ
ＰＵ２４は、内蔵ＲＡＭ２３に格納されたプログラムを
実行する。ＣＰＵ２４は、データバス２５およびアドレ
スバス２１を介して内蔵ＲＡＭ２３との間でデータ交換
を行う。
【００２２】書き込み制御回路１８は、入出力としてデ
ータ情報およびアドレス情報を入出力する代替情報入出
力端子１７と、アップダウンカウンタ１９にデータを出
力しデータを出力していないときは代替情報入出力端子
１７からデータ情報を外部に出力するためにアップダウ
ンカウンタ１９のデータを入力する代替データ入出力端
子２６とを有している。また、書き込み制御回路１８
は、データ情報およびアドレス情報を書き込み制御回路
１８の内部レジスタに書き込むための代替情報書き込み
信号２７を受ける。また、書き込み制御回路１８は、デ
ータ情報をアップダウンカウンタ１９に書き込むデータ
書き込み信号２８を発生し、下位アドレス情報をアドレ
ス格納レジスタ２０に書き込む下位アドレス書き込み信
号２９を発生し、かつ、上位アドレス情報をアドレス格
納レジスタ２０に書き込む上位アドレス書き込み信号３
０を発生する。さらに、書き込み制御回路１８は、アド
レス格納レジスタ２０にアドレス情報を出力する代替ア
ドレス出力端子３１とを備えている。
ータ情報およびアドレス情報を入出力する代替情報入出
力端子１７と、アップダウンカウンタ１９にデータを出
力しデータを出力していないときは代替情報入出力端子
１７からデータ情報を外部に出力するためにアップダウ
ンカウンタ１９のデータを入力する代替データ入出力端
子２６とを有している。また、書き込み制御回路１８
は、データ情報およびアドレス情報を書き込み制御回路
１８の内部レジスタに書き込むための代替情報書き込み
信号２７を受ける。また、書き込み制御回路１８は、デ
ータ情報をアップダウンカウンタ１９に書き込むデータ
書き込み信号２８を発生し、下位アドレス情報をアドレ
ス格納レジスタ２０に書き込む下位アドレス書き込み信
号２９を発生し、かつ、上位アドレス情報をアドレス格
納レジスタ２０に書き込む上位アドレス書き込み信号３
０を発生する。さらに、書き込み制御回路１８は、アド
レス格納レジスタ２０にアドレス情報を出力する代替ア
ドレス出力端子３１とを備えている。
【００２３】アップダウンカウンタ１９は、書き込み制
御回路１８から出力されるデータ書き込み信号２８によ
って代替データ入出力端子２６から入力されるデータ情
報を書き込んで記憶する。アップダウンカウンタ１９
は、データを加減算するためのデータ加算要求信号３２
と、データ減算要求信号３３とを受ける。また、アップ
ダウンカウンタ１９は、記憶したデータのデータバス２
５への出力を制御するデータ出力バッファ３４に接続さ
れている。アドレス格納レジスタ２０は、書き込み制御
回路１８から受けるアドレス情報を下位アドレス書き込
み信号２９と上位アドレス書き込み信号３０とによって
それぞれ上位８ビットおよび下位８ビットを記憶する。
また、アドレス格納レジスタ２０は、アドレスが格納さ
れたことを比較器２２に伝えるアドレス比較要求信号３
５を出力する。
御回路１８から出力されるデータ書き込み信号２８によ
って代替データ入出力端子２６から入力されるデータ情
報を書き込んで記憶する。アップダウンカウンタ１９
は、データを加減算するためのデータ加算要求信号３２
と、データ減算要求信号３３とを受ける。また、アップ
ダウンカウンタ１９は、記憶したデータのデータバス２
５への出力を制御するデータ出力バッファ３４に接続さ
れている。アドレス格納レジスタ２０は、書き込み制御
回路１８から受けるアドレス情報を下位アドレス書き込
み信号２９と上位アドレス書き込み信号３０とによって
それぞれ上位８ビットおよび下位８ビットを記憶する。
また、アドレス格納レジスタ２０は、アドレスが格納さ
れたことを比較器２２に伝えるアドレス比較要求信号３
５を出力する。
【００２４】比較器２２は、アドレスバス２１のアドレ
ス情報とアドレス格納レジスタ２０のアドレス情報を比
較して、両アドレス情報が一致した場合にアドレス一致
信号３６を出力し、かつ、両アドレス情報が不一致であ
る場合にアドレス一致信号３６を出力しない。データ読
み出し制御回路３７は、アドレス一致信号３６を受けて
いる時にＣＰＵ２４から出力されるデータ読み出し信号
３８を受けた時に代替データ読み出し信号３９を出力す
る。データ読み出し制御回路３７は、アドレス一致信号
３６を受けていない時にＣＰＵ２４から出力されるデー
タ読み出し信号３８を受けた時に内蔵ＲＡＭデータ読み
出し信号４０を出力する。
ス情報とアドレス格納レジスタ２０のアドレス情報を比
較して、両アドレス情報が一致した場合にアドレス一致
信号３６を出力し、かつ、両アドレス情報が不一致であ
る場合にアドレス一致信号３６を出力しない。データ読
み出し制御回路３７は、アドレス一致信号３６を受けて
いる時にＣＰＵ２４から出力されるデータ読み出し信号
３８を受けた時に代替データ読み出し信号３９を出力す
る。データ読み出し制御回路３７は、アドレス一致信号
３６を受けていない時にＣＰＵ２４から出力されるデー
タ読み出し信号３８を受けた時に内蔵ＲＡＭデータ読み
出し信号４０を出力する。
【００２５】内蔵ＲＡＭ２３はデータの読み書きが可能
なメモリであり、アドレスバス２１のアドレス情報で与
えられた番地に格納されているデータをデータバス２５
に出力し、データバス２５のデータをアドレスバス２１
のアドレス情報が示す番地に書き込む機能を有する。
なメモリであり、アドレスバス２１のアドレス情報で与
えられた番地に格納されているデータをデータバス２５
に出力し、データバス２５のデータをアドレスバス２１
のアドレス情報が示す番地に書き込む機能を有する。
【００２６】ＣＰＵ２４は、内蔵ＲＡＭ２３およびアッ
プダウンカウンタ１９からデータを読み出すためのデー
タ読み出し信号３８を出力して、データバス２５および
アドレスバス２１を介して内蔵ＲＡＭ２３およびアップ
ダウンカウンタ１９とデータ交換を行いプログラムを実
行する。
プダウンカウンタ１９からデータを読み出すためのデー
タ読み出し信号３８を出力して、データバス２５および
アドレスバス２１を介して内蔵ＲＡＭ２３およびアップ
ダウンカウンタ１９とデータ交換を行いプログラムを実
行する。
【００２７】次に図２および図３を参照して本発明の第
２の実施の形態としてのエミュレーティング装置の動作
を説明する。代替情報入出力端子１７からデータを入力
し代替情報書き込み信号２７をアクティブにすると（図
３のステップＡ１）、書き込み制御回路１８は、最初の
８ビットをデータと認識し代替データ入出力端子２６に
該データを出力しデータ書き込み信号２８をアクティブ
にする。これを受けたアップダウンカウンタ１９はデー
タ入出力端子２６からのデータを格納する（図３のステ
ップＡ２）。アップダウンカウンタ１９に格納されたデ
ータは、データ書き込み信号２８がインアクティブのと
きは代替情報入出力端子１７から外部に出力されるため
書き込んだ値を外部から確認することができる。
２の実施の形態としてのエミュレーティング装置の動作
を説明する。代替情報入出力端子１７からデータを入力
し代替情報書き込み信号２７をアクティブにすると（図
３のステップＡ１）、書き込み制御回路１８は、最初の
８ビットをデータと認識し代替データ入出力端子２６に
該データを出力しデータ書き込み信号２８をアクティブ
にする。これを受けたアップダウンカウンタ１９はデー
タ入出力端子２６からのデータを格納する（図３のステ
ップＡ２）。アップダウンカウンタ１９に格納されたデ
ータは、データ書き込み信号２８がインアクティブのと
きは代替情報入出力端子１７から外部に出力されるため
書き込んだ値を外部から確認することができる。
【００２８】２番目の８ビットデータが代替情報入出力
端子１７から入力される（図３のステップＡ３）と書き
込み制御回路１８は下位アドレスと認識し、代替アドレ
ス出力端子３１に該アドレス情報を出力し、同時に下位
アドレス書き込み信号２９を出力してアドレス格納レジ
スタ２０の下位８ビットにアドレスを書き込む（図３の
ステップＡ４）。
端子１７から入力される（図３のステップＡ３）と書き
込み制御回路１８は下位アドレスと認識し、代替アドレ
ス出力端子３１に該アドレス情報を出力し、同時に下位
アドレス書き込み信号２９を出力してアドレス格納レジ
スタ２０の下位８ビットにアドレスを書き込む（図３の
ステップＡ４）。
【００２９】３番目の８ビットのデータが代替情報入出
力端子１７から入力されると（図３のステップＡ５）書
き込み制御回路１８は上位アドレスと認識し、代替アド
レス出力端子３１に該アドレス情報を出力し、同時に上
位アドレス書き込み信号３０を出力してアドレス格納レ
ジスタ２０の上位８ビットにアドレスを書き込む（図３
のステップＡ６）。
力端子１７から入力されると（図３のステップＡ５）書
き込み制御回路１８は上位アドレスと認識し、代替アド
レス出力端子３１に該アドレス情報を出力し、同時に上
位アドレス書き込み信号３０を出力してアドレス格納レ
ジスタ２０の上位８ビットにアドレスを書き込む（図３
のステップＡ６）。
【００３０】アップダウンカウンタ１９に格納されたデ
ータは、データ加算要求信号３２としてワンショットパ
ルスを入力することによって１を加算され（図３のステ
ップＡ７、Ｂ１）、データ減算要求信号３３としてワン
ショットパルスを入力することによって１を減算される
ため（図３のステップＡ８、Ｂ２）、代替情報入出力端
子１７からデータを書き込まなくても高速でデータを調
整することができる。
ータは、データ加算要求信号３２としてワンショットパ
ルスを入力することによって１を加算され（図３のステ
ップＡ７、Ｂ１）、データ減算要求信号３３としてワン
ショットパルスを入力することによって１を減算される
ため（図３のステップＡ８、Ｂ２）、代替情報入出力端
子１７からデータを書き込まなくても高速でデータを調
整することができる。
【００３１】アドレス格納レジスタ２０の上位８ビット
にアドレスが格納されると、アドレス比較要求信号３５
がアクティブになり、比較器２２はアドレスバス２１上
のアドレス情報とアドレス格納レジスタ２０に格納され
たアドレス情報を比較する（図３のステップＡ９）。比
較器２２は、両アドレス情報が一致した場合にアドレス
一致信号３６を出力し、かつ、両アドレス情報が不一致
である場合にアドレス一致信号３６を出力しない。デー
タ読み出し制御回路３７は、比較器２２からアドレス一
致信号３６を受けている時に、ＣＰＵ２４から出力され
たデータ読み出し信号３８を受けて代替データ読み出し
信号３９を出力する。この場合に、データ出力バッファ
３４は、代替データ読み出し信号３９を受けるとアップ
ダウンカウンタ１９に格納されたデータをデータバス２
５に出力する（図３のステップＡ１０、Ａ１１）。ま
た、データ読み出し制御回路３７は、比較器２２からア
ドレス一致信号３６を受けていない時に、ＣＰＵ２４か
ら出力されたデータ読み出し信号３８を受けて内蔵ＲＡ
Ｍデータ読み出し信号４０を出力する。この場合に、デ
ータ出力バッファ４１は、内蔵ＲＡＭデータ読み出し信
号４０を受けると内蔵ＲＡＭ２３に格納されたデータを
データバス２５に出力する（図３のステップＡ１０、Ａ
１２）。このようにして、データバス２５に出力された
データはＣＰＵ２４に入力され処理される（図３のステ
ップＡ１３）。以上のように、内蔵ＲＡＭ２３の特定の
アドレスに格納されたデータをプログラムの動作中に書
き換えることによって、プログラムの中で定義されたパ
ラメータの値等を容易に調整できる。
にアドレスが格納されると、アドレス比較要求信号３５
がアクティブになり、比較器２２はアドレスバス２１上
のアドレス情報とアドレス格納レジスタ２０に格納され
たアドレス情報を比較する（図３のステップＡ９）。比
較器２２は、両アドレス情報が一致した場合にアドレス
一致信号３６を出力し、かつ、両アドレス情報が不一致
である場合にアドレス一致信号３６を出力しない。デー
タ読み出し制御回路３７は、比較器２２からアドレス一
致信号３６を受けている時に、ＣＰＵ２４から出力され
たデータ読み出し信号３８を受けて代替データ読み出し
信号３９を出力する。この場合に、データ出力バッファ
３４は、代替データ読み出し信号３９を受けるとアップ
ダウンカウンタ１９に格納されたデータをデータバス２
５に出力する（図３のステップＡ１０、Ａ１１）。ま
た、データ読み出し制御回路３７は、比較器２２からア
ドレス一致信号３６を受けていない時に、ＣＰＵ２４か
ら出力されたデータ読み出し信号３８を受けて内蔵ＲＡ
Ｍデータ読み出し信号４０を出力する。この場合に、デ
ータ出力バッファ４１は、内蔵ＲＡＭデータ読み出し信
号４０を受けると内蔵ＲＡＭ２３に格納されたデータを
データバス２５に出力する（図３のステップＡ１０、Ａ
１２）。このようにして、データバス２５に出力された
データはＣＰＵ２４に入力され処理される（図３のステ
ップＡ１３）。以上のように、内蔵ＲＡＭ２３の特定の
アドレスに格納されたデータをプログラムの動作中に書
き換えることによって、プログラムの中で定義されたパ
ラメータの値等を容易に調整できる。
【００３２】次に、本発明の第３の実施の形態としての
エミュレーティング装置を図４および図５に基づいて詳
細に説明する。図４に示すように、本発明の第３の実施
の形態としてのエミュレーティング装置は、代替情報入
力端子１７を有する書き込み制御回路１８と、テンポラ
リデータレジスタ４２と、代替データ格納レジスタ４３
と、アドレス格納レジスタ２０と、比較器２２、内蔵Ｒ
ＡＭ２３と、ＣＰＵ２４と、データ出力バッファ３４
と、データ読み出し制御回路３７と、データ出力バッフ
ァ４１とを有している。
エミュレーティング装置を図４および図５に基づいて詳
細に説明する。図４に示すように、本発明の第３の実施
の形態としてのエミュレーティング装置は、代替情報入
力端子１７を有する書き込み制御回路１８と、テンポラ
リデータレジスタ４２と、代替データ格納レジスタ４３
と、アドレス格納レジスタ２０と、比較器２２、内蔵Ｒ
ＡＭ２３と、ＣＰＵ２４と、データ出力バッファ３４
と、データ読み出し制御回路３７と、データ出力バッフ
ァ４１とを有している。
【００３３】書き込み制御回路１８は、データ書き込み
信号４４がアクティブになると、代替情報入出力端子１
７から入力された情報を代替データとして認識し、テン
ポラリレジスタ書き込み信号４５をアクティブにして代
替データ入出力端子２６のデータをテンポラリデータレ
ジスタ４２に書き込む（図５のステップＣ１、Ｄ１）。
テンポラリデータレジスタ４２に書き込まれたデータ
は、外部から代替データ書き込み信号４６をアクティブ
にすることによって、代替データ格納レジスタ４３に書
き込まれる（図５のステップＣ２、Ｄ２）。
信号４４がアクティブになると、代替情報入出力端子１
７から入力された情報を代替データとして認識し、テン
ポラリレジスタ書き込み信号４５をアクティブにして代
替データ入出力端子２６のデータをテンポラリデータレ
ジスタ４２に書き込む（図５のステップＣ１、Ｄ１）。
テンポラリデータレジスタ４２に書き込まれたデータ
は、外部から代替データ書き込み信号４６をアクティブ
にすることによって、代替データ格納レジスタ４３に書
き込まれる（図５のステップＣ２、Ｄ２）。
【００３４】また、書き込み制御回路１８は、アドレス
書き込み信号４７がアクティブになると、代替情報入出
力端子１７から最初に入力された情報をアドレスの下位
８ビットと認識し下位アドレス書き込み信号２９をアク
ティブにして代替アドレス出力端子３１からアドレス情
報をアドレス格納レジスタ２０の下位８ビットに書き込
む。２番目の情報が代替情報入出力端子１７から入力さ
れると書き込み制御回路１８はアドレスの上位８ビット
と認識し上位アドレス書き込み信号３０をアクティブに
し代替アドレス出力端子３１からアドレス情報をアドレ
ス格納レジスタ２０の上位８ビットに書き込む（図５の
ステップＣ３、Ｄ３）。アドレス格納レジスタ２０の上
位８ビットにアドレスが格納されると、アドレス比較要
求信号３５がアクティブになり、比較器２２はアドレス
バス２１上のアドレス情報とアドレス格納レジスタ２０
に格納されたアドレス情報を比較する（図５のステップ
Ｃ４、Ｃ５）。比較器２２は、両アドレス情報が一致し
た場合にアドレス一致信号３６を出力し、かつ、両アド
レス情報が不一致である場合にアドレス一致信号３６を
出力しない。
書き込み信号４７がアクティブになると、代替情報入出
力端子１７から最初に入力された情報をアドレスの下位
８ビットと認識し下位アドレス書き込み信号２９をアク
ティブにして代替アドレス出力端子３１からアドレス情
報をアドレス格納レジスタ２０の下位８ビットに書き込
む。２番目の情報が代替情報入出力端子１７から入力さ
れると書き込み制御回路１８はアドレスの上位８ビット
と認識し上位アドレス書き込み信号３０をアクティブに
し代替アドレス出力端子３１からアドレス情報をアドレ
ス格納レジスタ２０の上位８ビットに書き込む（図５の
ステップＣ３、Ｄ３）。アドレス格納レジスタ２０の上
位８ビットにアドレスが格納されると、アドレス比較要
求信号３５がアクティブになり、比較器２２はアドレス
バス２１上のアドレス情報とアドレス格納レジスタ２０
に格納されたアドレス情報を比較する（図５のステップ
Ｃ４、Ｃ５）。比較器２２は、両アドレス情報が一致し
た場合にアドレス一致信号３６を出力し、かつ、両アド
レス情報が不一致である場合にアドレス一致信号３６を
出力しない。
【００３５】データ読み出し制御回路３７は、比較器２
２からアドレス一致信号３６を受けている時にＣＰＵ２
４から出力されたデータ読み出し信号３８を受けて代替
データ読み出し信号３９を出力する。この場合に、デー
タ出力バッファ３４は、代替データ読み出し信号３９を
受けると、代替データ格納レジスタ４３に格納されたデ
ータをデータバス２５に出力する（図５のステップＣ６
〜Ｃ８）。また、データ読み出し制御回路３７は、比較
器２２からアドレス一致信号３６を受けていない時にＣ
ＰＵ２４から出力されたデータ読み出し信号３８を受け
て内蔵ＲＡＭデータ読み出し信号４０を出力する。この
場合に、データ出力バッファ４１は、内蔵ＲＡＭ２３に
格納されたデータをデータバス２５に出力する（図５の
ステップＣ６、Ｃ７）。このようにしてデータバス２５
に出力されたデータはＣＰＵ２４に入力され処理される
（図５のステップＣ９）。以上のように、本発明の実施
の形態によれば、内蔵ＲＡＭ２３の特定のアドレスに格
納されたデータをプログラムの動作中に書き換えること
によって、プログラムの中で定義されたパラメータの変
化が動作にどのような影響を与えるかをリアルタイムに
評価することができる。すなわち、本発明の実施の形態
によれば、プログラムの実行と平行して記憶回路の特定
のアドレスに格納されたデータを変更できるので、プロ
グラム中のパラメータの変更等が容易に行え、特にプロ
グラム中のパラメータを試行錯誤しながら調整する時な
どは、プログラムの評価時間を大幅に短縮できる。
２からアドレス一致信号３６を受けている時にＣＰＵ２
４から出力されたデータ読み出し信号３８を受けて代替
データ読み出し信号３９を出力する。この場合に、デー
タ出力バッファ３４は、代替データ読み出し信号３９を
受けると、代替データ格納レジスタ４３に格納されたデ
ータをデータバス２５に出力する（図５のステップＣ６
〜Ｃ８）。また、データ読み出し制御回路３７は、比較
器２２からアドレス一致信号３６を受けていない時にＣ
ＰＵ２４から出力されたデータ読み出し信号３８を受け
て内蔵ＲＡＭデータ読み出し信号４０を出力する。この
場合に、データ出力バッファ４１は、内蔵ＲＡＭ２３に
格納されたデータをデータバス２５に出力する（図５の
ステップＣ６、Ｃ７）。このようにしてデータバス２５
に出力されたデータはＣＰＵ２４に入力され処理される
（図５のステップＣ９）。以上のように、本発明の実施
の形態によれば、内蔵ＲＡＭ２３の特定のアドレスに格
納されたデータをプログラムの動作中に書き換えること
によって、プログラムの中で定義されたパラメータの変
化が動作にどのような影響を与えるかをリアルタイムに
評価することができる。すなわち、本発明の実施の形態
によれば、プログラムの実行と平行して記憶回路の特定
のアドレスに格納されたデータを変更できるので、プロ
グラム中のパラメータの変更等が容易に行え、特にプロ
グラム中のパラメータを試行錯誤しながら調整する時な
どは、プログラムの評価時間を大幅に短縮できる。
【００３６】
【発明の効果】本発明によれば、プログラムの実行中に
中央処理装置の動作を停止することなくプログラムの内
容を修正せずに記憶回路の指定したアドレスのデータだ
けをリアルタイムに変更できるので、デバッグ作業の効
率を上げることができる。
中央処理装置の動作を停止することなくプログラムの内
容を修正せずに記憶回路の指定したアドレスのデータだ
けをリアルタイムに変更できるので、デバッグ作業の効
率を上げることができる。
【図１】本発明の第１の実施の形態としてのエミュレー
ティング装置を示すブロック図である。
ティング装置を示すブロック図である。
【図２】本発明の第２の実施の形態としてのエミュレー
ティング装置を示すブロック図である。
ティング装置を示すブロック図である。
【図３】図２のエミュレーティング装置の動作を説明す
るためのフローチャートである。
るためのフローチャートである。
【図４】本発明の第３の実施の形態としてのエミュレー
ティング装置を示すブロック図である。
ティング装置を示すブロック図である。
【図５】図４のエミュレーティング装置の動作を説明す
るためのフローチャートである。
るためのフローチャートである。
【図６】従来のエミュレーティング装置を示すブロック
図である。
図である。
１ 代替情報入力端子 ２ 書き込み制御回路 ３ 記憶回路 ４ アドレス格納レジスタ ５ 代替レジスタ ６ ＣＰＵ ７ 比較器 ８ アドレスバス ９ アドレス一致信号 １０ 読み出しデータ切り替え器 １１ データ読み出し信号 １２ メモリ読み出し信号 １３ 代替レジスタ読み出し信号 １４ データ出力バッファ １５ データ出力バッファ １６ データバス １７ 代替情報入出力端子 １８ 書き込み制御回路 １９ アップダウンカウンタ ２０ アドレス格納レジスタ ２１ アドレスバス ２２ 比較器 ２３ 内蔵ＲＡＭ ２４ ＣＰＵ ２５ データバス ２６ 代替データ入出力端子 ２７ 代替情報書き込み信号 ２８ データ書き込み信号 ２９ 下位アドレス書き込み信号 ３０ 上位アドレス書き込み信号 ３１ 代替アドレス出力端子 ３２ データ加算要求信号 ３３ データ減算要求信号 ３４ データ出力バッファ ３５ アドレス比較要求信号 ３６ アドレス一致信号 ３７ データ読み出し制御回路 ３８ データ読み出し信号 ３９ 代替データ読み出し信号 ４０ 内蔵ＲＡＭデータ読み出し信号 ４１ データ出力バッファ ４２ テンポラリデータレジスタ ４３ 代替データ格納レジスタ ４４ データ書き込み信号 ４５ テンポラリレジスタ書き込み信号 ４６ 代替データ書き込み信号 ４７ アドレス書き込み信号
Claims (8)
- 【請求項１】 エミュレーション用のデータを格納する
記憶手段と、 前記記憶手段に格納されたプログラムを実行する中央処
理手段と、 前記記憶手段のデータを変更することなく前記中央処理
手段が実行するプログラムデータを変更するために前記
記憶手段のデータの代替となるデータを格納する代替デ
ータ記憶手段と、 前記中央処理手段の動作を停止することなく前記代替デ
ータ記憶手段にデータを書き込むデータ書き込み手段
と、 前記代替データ記憶手段のデータのアドレスを格納する
代替アドレス記憶手段と、 前記中央処理手段の動作を停止することなく前記代替ア
ドレス記憶手段に前記代替データ記憶手段のデータのア
ドレスを書き込む代替アドレス書き込み手段と、 前記中央処理手段から出力されたアドレスが前記代替ア
ドレス記憶手段によって与えられたアドレスと一致する
ことを判断してアドレス一致信号を発生するアドレス一
致判断手段と、 前記アドレス一致判断手段からの前記アドレス一致信号
を受けた時に前記代替データ記憶手段のデータを読み出
して前記中央処理手段に与え、かつ、前記アドレス一致
判断手段からの前記アドレス一致信号を受けない時に前
記記憶手段のデータを読み出して前記中央処理手段に与
えるデータ読み出し制御手段とを有することを特徴とす
るエミュレーティング装置。 - 【請求項２】 エミュレーション用のデータを格納する
記憶回路と、 前記記憶回路に格納されたプログラムを実行する中央処
理装置と、 前記記憶回路のデータを変更することなく前記中央処理
装置が実行するプログラムデータを変更するために前記
記憶回路のデータの代替となるデータを格納する代替レ
ジスタと、 前記代替レジスタのデータのアドレスを格納するアドレ
ス格納レジスタと、 代替情報を受けて前記中央処理装置の動作を停止するこ
となく前記代替レジスタにデータを書き込み、かつ、前
記アドレス格納レジスタに前記代替レジスタのデータの
アドレスを書き込む書き込み制御回路と、 前記中央処理装置から出力されたアドレスが前記アドレ
ス格納レジスタによって与えられたアドレスと一致する
時にアドレス一致信号を発生する比較器と、 前記比較器からの前記アドレス一致信号を受けた時に前
記代替レジスタのデータを読み出して前記中央処理装置
に与え、かつ、前記比較器からの前記アドレス一致信号
を受けない時に前記記憶回路のデータを読み出して前記
中央処理装置に与えるデータ読出制御装置とを有するこ
とを特徴とするエミュレーティング装置。 - 【請求項３】 エミュレーション用のデータを格納する
内蔵ＲＡＭと、 前記内蔵ＲＡＭに格納されたプログラムを実行する中央
処理装置と、 前記内蔵ＲＡＭのデータを変更することなく前記中央処
理装置が実行するプログラムデータを変更するために前
記内蔵ＲＡＭのデータの代替となるデータを格納するア
ップダウンカウンタと、 前記アップダウンカウンタのデータのアドレスを格納す
るアドレス格納レジスタと、 代替情報を受けて前記中央処理装置の動作を停止するこ
となく前記アップダウンカウンタにデータを書き込み、
かつ、前記アドレス格納レジスタに前記アップダウンカ
ウンタのデータのアドレスを書き込む書き込み制御回路
と、 前記中央処理装置から出力されたアドレスが前記アドレ
ス格納レジスタによって与えられたアドレスと一致する
時にアドレス一致信号を発生する比較器と、 前記比較器からの前記アドレス一致信号を受けた時に前
記代替レジスタのデータを読み出して前記中央処理装置
に与え、かつ、前記比較器からの前記アドレス一致信号
を受けない時に前記内蔵ＲＡＭのデータを読み出して前
記中央処理装置に与えるデータ読出制御装置とを有する
ことを特徴とするエミュレーティング装置。 - 【請求項４】 エミュレーション用のデータを格納する
内蔵ＲＡＭと、 前記内蔵ＲＡＭに格納されたプログラムを実行する中央
処理装置と、 前記内蔵ＲＡＭのデータを変更することなく前記中央処
理装置が実行するプログラムデータを変更するために前
記内蔵ＲＡＭのデータの代替となるデータを格納するテ
ンポラリデータレジスタと、 前記テンポラリデータレジスタのデータを格納する代替
データ格納レジスタと、 前記代替データ格納レジスタのデータのアドレスを格納
するアドレス格納レジスタと、 代替情報を受けて前記中央処理装置の動作を停止するこ
となく前記テンポラリデータレジスタにデータを書き込
み、かつ、前記アドレス格納レジスタに前記テンポラリ
データレジスタのデータのアドレスを書き込む書き込み
制御回路と、 前記テンポラリデータレジスタのデータを代替データ格
納レジスタに書き込む手段と、 前記中央処理装置から出力されたアドレスが前記アドレ
ス格納レジスタによって与えられたアドレスと一致する
時にアドレス一致信号を発生する比較器と、 前記比較器からの前記アドレス一致信号を受けた時に前
記代替データ格納レジスタのデータを読み出して前記中
央処理装置に与え、かつ、前記比較器からの前記アドレ
ス一致信号を受けない時に前記内蔵ＲＡＭのデータを読
み出して前記中央処理装置に与えるデータ読出制御装置
とを有することを特徴とするエミュレーティング装置。 - 【請求項５】 エミュレーション用のデータを格納する
記憶手段と、前記記憶手段に格納されたプログラムを実
行する中央処理手段と、前記記憶手段のデータを変更す
ることなく前記中央処理手段が実行するプログラムデー
タを変更するために前記記憶手段のデータの代替となる
データを格納する代替データ記憶手段と、前記代替デー
タ記憶手段のデータのアドレスを格納する代替アドレス
記憶手段とを有するエミュレーティング装置におけるエ
ミュレーティング方法において、 前記中央処理手段手段の動作を停止することなく前記代
替データ記憶手段にデータを書き込むデータ書き込みス
テップと、 前記中央処理手段手段の動作を停止することなく前記代
替アドレス記憶手段に前記代替データ記憶手段のデータ
のアドレスを書き込む代替アドレス書き込みステップ
と、 前記中央処理手段から出力されたアドレスが前記代替ア
ドレス記憶手段によって与えられたアドレスと一致する
ことを判断してアドレス一致信号を発生するアドレス一
致判断ステップと、 前記アドレス一致判断ステップの前記アドレス一致信号
を受けた時に前記代替データ記憶手段のデータを読み出
して前記中央処理手段に与え、かつ、前記アドレス一致
判断ステップの前記アドレス一致信号を受けない時に前
記記憶手段のデータを読み出して前記中央処理手段に与
えるデータ読み出し制御ステップとを有することを特徴
とするエミュレーティング方法。 - 【請求項６】 エミュレーション用のデータを格納する
記憶回路と、前記記憶回路に格納されたプログラムを実
行する中央処理装置と、前記記憶回路のデータを変更す
ることなく前記中央処理装置が実行するプログラムデー
タを変更するために前記記憶回路のデータの代替となる
データを格納する代替レジスタと、前記代替レジスタの
データのアドレスを格納するアドレス格納レジスタとを
有するエミュレーティング装置におけるエミュレーティ
ング方法において、 代替情報を受けて前記中央処理装置の動作を停止するこ
となく前記代替レジスタにデータを書き込み、かつ、前
記アドレス格納レジスタに前記代替レジスタのデータの
アドレスを書き込む書き込み制御ステップと、 前記中央処理装置から出力されたアドレスが前記アドレ
ス格納レジスタによって与えられたアドレスと一致する
時にアドレス一致信号を発生する比較ステップと、 前記比較ステップの前記アドレス一致信号を受けた時に
前記代替レジスタのデータを読み出して前記中央処理装
置に与え、かつ、前記比較ステップの前記アドレス一致
信号を受けない時に前記記憶回路のデータを読み出して
前記中央処理装置に与えるデータ読出制御ステップとを
有することを特徴とするエミュレーティング方法。 - 【請求項７】 エミュレーション用のデータを格納する
内蔵ＲＡＭと、前記内蔵ＲＡＭに格納されたプログラム
を実行する中央処理装置と、前記内蔵ＲＡＭのデータを
変更することなく前記中央処理装置が実行するプログラ
ムデータを変更するために前記内蔵ＲＡＭのデータの代
替となるデータを格納するアップダウンカウンタと、前
記アップダウンカウンタのデータのアドレスを格納する
アドレス格納レジスタとを有するエミュレーティング装
置におけるエミュレーティング方法において、 代替情報を受けて前記中央処理装置の動作を停止するこ
となく前記アップダウンカウンタにデータを書き込み、
かつ、前記アドレス格納レジスタに前記アップダウンカ
ウンタのデータのアドレスを書き込む書き込み制御ステ
ップと、 前記中央処理装置から出力されたアドレスが前記アドレ
ス格納レジスタによって与えられたアドレスと一致する
時にアドレス一致信号を発生する比較ステップと、 前記比較ステップの前記アドレス一致信号を受けた時に
前記代替レジスタのデータを読み出して前記中央処理装
置に与え、かつ、前記比較ステップの前記アドレス一致
信号を受けない時に前記内蔵ＲＡＭのデータを読み出し
て前記中央処理装置に与えるデータ読出制御ステップと
を有することを特徴とするエミュレーティング方法。 - 【請求項８】 エミュレーション用のデータを格納する
内蔵ＲＡＭと、前記内蔵ＲＡＭに格納されたプログラム
を実行する中央処理装置と、前記内蔵ＲＡＭのデータを
変更することなく前記中央処理装置が実行するプログラ
ムデータを変更するために前記内蔵ＲＡＭのデータの代
替となるデータを格納するテンポラリデータレジスタ
と、前記テンポラリデータレジスタのデータを格納する
代替データ格納レジスタと、前記代替データ格納レジス
タのデータのアドレスを格納するアドレス格納レジスタ
とを有するエミュレーティング装置におけるエミュレー
ティング方法において、 代替情報を受けて前記中央処理装置の動作を停止するこ
となく前記テンポラリデータレジスタにデータを書き込
み、かつ、前記アドレス格納レジスタに前記テンポラリ
データレジスタのデータのアドレスを書き込む書き込み
制御ステップと、 前記テンポラリデータレジスタのデータを前記代替デー
タ格納レジスタに書き込むステップと、 前記中央処理装置から出力されたアドレスが前記アドレ
ス格納レジスタによって与えられたアドレスと一致する
時にアドレス一致信号を発生する比較ステップと、 前記比較ステップの前記アドレス一致信号を受けた時に
前記代替データ格納レジスタのデータを読み出して前記
中央処理装置に与え、かつ、前記比較ステップの前記ア
ドレス一致信号を受けない時に前記内蔵ＲＡＭのデータ
を読み出して前記中央処理装置に与えるデータ読出制御
ステップとを有することを特徴とするエミュレーティン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29581298A JP3209191B2 (ja) | 1998-10-16 | 1998-10-16 | エミュレーティング装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29581298A JP3209191B2 (ja) | 1998-10-16 | 1998-10-16 | エミュレーティング装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000122891A true JP2000122891A (ja) | 2000-04-28 |
| JP3209191B2 JP3209191B2 (ja) | 2001-09-17 |
Family
ID=17825492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29581298A Expired - Fee Related JP3209191B2 (ja) | 1998-10-16 | 1998-10-16 | エミュレーティング装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209191B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337149B1 (ko) * | 2000-07-05 | 2002-05-18 | 권 기 홍 | 프로그램 테스트 및 디버깅이 용이한 중앙처리장치 |
-
1998
- 1998-10-16 JP JP29581298A patent/JP3209191B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337149B1 (ko) * | 2000-07-05 | 2002-05-18 | 권 기 홍 | 프로그램 테스트 및 디버깅이 용이한 중앙처리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3209191B2 (ja) | 2001-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175890B1 (en) | Device for efficiently handling interrupt request processes | |
| JPH1078889A (ja) | マイクロコンピュータ | |
| JP3260083B2 (ja) | デバッグシステム及びデバッグ方法 | |
| US20050060690A1 (en) | Microprocessor system with software emulation processed by auxiliary hardware | |
| JP3209191B2 (ja) | エミュレーティング装置および方法 | |
| JPH11316695A (ja) | ス―パ―スカラ―マイクロプロセッサ―の停止点インタ―ラプト発生装置 | |
| JPH08171504A (ja) | エミュレ−ション装置 | |
| JP2781973B2 (ja) | メモリー内容更新回路 | |
| JP2802109B2 (ja) | メモリアクセス制御方式 | |
| JPH0283473A (ja) | Ｉｃ試験装置 | |
| JPH06324861A (ja) | Ｃｐｕ制御システム及び制御方法 | |
| JP3024719B2 (ja) | プログラマブルコントローラの演算処理方法 | |
| JP3097602B2 (ja) | データ処理装置 | |
| JP2001273167A (ja) | ハードウエアブレーク回路 | |
| JPS6220034A (ja) | プログラム状態語切換制御方式 | |
| JP3102381B2 (ja) | タスクデバッグ装置、タスクデバッグ方法及びその記録媒体 | |
| JP2818562B2 (ja) | アドレス変換回路 | |
| JPS6295644A (ja) | マイクロプロセッサ用プログラムデバッグ装置 | |
| JP3120841B2 (ja) | インサーキットエミュレータ | |
| JPS5835648A (ja) | プログラム実行制御方式 | |
| JP2004185356A (ja) | デバッグ装置 | |
| JPH02103643A (ja) | デバッグ用割込発生回路 | |
| CN113138657A (zh) | 一种降低cache访问功耗的方法和电路 | |
| JPH0535499A (ja) | データ処理装置及びデータ処理方法 | |
| JPH08202647A (ja) | コンピュータ入出力装置の仮想ポートについて |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010612 |
|
| LAPS | Cancellation because of no payment of annual fees |