JP2000068297A - 加圧接触型半導体装置、及びこれを用いた変換器 - Google Patents

加圧接触型半導体装置、及びこれを用いた変換器

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JP2000068297A JP10238901A JP23890198A JP2000068297A JP 2000068297 A JP2000068297 A JP 2000068297A JP 10238901 A JP10238901 A JP 10238901A JP 23890198 A JP23890198 A JP 23890198A JP 2000068297 A JP2000068297 A JP 2000068297A
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electrode
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Hironori Kodama
弘則 児玉
Mitsuo Kato
光雄 加藤
Mamoru Sawahata
守 沢畠
Mitsuru Hasegawa
長谷川  満
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Abstract

(57)【要約】 【課題】加圧接触型半導体装置において、特に半導体素
子とパッケージ電極間の均一な接触状態を確保し、かつ
熱抵抗,電気抵抗を低減する。 【解決手段】平型パッケージの中に複数の半導体素子
(1)を組み込んだ加圧接触型半導体装置において、半
導体素子(1)と共通電極板(4,5)の電極間、また
は半導体素子(1)の各主面上に配置した中間電極板
(2,3)と共通電極板(4,5)との間に導電性の不織
布(6)を配置する。 【効果】比較的低圧力で、接触面の高さのばらつきを十
分に吸収し、接触界面での熱抵抗,電気抵抗を低減でき
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、加圧接触型半導体
装置に係り、特に半導体素子とパッケージ電極間の均一
な接触状態を確保できる加圧接触型半導体装置、及びこ
れを用いた変換器に関する。
【0002】
【従来の技術】半導体エレクトロニクスの技術を駆使し
て主回路電流を制御するパワーエレクトロニクスの技術
は、幅広い分野で応用され、さらにその適用拡大がなさ
れつつある。パワー用半導体素子としては、サイリス
タ,光サイリスタ,ゲートターンオフサイリスタ(GT
O)や、MOS制御デバイスである絶縁ゲート型バイポ
ーラトランジスタ(以下IGBTと略す)やMOS型電
界効果トランジスタ(以下MOSFETと略す)などが
ある。これらのデバイスでは、主に半導体チップの第一
主面上に主電極(カソード,カミッタ),第二主面側に
はもう一方の主電極(アノード,コレクタ)が形成され
る。
【0003】GTO,光サイリスタ等の大電力用の半導
体装置においては、素子を1枚のウエハ毎にパッケージ
ングしている。上記素子の両主電極は、MoまたはWか
らなる熱緩衝用電極板(中間電極板)を介してパッケー
ジの一対の外部主電極により加圧接触される構造となっ
ている。スイッチング動作の均一性や大電流の遮断特性
の向上等の為には、上記素子電極,熱緩衝板,外部主電
極間の接触状態をできるだけ均一化し、かつ接触熱抵
抗,電気抵抗を下げることが重要である。この為、これ
まではパッケージ部品の加工精度(平面度,平坦度)を
上げて反りやうねりを低減する対策がとられてきた。
【0004】一方、IGBT等ではこれまで主にモジュ
ール型構造と呼ばれる、ワイヤによる電極接続方式のパ
ッケージ形態により複数個のチップを実装していた。こ
のようなモジュール型パッケージの場合、素子内部で発
生した熱はパッケージの片面(ワイヤ接続しない面)、
すなわちベース基板上に直接マウントした電極側のみか
ら逃がすことになるため、一般に熱抵抗が大きく、一つ
のパッケージに実装できるチップ数(発熱量,電流容
量、または実装密度)に制限があった。
【0005】最近、このような問題に対処し、さらに大
容量化の要求に応えるため、多数のIGBTチップを圧
接型のパッケージ内に組み込み、その主面に形成された
エミッタ電極,コレクタ電極をそれぞれパッケージ側に
設けた一対の外部共通電極板に面接触させて引き出すよ
うにした多チップ並列型加圧接触構造の半導体装置が注
目されている。この圧接型パッケージ構造によれば、上
記のモジュール型パッケージに比べて、1)半導体チッ
プを両面から冷却ができるので冷却効率を上げることが
できる、2)接続導体のインダクタンス、及び抵抗が小
さくなる、3)主電極の接続がワイヤボンドでなくなる
ために接続信頼性が向上する、等の改善がはかれる。と
ころがこの多チップ並列型の圧接型半導体装置では、部
材寸法ばらつきに起因するチップ位置毎の高さのばらつ
きや共通電極板のそりやうねりによる場所毎のばらつき
が避けられず、これによりチップ毎に加圧力が異なり均
一な接触が得られない、すなわち熱抵抗,電気抵抗がチ
ップ位置毎の大きく異なり、全体としての素子特性が安
定しないという大きな問題があった。最も単純には、寸
法の厳密に揃った部材を用いることで対処できるが、部
品のコスト、および選別のコスト等のアップが避けられ
ない。この問題に対して、特開平8−88240号公報におい
ては、Agなどの延性のある軟金属シートを厚さ補正板
として介在させる方法を開示している。
【0006】
【発明が解決しようとする課題】上記GTO等のパッケ
ージにおいては、今後ますます大容量化のために素子サ
イズ(ウエハサイズ)が大型化し、この大口径化に伴っ
てパッケージ部品(電極部品)の反り,うねり等も大き
くなる傾向にある。前述のようなパッケージ部品の加工
精度(平面度,平坦度)を上げて反りやうねりを低減す
るという対策には加工上の限界があり、また加工コスト
面での問題も大きい。従って素子サイズ(ウエハサイ
ズ)全面にわたって、ウエハ及びパッケージ部品(電
極)間の均一な接触を確保し、熱抵抗,電気抵抗を低減
することがますます困難になってきている。
【0007】一方、多チップ並列型の加圧接触型半導体
装置におけるチップ間の均一接触の問題に対処する方法
として開示されている前述の軟金属シートをはさむ方法
は、本発明者らの検討によると、少なくとも半導体チッ
プを破壊しない実用の圧力範囲ではその変形量がごくわ
ずか(弾性変形による変形のみ)であり、チップ位置毎
の高さ(及びチップを挟む中間電極部材等を含めた高
さ)のばらつきが大きい場合にはその変形量が不十分
で、均一な接触を確保できないことが明らかとなった。
この原因は図13に模式図で示したように軟質金属シー
ト面に厚さ方向に圧力を加えて横方向へ塑性変形させよ
うとした場合にも、軟質金属シート43を挟む電極部材
44,45との界面で発生する摩擦力(摩擦抵抗)46
のため、軟金属材料といえども横方向への変形抵抗が非
常に大きくなってしまうことによると考えられる。変形
させるために加圧力を上げても、摩擦力も圧力に比例し
て大きくなるので塑性変形は容易には起こらない。特に
シート形状のような抵抗を受ける面積に比べて厚さが非
常に小さい場合には、この表面に発生する摩擦力の影響
が支配的となるため、一般に知られている材料の降伏応
力を超える圧力を加えても実際には実質的な塑性変形
(流動)が起こらず、軟金属シートの厚さは加圧の前後
でほとんど変わらない。この摩擦抵抗を下げるために、
電極部材表面の粗さを小さくする方法が考えられるが、
ラップ仕上げ等で得られる現実的な加工粗さの範囲(R
max1〜0.5μm,Ra0.05〜0.03μm)では大
きな変形は起こらない。
【0008】本発明は、上記のようなウエハの大口径化
によるパッケージの大型化や、大容量化に対応する素子
の多チップ並列化に伴って、ますます困難になる大面積
領域での均一な加圧接触状態を確保する方法、すなわち
接触面の高さのばらつき(反り,うねり,部材寸法ばら
つき等による)を吸収し、かつ接触界面での熱抵抗,電
気抵抗を低減できる方法を提供するものである。また第
2の目的は上記により得られる半導体装置を用いること
により、特に大容量のシステムに好適な変換器を提供す
ることにある。
【0009】
【課題を解決するための手段】上記課題は、少なくとも
第一主面に第一の主電極,第二主面に第二の主電極を有
する半導体素子を一対の共通電極板の間に組み込んだ加
圧接触型半導体装置において、該半導体素子と共通電極
板の間の電極間に導電性の不織布を配置することにより
解決できる。より好ましくは、上記導電性の不織布の表
面に該導電性の不織布と同じかより軟質、または耐酸化
性の良い緻密な金属層を形成するか、該導電性の不織布
に対向する電極面に軟質金属膜を形成する。
【0010】
【発明の実施の形態】本発明の実施の代表的な形態を図
面に基づいて説明する。
【0011】図1に本発明の基本的な適用形態を示す。
半導体素子1の第一主面には少なくとも第一の主電極,
第二主面には第二の主電極が形成されている。この両主
電極面上にMoやW等からなる中間電極板2,3が配置
され、さらにこの中間電極板の外側部分に一対のCuな
どからなる共通電極板(主電極板)4,5が配置され
る。中間電極板3と主電極板5の間には導電性の不織布
6が挟まれており、全体が一括に加圧されて各部材間が
接触されている。図1では(a),(b),(c)位置で部
品1,2,3の厚さの合計が順に厚くなるケースを示し
ている。これらの高さの差に対応して、加圧接触させる
前には一定の厚さを持っていた導電性不織布6の厚さ
が、加圧接触後には(a),(b),(c)の順に薄くなっ
ている。すなわち、導電性の不織布の厚さを含めた全体
としての高さ(部品1,2,3,6の厚さの合計)が
(a),(b),(c)位置で同じになるように導電性の不
織布の厚さが変化している。これにより、上記部材1,
2,3に各々厚さばらつきがあったり、主電極板4,5
にそりやうねりがある場合でも複数のチップ位置
(a),(b),(c)間で良好な加圧接触状態を確保し
て半導体素子を実装でき、従って熱抵抗,電気抵抗のば
らつきの少ない半導体装置が実現できる。図1では主電
極板5と中間電極板3の対向して圧接される面に導電性
の不織布6を挟んだ例を示したが、この位置はもちろん
他の接触面、すなわち主電極板4と中間電極板2の間や
素子1と中間電極板2,3の間でも良く、また複数の界
面に対して同時に適用しても構わない。また電極間ごと
に異なる材質の導電性の不織布を配置してもよい。
【0012】一般に不織布とは、繊維をランダムに絡ま
せてシート状に成形したものを言い、紙等も不織布の代
表的な例である。一般に金属板,金属箔,金属シートと
言えば実質的に緻密なものを指すのに対して、本発明の
導電性不織布は、ランダムに配列した繊維材の間に空孔
を多く含んだ構造となっている。
【0013】本発明で言うところの導電性の不織布と
は、上記のような不織布のうち、電気伝導性を有するも
のを言う。具体的には、不織布を作製する原材料となる
繊維材に金属繊維や炭素繊維等の導電性を有する繊維を
用いたものが代表的である。他の例としては、有機高分
子材料等で作製された絶縁性の繊維材に金属やカーボン
等の導電性被膜を形成して電気伝導性を付与した繊維材
を用いたものがある。さらには、絶縁性の不織布の表面
に導電性膜を形成することも可能である。上記の方法
は、導電性だが電気抵抗が比較的大きい不織布、又はそ
の原料となる繊維材の電気抵抗を低減する方法としても
もちろん有効である。導電性の被膜を形成する方法とし
ては、通常の各種薄膜形成法を用いることができる。C
VD法,蒸着法,スパッタリング法,めっき法,ペース
ト塗布(焼成)法等が用いられる。
【0014】金属繊維の材質としては、銅,アルミニウ
ム,銀,金等の軟質で電気抵抗,熱抵抗の小さな金属
や、半田材等の非常に軟質の金属,ニッケル,SUSな
どの廉価で耐酸化性の優れた材質のもの、またはインコ
ネル等のNi基合金等で高温特性に優れたもの等、適用
対象に最も適した特性を有する材料を選択できる。また
半導体装置の使用形態、すなわち必要荷重域での要求す
る変形量,電気抵抗値,熱抵抗値に応じて、繊維材料,
繊維経,目あらさ(メッシュ)等を最適化して用いるこ
とが好ましい。一般に繊維径を太くすれば変形量を増加
させることが可能である。一方、変形の起こる荷重域を
制御するには、一般にメッシュを細かくして電極板と接
触する接触点の数を増やすことが有効である。樹脂繊維
に金属被覆した複合シート材では、弾性変形量が金属繊
維のシート材に比べて大きくできるため、弾性変形量が
必要な用途には特に有効である。
【0015】図2には、代表例として、導電性の不織布
としてNiの不織布を用いて測定した厚さ方向の加圧力
に対する変形量(板厚の変化量)と電気抵抗の関係を示
す。比較例として通常の緻密なNi薄板を用いた場合の
例もあわせて示す。このNiの不織布は、炭素繊維の表
面にNiめっきを施した後、これを酸化性雰囲気中で焼
成して炭素繊維部分を消失させた中心が空洞のNi繊維
を原料として製造された不織布である。このNiの不織
布では圧力の増加にともなって、1kg/mm2 以下の領域
で板厚は急激に減少(大きく変形)し、その後密度が増
加するにつれて変形量は徐々に少なくなる。電気抵抗は
圧力を増加すると減少し、不織布の変形が大きい領域で
急激に低下する。これに対して、Ni薄板の場合には前
述(図13)したように、降伏応力を越える圧力を加え
ても塑性変形による大きな変形は起こらず、弾性変形分
の小さな変形が起こるだけである。電気抵抗は、測定電
極との接触抵抗が加圧力を大きくするにつれて減少する
ため、少しずつ減少する。熱抵抗についても上記の電気
抵抗と同じ挙動を示した。
【0016】このような導電性の不織布の場合には、前
述の緻密な金属箔(薄板)の場合(図13)と異なり、
自身の内部に空隙を有し、加圧力の小さな領域では主に
この空隙部分が減少することによって厚さが減少する。
加圧力が大きくなると、さらに繊維自体が加圧力によっ
て変形し始めるが、この場合にもミクロには変形する力
を受けた繊維材料が容易に移動できる空隙が存在する
為、比較的小さな圧力で大きく変形することが可能にな
る。また、自分の内部に材料の変形を吸収する空隙を有
していること、および接触面での横方向への摩擦力によ
る変形抵抗から、変形は実質的に板厚方向(加圧される
方向)のみに起こる。これにより変形後の導電性不織布
は初期に比べて空隙率が減少し緻密になっており、空隙
の形状も厚さ方向につぶれた形状になってくる。また、
通常の緻密な材料で大きく変形(板厚を減少)させた場
合には、体積変化した分の材料が横方向に塑性流動し側
面が大きくふくらんでくるといった現象がみられるが、
この導電性の不織布では自分自身の内部に材料の変形を
吸収する空隙を十分に有していることにより、大きく変
形(板厚を減少)させた場合でも側面がふくらむことが
ほとんどないので、隣接する材料との接触等の問題が起
こらず、高密度実装には好適である。
【0017】これらの材料は弾塑性変形能を有するた
め、変形後に除荷すると弾性変形分の戻りが見られる
が、ほぼ実装部品間の高さのばらつきに対応した塑成変
形分は保持される。再度加圧する場合には、この弾性変
形分を利用して同じ圧力で十分な接触が確保できる。さ
らに通常の緻密な材料に比べて空隙が存在することによ
りみかけの弾性係数が低くなっているので、この弾性変
形量が大きく、確実な接触を保持する上でも好適であ
る。この変形が起こる圧力、および弾塑性変形挙動は、
繊維の太さや、密度(空隙率)、または材質によりコン
トロールすることが可能で、使用状況に応じた最適な圧
力で変形が起こるように選択することができる。
【0018】変形量を大きく確保したい場合には、変形
前の導電性の不織布の空隙率は大きい方が好ましく、5
0%より大きいのが好ましく、特に60−80%が好ま
しい。ただし、用途に応じて作業性等の面から変形量を
過大に大きくしたくない場合等には、あらかじめ所定の
圧力までプレス成形を行って空孔率を低減(緻密化)
し、用途に応じた最適な変形量,熱抵抗,電気抵抗を有
する導電性の不織布に調整することが好ましい。
【0019】変形量を特に大きく確保する為の別の方法
としては、導電性の不織布を複数の異なる電極板間位置
に配置する方法や、複数枚の導電性の不織布を組合せて
一つの電極板間に配置する方法がある。複数枚の導電性
の不織布を組合せて用いる場合には、あらかじめそれら
を一体化する前処理を施しておくことも有効である。図
2の例でも示したように、実際に使用する条件では導電
性の不織布を挟む電極との界面の接触抵抗(電気,熱)
も重要な要素となる。接触抵抗をより小さくするために
は、この高さを調整するための導電性材料を挟む電極と
の界面の接触抵抗を小さくすることも重要である。本発
明の導電性の不織布は、繊維材料が不織布の面方向にほ
ぼ平行に配列されているので、図3に示すように最表面
での電極との接触は殆どの繊維材の長軸方向で線接触す
る。このように不織布では、外部電極との界面の接触抵
抗を低くすることができるので好ましい。繊維材料が、
断面偏平な形状を有し、その長径方向が不織布の面方向
にそろった不織布は、外部電極との界面の接触面積を有
効に広げることができるので、接触抵抗を下げるにはよ
り好ましい材料である。
【0020】導電性の不織布とそれを挟む電極材料との
接触抵抗を低減する為の導電性の不織布の別の形態とし
ては、導電性の不織布の表面を内部より緻密にし、電極
材料とのミクロな接触面積を増加することが有効であ
る。例を図4,図5に示す。図4は、導電性の不織布6
の表面に導電性の不織布材料より軟質、または耐酸化性
の良い金属層9を印刷,めっき等の方法により形成した
ものである。例えば、Niの導電性の不織布にAgやA
uの軟質膜を形成したものや、CuやAlの導電性の不
織布にAgやAuの表面酸化防止膜を形成したものが用
いられる。図5(a)は導電性の不織布6の表面に緻密
な金属箔10を配置して一体に成形したものである。こ
の金属箔には、導電性の不織布材料と同じ材料が用いら
れるほかに、より軟質、または耐酸化性の良い金属箔を
用いたものがより有効である。例えば、CuやNiの導
電性の不織布表面にCu,Al,Ag,Au等の箔を形
成したものが用いられる。図5(b)は、(a)の材料
をさらにプレスで打抜いた板の断面を示す。プレス時に
端面が押しつぶされるため、側面まで表面の箔で覆われ
た形となっており、導電性の不織布の側面も緻密な膜で
保護したい場合の簡便な方法である。さらに上記の様な
複合板を、熱処理することにより一体化して用いる方法
も取扱が簡単となり有効な方法である。
【0021】図6は、IGBT11を用いたスイッチン
グデバイスと逆並列に接続したフライホイールダイオー
ド(FWD)12を組み込んだ逆導通型スイッチングデ
バイスに適用した例を示したものである。図には、右端
の加圧接触型半導体装置の最外部から中央に向かった途
中までの一部断面を示している。IGBTチップ11に
は上面側の第一主面のほぼ全面にエミッタ電極、下面側
の第二主面にはコレクタ電極が形成されており、さらに
第一主面には制御用電極(ゲート電極)が形成されてい
る。また、FWD12には、シリコン基板の上面側にア
ノード電極,下面側にカソード電極が形成されている。
これらの各半導体チップは、放熱と電気的接続を兼ねた
Moからなる一体型の中間電極14の上に配置され、さ
らにチップごとに個別の中間電極13によりチップ上の
各主電極と接する形で配置される。これらがさらに第1
の共通主電極板(Cu)4と第2の共通主電極板(C
u)5に挟まれている。さらにこの中間電極13と共通
主電極板4との間には、銅の不織布17が挟まれてい
る。中間電極の表面にはAuめっき膜15が3〜5μm
形成され、共通電極板の表面にはNiめっき膜16が1
〜3μm形成されている。上記半導体チップ、及び中間
電極はテフロン製の枠24により互いに固定されてい
る。また、IGBTチップ11のゲート電極18からは
ワイヤボンド19により配線が引き出され、さらに中間
電極14上に形成されたゲート電極配線板20に接続さ
れる。上記一対の共通主電極板4,5の間は、セラミッ
ク製等の絶縁性の外筒21により外部絶縁され、さらに
共通主電極板と絶縁外筒の間を金属板22によりパッケ
ージ内部をシール封止したハーメチック構造となってい
る。ゲート電極配線は外筒21を貫通するシールされた
配線23によりパッケージ外に引き出されている。上記
の銅の不織布は、初期の気孔率が70%、厚さ0.6mm
であった。本実施例で実装された中間電極板の厚さばら
つきは最大100μmあったが、中間電極板14とチッ
プ11,12間に感圧紙を挟んで圧力分布を測定した結
果、圧力差は小さく、ほぼ均一に加圧されていることが
わかった。
【0022】図7は、MOS制御型スイッチングデバイ
ス11とフライホイールダイオード12を組み込んだ逆
導通型スイッチングデバイスに適用した例を示したもの
である。これらの各半導体チップの下側の主電極(コレ
クタ,カソード)はAuとし、あらかじめAgめっき膜
15が2〜3μm形成された中間電極14と加熱加圧接
着されている。一方、各半導体チップの上側の主電極
(エミッタ,アノード)はAlとし、あらかじめAuめ
っき膜15が2〜3μm形成された中間電極13と接合
されている。本実施例では、表面にAgめっき膜16が
2〜4μm形成された第1の共通主電極板(Cu−Zr
−Cr)4と第2の共通主電極板(Cu−Zr−Cr)
5の間に上記の中間電極と半導体チップが一体化したも
のを並列に配置する。この際、中間電極14と共通主電
極板5との間に、一体のNiの不織布17を挟んで、両
共通主電極板4,5により全体を加圧した。
【0023】上記で用いたNiの不織布は、樹脂繊維に
導電処理を施した後、電気Niめっきを施し、その後熱
処理により樹脂成分を焼失させて得られた繊維を用いて
製造したものである。これをさらに加圧成形して厚さ
0.4mm ,気孔率約60%の板材とした。本実施例では
Niの不織布を挟む両面の電極14,5の表面が共にA
gめっき処理されていることによりNiの不織布と上記
電極との接触抵抗も大幅に低減されている。本実施例で
実装されたチップ位置毎の厚さばらつきは最大100μ
mあったが、中間電極板13と共通主電極板4間に感圧
紙を挟んで圧力分布を測定した結果、圧力差は小さく、
ほぼ均一に加圧されていることがわかった。
【0024】高さの補正と電気抵抗,熱抵抗の低減を最
適に実現するために、電極間に導電性の不織布だけでな
く、軟質の金属箔と同時に配置してもよい。例えば、上
側の主電極板と中間電極板の間にはAu箔を挿入し、下
側の主電極板と中間電極板の間にはNiの不織布を挿入
して、接触面積が異なる場合にも同じ荷重でほぼ同等の
変形量を確保する方法も有効である。
【0025】図8はゲート制御電極をチップから取り出
すためのピン25がチップの中央に形成された実装形態
の例を示している。図6と同様にIGBT11を用いた
スイッチングデバイスと逆並列に接続したフライホイー
ルダイオード(FWD)12を組み込んだ逆導通型スイ
ッチングデバイスに適用した例を示した。これらの各半
導体チップの下側の主電極(コレクタ,カソード)はA
u電極とし、あらかじめAgめっき膜が2〜3μm形成
された中間電極14と加熱加圧接着されている。一方、
中間電極13の表面にはAuめっき膜15が2〜3μm
形成され、各半導体チップと加圧接触されている。これ
らがさらに表面にAgめっき膜が2〜4μm形成されて
いる第1の共通主電極板(Ag入りCu)4と第2の共
通主電極板(Ag入りCu)5に挟まれている。高さば
らつきを吸収する為のCuの不織布17が、中央に穴の
あいた形状に加工されて、中間電極板13と共通電極板
4の間の、上記ピン25、およびピンの絶縁用部材26
の周りに配置される。この方法では個別のCuの不織布
17は中央のピンの絶縁用部材26によりその位置ずれ
を防止できるので、組立作業性等がよい。ゲート配線2
7は、第1の共通主電極板(Cu)4に設けられた溝2
8に収納されてパッケージの外周部に引き出され、さら
に配線29,23によりパッケージ外部に取り出されて
いる。接触抵抗をより一層低減するために、本実施例で
は上記のCuの不織布として図5に示したような複合タ
イプの不織布、すなわち銅の不織布の表面に緻密なAg
箔を一体化した不織布を利用した。これにより不織布と
中間電極板、および共通主電極板との間の接触抵抗(電
気,熱)を大幅に低減することができた。加圧力の小さ
い領域において、特にこの効果が顕著で、接触抵抗を1
/5から1/10に低減できた。本実施例で実装したチ
ップ位置毎の厚さばらつきを最大200μmとしたが、
中間電極板14と共通主電極板5間に感圧紙を挟んで圧
力分布を測定した結果、圧力差は小さく、ほぼ均一に加
圧されていることがわかった。
【0026】上記の様に種類の異なる半導体チップを一
つのパッケージ内に並列実装する場合で、種類毎にその
厚さが大きく異なる場合には、チップ種に応じて中間電
極板の平均厚さを変えたものを準備しチップ厚さの大き
な違いを調整し、さらに本発明の導電性の不織布による
変形を主に中間電極板および半導体チップの厚さのばら
つきの吸収に用いる方法も有効である。
【0027】図9は、表面にAgめっきを施したCu箔
33と一体化したCuの導電性不織布30をウエハサイ
ズの半導体素子31のカソード電極側と中間電極板32
の間に配置した例を示している。半導体素子31のアノ
ード電極側と共通主電極板5の間にはAgめっきを施し
たMoの金属箔34、および中間電極板35を配置し
た。厚さ0.5mm ,気孔率約75%の板材とした。銅の
不織布30により高さばらつきを吸収し、かつ不織布表
面の気孔に基づくコンタクト面積の低下を補って、接触
抵抗を下げることができる。
【0028】図10は半導体チップ1のコレクタ側電極
と共通電極板と間に中間電極がない場合の例を示してい
る。半導体素子の加圧による破壊を防止するため、コレ
クタ側の中間電極板をなくして共通電極板5と半導体素
子1の間に導電性の不織布を挟む場合には、エミッタ側
の被加圧部分、すなわち表面に軟質金属膜38を施した
中間電極板2の形状と同じかこれより小さい領域内に導
電性の不織布36を配置することが重要である。本実施
例では接触抵抗のより一層の低減、及びチップ保護のた
めにチップ主電極と導電性の不織布として用いたTiの
不織布との間に軟質金属であるAuの箔37を挿入して
ある。
【0029】従来、一般に共通電極板、及び中間電極板
の表面は接触抵抗を低減する為にその表面粗さ(Rmax)
を1μm以下に仕上げることが必要だったが、上記導電
性の不織布,軟質金属箔等を挟む共通電極板、及び中間
電極板の表面は最大表面粗さ(Rmax)1μmを越える粗
い凹凸状態でも、材料が表面凹凸にあわせて変形し、接
触面積がミクロに増大して接触抵抗を低減できるので、
加工コストの低減が図れる。
【0030】上記中間電極の材料としては、熱膨張係数
がSiと外部主電極材料の中間で、熱伝導性,電気伝導
性の良好な材料が用いられる。具体的にはタングステン
(W)やモリブデン(Mo)等の単体金属、またはそれら
を主たる構成材料とするCu−W,Ag−W,Cu−M
o,Ag−Mo,Cu−FeNi等の複合材料または合
金、さらには金属とセラミックスやカーボンとの複合材
料、たとえばCu/SiC,Cu/C,Al/SiC,
Al/AlN,Cu/Cu2O等が好ましい。一方、主
電極には電気伝導性で熱伝導性の良い銅やアルミニウ
ム、またはそれらを主体とする合金類、たとえばCu−
Ag,Cu−Sn,Cu−Zr,Cu−Zr−Cr,C
u−Ni−Si−Zr等や、前述のような複合材料を使
用するのが好ましい。
【0031】本発明の実装方式は、もちろんダイオード
を含まないIGBT等のスイッチング半導体のみからな
る加圧接触型半導体装置にも用いることができる他、例
えばダイオードチップのみを多数個上記の方法で圧接型
パッケージに実装することももちろん有効である。ま
た、上記実施例では、主としてIGBTを用いて説明し
たが、本発明は少なくとも第一主面に第一の主電極と第
二主面に第二の主電極を有する半導体素子全般を対象と
しており、IGBT以外の絶縁ゲート形トランジスタ
(MOSトランジスタ)や、IGCT(Insulated Gate
Controlled Thyristor)などを含む絶縁ゲート形サイリ
スタ(MOS制御サイリスタ)や、GTO,サイリス
タ、及びダイオードなどに対しても同様に実施できる。
また、本発明はSi素子以外のSiC,GaNなどの化
合物半導体素子を用いた場合、及びそれらの新しい使用
環境(例えば高温環境等)に対しても同様に有効であ
る。
【0032】本発明の加圧接触型半導体装置では、大型
化(大容量化)しても安定した電極間の接触状態が得ら
れるため、電気抵抗,熱抵抗の小さな半導体装置が得ら
れる。従って、この加圧接触型半導体装置を用いること
により、変換器容積、及びコストを大幅に削減した大容
量変換器が実現できるようになる。図11に本発明によ
るIGBTの加圧接触型半導体装置を主変換素子として
電力用変換器に応用した場合の1ブリッジ分の構成回路
図を示す。主変換素子となるIGBT素子40とダイオ
ード素子41が逆並列に配置され、これらがn個直列に
接続された構成となっている。これらIGBTとダイオ
ードは、本発明による多数の半導体チップを並列実装し
た加圧接触型半導体装置を示している。上記図6〜図8
の実施例の逆導通型IGBT加圧接触型半導体装置の場
合には図中のIGBTチップとダイオードチップがまと
めて一つのパッケージに収められた形となる。これにス
ナバ回路42、及び限流回路が設けてある。図12は、
図11の3相ブリッジを4多重した自励式変換器の構成
を示したものである。本発明の加圧接触型半導体装置
は、複数個をその主電極板外側と面接触する形で水冷電
極を挟んで直列接続するスタック構造と呼ぶ形に実装さ
れ、スタック全体を一括で加圧する。本発明によれば、
従来より低い加圧力でも均一な接触が得られるので、上
記スタック構造等を簡略化できるという効果もある。
【0033】本発明の加圧接触型半導体装置は、上記の
例に限らず電力系統に用いられる自励式大容量変換器や
ミル用変換器として用いられる大容量変換器に特に好適
で、可変速揚水発電,ビル内変電所設備,電鉄用変電設
備,ナトリウム硫黄(NaS)電池システム、車両等の変
換器にも用いることができる。
【0034】
【発明の効果】本発明によれば、ウエハの大口径化によ
るパッケージの大型化や、大容量化に対応する素子の多
チップ並列化に伴って、ますます困難になる大面積域で
の均一圧接を比較的低圧力で簡単に実現することができ
る。すなわち接触面の高さのばらつきを十分に吸収でき
る。
【図面の簡単な説明】
【図1】本発明の基本構成を示す断面図。
【図2】加圧力と導電性の不織布の厚さ変化量、および
電気抵抗の関係を示す図。
【図3】導電性の不織布の表面微構造を示す拡大図。
【図4】表面に緻密な金属層を形成した導電性の不織布
の断面構造を示す図。
【図5】表面に緻密な金属層を形成した導電性の不織布
の断面構造を示す図。
【図6】IGBTに適用した本発明の実施例を示す図。
【図7】IGBTに適用した本発明の実施例を示す図。
【図8】IGBTに適用した本発明の実施例を示す図。
【図9】ウエハサイズ半導体素子に適用した本発明の実
施例を示す図。
【図10】本発明の実施例を示す図。
【図11】本発明の半導体装置を用いた1ブリッジ分の
構成回路図。
【図12】図11の3相ブリッジを4多重した自励式変
換器の構成図。
【図13】従来方式で加圧した場合の軟質金属の変形挙
動を説明する図。
【符号の説明】
1…半導体素子、2,3…中間電極板、4,5…共通主
電極板、6,17,30,36…不織布、7…電極板、
8…繊維材、9…金属層、10…緻密金属箔、11…I
GBT、12…フライホイールダイオード、13,14
…中間電極板、15,16…金属めっき膜、18…ゲー
ト電極、19…ワイヤボンド、20…ゲート電極配線
板、21…絶縁性外筒、22…金属板、23…気密貫通
配線、24…枠、25…ピン、26…絶縁用部材、27
…ゲート配線、28…溝、29…配線、31…ウエハサ
イズ半導体素子、32,35…中間電極板、33…緻密
な薄膜層、34…金属箔、37…軟質金属箔、38…軟
質金属膜、40…IGBT素子、41…ダイオード素子、4
2…スナバ回路、43…軟質金属シート、44,45…
電極部材、46…摩擦力(摩擦抵抗)。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢畠 守 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 長谷川 満 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 Fターム(参考) 5F047 AA03 BA12 BA14 BA15 BA16 BA18 BA19 BA52 BB06

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】両面に露出する一対の共通電極板の間を絶
    縁性の外筒により外部絶縁した平型パッケージの中に、
    第一主面に少なくとも第一の主電極,第二主面に第二の
    主電極を有する少なくとも一つ以上の半導体素子を組み
    込んだ半導体装置であって、該半導体素子と共通電極板
    の電極間に導電性の不織布を配置したことを特徴とする
    加圧接触型半導体装置。
  2. 【請求項2】両面に露出する一対の共通電極板の間を絶
    縁性の外筒により外部絶縁した平型パッケージの中に、
    第一主面に少なくとも第一の主電極,第二主面に第二の
    主電極を有する少なくとも一つ以上の半導体素子を組み
    込んだ半導体装置であって、各半導体素子の主電極とこ
    れに対向する共通電極板との間に導電、及び放熱を兼ね
    た中間電極板を介装し、さらに少なくとも一方の該中間
    電極板とこれに対向する共通電極板間に導電性の不織布
    を配置したことを特徴とする加圧接触型半導体装置。
  3. 【請求項3】前記導電性の不織布が主としてCu,Al
    またはNiからなることを特徴とする請求項1及び2記
    載の加圧接触型半導体装置。
  4. 【請求項4】前記導電性の不織布の少なくとも一方の表
    面に、該導電性の不織布材料と同じかより軟質、または
    耐酸化性の良い緻密な金属層が形成されていることを特
    徴とする請求項1乃至3記載の加圧接触型半導体装置。
  5. 【請求項5】前記各半導体素子の主電極,中間電極板、
    及び共通電極板のうち互いに対向する少なくとも一つの
    接触面間に、さらに軟質金属箔を介装することを特徴と
    する請求項1乃至4記載の加圧接触型半導体装置。
  6. 【請求項6】前記中間電極、または共通電極板の少なく
    とも一方の面に、軟質金属膜を形成することを特徴とす
    る請求項1乃至5記載の加圧接触型半導体装置。
  7. 【請求項7】前記共通電極板、及び中間電極板の少なく
    とも一面が最大表面粗さ(Rmax)1μmを越える粗い凹
    凸加工がなされていることを特徴とする請求項1乃至6
    記載の加圧接触型半導体装置。
  8. 【請求項8】前記半導体素子が第一主面に第一主電極と
    制御電極,第二主面に第二主電極を有する絶縁ゲート形
    素子であり、さらに同一の圧接型パッケージ内には第一
    主面に第一主電極,第二主面に第二主電極を有するフラ
    イホイールダイオードを、上記絶縁ゲート形素子と逆並
    列に各々複数個ずつ並置して組み込んだことを特徴とす
    る請求項1乃至7記載の加圧接触型半導体装置。
  9. 【請求項9】前記半導体素子が、少なくとも一つのPN
    接合を有する1枚の半導体素子基板であることを特徴と
    する請求項1乃至7記載の加圧接触型半導体装置。
  10. 【請求項10】両面に露出する一対の共通電極板の間を
    絶縁性の外筒により外部絶縁した平型パッケージの中
    に、第一主面に少なくとも第一の主電極,第二主面に第
    二の主電極を有する少なくとも一つ以上の半導体素子を
    組み込み、さらに該半導体素子と共通電極板の間に導電
    性の不織布を配置した加圧接触型半導体装置を主変換素
    子として用いたことを特徴とする電力変換器。
  11. 【請求項11】両面に露出する一対の共通電極板の間を
    絶縁性の外筒により外部絶縁した平型パッケージの中
    に、第一主面に少なくとも第一の主電極,第二主面に第
    二の主電極を有する少なくとも一つ以上の半導体素子を
    組み込み、かつ各半導体素子の主電極とこれに対向する
    共通電極板との間に導電、及び放熱を兼ねた中間電極板
    を介装し、さらに該中間電極板とこれに対向する共通電
    極板間の少なくとも一方に導電性の不織布を配置した加
    圧接触型半導体装置を主変換素子として用いたことを特
    徴とする電力変換器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987320B2 (en) 2002-09-12 2006-01-17 Kabushiki Kaisha Toyota Chuo Kenkyusho Pressure-welded semiconductor device
JP2006337247A (ja) * 2005-06-03 2006-12-14 Fuji Electric Device Technology Co Ltd 半導体素子の試験装置および試験方法
JP2011174946A (ja) * 2011-06-02 2011-09-08 Fuji Electric Co Ltd 半導体素子の試験方法
JP2013121282A (ja) * 2011-12-08 2013-06-17 Toshiba Mitsubishi-Electric Industrial System Corp 電力変換装置用部品

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987320B2 (en) 2002-09-12 2006-01-17 Kabushiki Kaisha Toyota Chuo Kenkyusho Pressure-welded semiconductor device
JP2006337247A (ja) * 2005-06-03 2006-12-14 Fuji Electric Device Technology Co Ltd 半導体素子の試験装置および試験方法
JP2011174946A (ja) * 2011-06-02 2011-09-08 Fuji Electric Co Ltd 半導体素子の試験方法
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