JP2000066776A - システムのサブ回路の電力消費を制御する方法 - Google Patents
システムのサブ回路の電力消費を制御する方法Info
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Abstract
(57)【要約】
【課題】 動作条件および動作温度の変動を補償できか
つ消費電力を最少にするような方法および回路を提供す
る。 【解決手段】 本発明のシステムのサブ回路の電力消費
を制御する方法は、（Ａ）割り当てられたタスクを実行
するために割り当てられた時間を確認するステップと、
（Ｂ）前記の割り当てられた時間内で割り当てられたタ
スクを完全に実行するために、サブ回路が動作しなけれ
ばならない周波数以上の最低周波数を決定するステップ
と、（Ｃ）前記サブ回路の特性に基づいて、前記決定さ
れた周波数でサブ回路の適正な動作を確認するために、
前記サブ回路に加わる電源電圧を最低のレベルに設定す
るステップとからなることを特徴とする。
つ消費電力を最少にするような方法および回路を提供す
る。 【解決手段】 本発明のシステムのサブ回路の電力消費
を制御する方法は、（Ａ）割り当てられたタスクを実行
するために割り当てられた時間を確認するステップと、
（Ｂ）前記の割り当てられた時間内で割り当てられたタ
スクを完全に実行するために、サブ回路が動作しなけれ
ばならない周波数以上の最低周波数を決定するステップ
と、（Ｃ）前記サブ回路の特性に基づいて、前記決定さ
れた周波数でサブ回路の適正な動作を確認するために、
前記サブ回路に加わる電源電圧を最低のレベルに設定す
るステップとからなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路に関し、
特に電子回路内の電力消費を制御する方法と回路に関す
る。
特に電子回路内の電力消費を制御する方法と回路に関す
る。
【０００２】
【従来の技術】集積回路は、最悪の動作状態においても
速度要件を満足するよう設計されている。ルーセントテ
クノロジー社の０．３５μｍ３．３ＶＣＯＭＳ技術にお
いては、「最悪状態での遅い速度」速度は、１２５℃の
温度で２．７Ｖのチップ供給電圧Ｖddで規定されてい
る。チップの最悪の場合の電力消費は、３．６Ｖの最大
電源電圧で決められている。「最悪状態での遅い速度」
と「公称状態での速度」と「最悪状態での速い速度」に
おけるチップ性能の差は、図１に示す通りであり、同図
においては、２５段のリング発振器の周波数は異なる電
源電圧とプロセスの状態で示されている。
速度要件を満足するよう設計されている。ルーセントテ
クノロジー社の０．３５μｍ３．３ＶＣＯＭＳ技術にお
いては、「最悪状態での遅い速度」速度は、１２５℃の
温度で２．７Ｖのチップ供給電圧Ｖddで規定されてい
る。チップの最悪の場合の電力消費は、３．６Ｖの最大
電源電圧で決められている。「最悪状態での遅い速度」
と「公称状態での速度」と「最悪状態での速い速度」に
おけるチップ性能の差は、図１に示す通りであり、同図
においては、２５段のリング発振器の周波数は異なる電
源電圧とプロセスの状態で示されている。
【０００３】３．３Ｖの公称動作電圧においては、「最
悪状態での遅い速度」（worst caseslow ＝ＷＣＳ）と
「最悪状態での速い速度」（worst case fast ＝ＷＣ
Ｆ）との間の速度差は２．２倍もある。同図に示したグ
ラフからは、チップが「最悪の場合の遅い速度」のとき
でも１４０ＭＨｚで２．１Ｖの電源電圧で動作するよう
設計されている場合には、電源電圧が２．１Ｖに落ちた
場合でも製造されたチップの特性は１４０ＭＨｚで動作
し続けるような公称規格を有している。
悪状態での遅い速度」（worst caseslow ＝ＷＣＳ）と
「最悪状態での速い速度」（worst case fast ＝ＷＣ
Ｆ）との間の速度差は２．２倍もある。同図に示したグ
ラフからは、チップが「最悪の場合の遅い速度」のとき
でも１４０ＭＨｚで２．１Ｖの電源電圧で動作するよう
設計されている場合には、電源電圧が２．１Ｖに落ちた
場合でも製造されたチップの特性は１４０ＭＨｚで動作
し続けるような公称規格を有している。
【０００４】ＣＭＯＳ回路の電力消費は、動作周波数に
対しては一次で、電源電圧に対しては４次で増加する。
そのため電源電圧を低減すると電力消費を大幅に低減で
きることになる。例えば公称動作電圧を３．３Ｖから
２．１Ｖに落とすことにより、１４０ＭＨｚのチップの
公称電力消費は、回路構成を変えることなく６０％低減
するができる。このことは、公称仕様の特性からのチッ
プの仕様変動を測定し、この測定結果に基づいて電源電
圧を修正できることを仮定している。
対しては一次で、電源電圧に対しては４次で増加する。
そのため電源電圧を低減すると電力消費を大幅に低減で
きることになる。例えば公称動作電圧を３．３Ｖから
２．１Ｖに落とすことにより、１４０ＭＨｚのチップの
公称電力消費は、回路構成を変えることなく６０％低減
するができる。このことは、公称仕様の特性からのチッ
プの仕様変動を測定し、この測定結果に基づいて電源電
圧を修正できることを仮定している。
【０００５】電源電圧を可変にするために、プログラマ
ブルｄｃ−ｄｃコンバータが用いられている。今日の最
も効率的なアプローチは、バックコンバータ回路（buck
converter circuit）である。この回路は当業者に公知
である。
ブルｄｃ−ｄｃコンバータが用いられている。今日の最
も効率的なアプローチは、バックコンバータ回路（buck
converter circuit）である。この回路は当業者に公知
である。
【０００６】電圧を周囲温度に応じて変えることは、動
作温度が変動したりプロセスの場所が変わっても高性能
を達成する技術としてインテルのペンティアム製品群に
導入されている。これは米国特許第５，４４０，５２０
号に開示されている。このアプローチは、オンチップの
温度センサーと、その関連処理回路を用いて特定の電源
電圧を提供するためのオフチップである電源への規約
（情報の転送）の問題を生じさせている。
作温度が変動したりプロセスの場所が変わっても高性能
を達成する技術としてインテルのペンティアム製品群に
導入されている。これは米国特許第５，４４０，５２０
号に開示されている。このアプローチは、オンチップの
温度センサーと、その関連処理回路を用いて特定の電源
電圧を提供するためのオフチップである電源への規約
（情報の転送）の問題を生じさせている。
【０００７】このプロセス変動の情報は、製造の最終段
階で各デバイス内にハードで組み込まれている（hard-c
oded）。このアプローチは、公称の製造処理からの変動
を決定するために、各チップをテストする必要があり、
コストがかかる。数社のメーカーが、ペンティアムと互
換性のあるｄｃ−ｄｃコンバータ回路を製造しており、
これは“Powering the Big Microprocessors", by B. T
ravis, EDN, August 15, pp. 31-44, 1997に開示されて
いる。
階で各デバイス内にハードで組み込まれている（hard-c
oded）。このアプローチは、公称の製造処理からの変動
を決定するために、各チップをテストする必要があり、
コストがかかる。数社のメーカーが、ペンティアムと互
換性のあるｄｃ−ｄｃコンバータ回路を製造しており、
これは“Powering the Big Microprocessors", by B. T
ravis, EDN, August 15, pp. 31-44, 1997に開示されて
いる。
【０００８】近年バックコントローラ回路（buck contr
oller circuit） をチップ上に集積することに興味が持
たれている。唯一のオフチップ素子は、バックコンバー
タ内に用いられるインダクタ（通常約１０μＨ）とキャ
パシタ（通常約３０μＦ）である。８０％の以上の効率
が、指定された電源と負荷電流の範囲において一般的に
達成されている。これに関しては、“A High-Efficienc
y Variable Voltage CMOS Dynamic dc-dc Switching Re
gulator," by W. Namgoong, M. Yu, and T. Meng, Proc
eedings ISSCC97 pp. 380-381, February, 1997 を参照
のこと。
oller circuit） をチップ上に集積することに興味が持
たれている。唯一のオフチップ素子は、バックコンバー
タ内に用いられるインダクタ（通常約１０μＨ）とキャ
パシタ（通常約３０μＦ）である。８０％の以上の効率
が、指定された電源と負荷電流の範囲において一般的に
達成されている。これに関しては、“A High-Efficienc
y Variable Voltage CMOS Dynamic dc-dc Switching Re
gulator," by W. Namgoong, M. Yu, and T. Meng, Proc
eedings ISSCC97 pp. 380-381, February, 1997 を参照
のこと。
【０００９】研究者は、またプロセスおよび温度変動を
計算するために、オンチップ電圧変更技術を実験してい
る。これに関しては、“Variable Supply-Voltage Sche
me for Low Power High-Speed COMS Digital Design,"
by T. Kuroda et al, CICC97Conference Proceedings,
and JSSC Issue of CISS97, May, 1998を参照のこと。
前掲の論文は、回路の速度は電源電圧が低下した場合で
もしきい値電圧を変えることにより維持できる（あるい
は少なくともスピードの低下を最少にできる）ことを示
している。しきい値電圧を調整することは、基板のバイ
アス電圧を変更することによりオンチップ上で達成でき
る。これらの技術は、しきい値電圧の増加と共にリーク
電流が大きくなりすぎないようにする必要がある。
計算するために、オンチップ電圧変更技術を実験してい
る。これに関しては、“Variable Supply-Voltage Sche
me for Low Power High-Speed COMS Digital Design,"
by T. Kuroda et al, CICC97Conference Proceedings,
and JSSC Issue of CISS97, May, 1998を参照のこと。
前掲の論文は、回路の速度は電源電圧が低下した場合で
もしきい値電圧を変えることにより維持できる（あるい
は少なくともスピードの低下を最少にできる）ことを示
している。しきい値電圧を調整することは、基板のバイ
アス電圧を変更することによりオンチップ上で達成でき
る。これらの技術は、しきい値電圧の増加と共にリーク
電流が大きくなりすぎないようにする必要がある。
【００１０】かくしてチップへの電源電圧の変動は、電
源電圧の予測しない変動をなくすことによりおよびプロ
セスと動作温度の変動を考慮に入れることにより性能を
改善できることが知られている。
源電圧の予測しない変動をなくすことによりおよびプロ
セスと動作温度の変動を考慮に入れることにより性能を
改善できることが知られている。
【００１１】
【発明が解決しようとする課題】したがって本発明の目
的は、動作条件および動作温度の変動を補償できかつ消
費電力を最少にするような方法および回路を提供するこ
とである。
的は、動作条件および動作温度の変動を補償できかつ消
費電力を最少にするような方法および回路を提供するこ
とである。
【００１２】
【課題を解決するための手段】本発明によれば、マルチ
プロセッサチップの性能の改善は、電力消費を最少にす
るために、チップの動作電圧を制御し、かつチップの処
理負荷をダイナミックに制御することにより、オン／オ
フの制御よりもより大幅に達成できる。マルチチッププ
ロセッサ内のコントローラは、チップ内の処理負荷を等
しくするために、個々のプロセッサにタスクを割り当
て、その後このコントローラがチップ上のクロック周波
数を低下させ、適正な動作および電源電圧を最終的に低
減しながらチップ上のクロック周波数をできるだけ低い
レベルに低下させる。さらに本発明は、マルチプロセッ
サチップ内の個々の処理素子内の電源電圧を制御し、か
つマルチプロセッサチップが動作するシステム内の他の
素子の電源電圧を制御することにより電力消費が改善さ
れる。
プロセッサチップの性能の改善は、電力消費を最少にす
るために、チップの動作電圧を制御し、かつチップの処
理負荷をダイナミックに制御することにより、オン／オ
フの制御よりもより大幅に達成できる。マルチチッププ
ロセッサ内のコントローラは、チップ内の処理負荷を等
しくするために、個々のプロセッサにタスクを割り当
て、その後このコントローラがチップ上のクロック周波
数を低下させ、適正な動作および電源電圧を最終的に低
減しながらチップ上のクロック周波数をできるだけ低い
レベルに低下させる。さらに本発明は、マルチプロセッ
サチップ内の個々の処理素子内の電源電圧を制御し、か
つマルチプロセッサチップが動作するシステム内の他の
素子の電源電圧を制御することにより電力消費が改善さ
れる。
【００１３】
【発明の実施の形態】図２はマルチプロセッサチップの
ブロック図である。このマルチプロセッサチップは、処
理用素子（ＰＥ:processing element）１００，１０
１，１０２，１０３，１０４を有し、各処理用素子（Ｐ
Ｅ）は、中央演算処理装置（ＣＰＵ）とローカルキャッ
シュメモリ（図示せず）とを有する。リアルタイムのオ
ペレーティングシステム（ＯＳ）が処理用素子（ＰＥ）
１００内にあり、多くのデジタル信号処理用の種々のア
プリケーションの中から他の処理用素子にタスクを割り
当てている。
ブロック図である。このマルチプロセッサチップは、処
理用素子（ＰＥ:processing element）１００，１０
１，１０２，１０３，１０４を有し、各処理用素子（Ｐ
Ｅ）は、中央演算処理装置（ＣＰＵ）とローカルキャッ
シュメモリ（図示せず）とを有する。リアルタイムのオ
ペレーティングシステム（ＯＳ）が処理用素子（ＰＥ）
１００内にあり、多くのデジタル信号処理用の種々のア
プリケーションの中から他の処理用素子にタスクを割り
当てている。
【００１４】図２のシステムの負荷は、時間と共に変動
しある時間で実行されるアプリケーションに依存してい
る。例えばマルチメディアのブロードバンドアクセスシ
ステム用のセットトップボックス（set-top-box） は、
ＨＤＴＶ信号を受信する必要がある。また同時にコンピ
ュータからインターネットへデータを転送し、遠隔地に
ある制御ハンドセットからのボタンによるリクエストに
応答している。何時間にも亘ってこのアプリケーション
のダイナミックな合成物は、システム上に異なる負荷要
件を課している。
しある時間で実行されるアプリケーションに依存してい
る。例えばマルチメディアのブロードバンドアクセスシ
ステム用のセットトップボックス（set-top-box） は、
ＨＤＴＶ信号を受信する必要がある。また同時にコンピ
ュータからインターネットへデータを転送し、遠隔地に
ある制御ハンドセットからのボタンによるリクエストに
応答している。何時間にも亘ってこのアプリケーション
のダイナミックな合成物は、システム上に異なる負荷要
件を課している。
【００１５】最大限に利用されるシステムにおいては、
利用可能なプロセッサの全ては、システムが遭遇する最
大の負荷を満足する際には、最高速度で動作する必要が
ある。あるときにはマルチプロセッサチップの電力消費
は、最大レベルにある。しかし、負荷要件が低下すると
システムは電力消費を下げなければならない。通常、コ
ンピュータはユーザがキーを押すのを待つために、その
時間の９９％を費やしている。これは平均電力消費を画
期的に低減させる大きな機会である。システムがその性
能を落とすような特定のアプローチによって、現実の電
力削減に大きな影響を与えることができる。
利用可能なプロセッサの全ては、システムが遭遇する最
大の負荷を満足する際には、最高速度で動作する必要が
ある。あるときにはマルチプロセッサチップの電力消費
は、最大レベルにある。しかし、負荷要件が低下すると
システムは電力消費を下げなければならない。通常、コ
ンピュータはユーザがキーを押すのを待つために、その
時間の９９％を費やしている。これは平均電力消費を画
期的に低減させる大きな機会である。システムがその性
能を落とすような特定のアプローチによって、現実の電
力削減に大きな影響を与えることができる。
【００１６】図２の構成において、本発明によれば処理
される必要のあるアプリケーションは、処理用素子（Ｐ
Ｅ）１００上で実行されるリアルタイムオペレーティン
グシステム（real time operating system＝ＲＴＯＳ）
の制御下でＮ個の処理用素子（ＰＥ）１００にマッピン
グされる。各タスクに対し実行される必要のあるインス
トラクションの数は分かっており、オペレーティングシ
ステムに利用可能なようになされ、オペレーティングシ
ステム内のスケジューラが、この情報を用いて計算をバ
ランスさせるために利用可能なプロセッサにタスクを割
り当てる最適の方法を決定している。当然のことなが
ら、中間的な目標は並行処理（parallelism） を最適に
最大化することであり、全ての処理用素子（ＰＥ）１０
０の中において、図２のシステムに現れる負荷を均等に
分配することである。
される必要のあるアプリケーションは、処理用素子（Ｐ
Ｅ）１００上で実行されるリアルタイムオペレーティン
グシステム（real time operating system＝ＲＴＯＳ）
の制御下でＮ個の処理用素子（ＰＥ）１００にマッピン
グされる。各タスクに対し実行される必要のあるインス
トラクションの数は分かっており、オペレーティングシ
ステムに利用可能なようになされ、オペレーティングシ
ステム内のスケジューラが、この情報を用いて計算をバ
ランスさせるために利用可能なプロセッサにタスクを割
り当てる最適の方法を決定している。当然のことなが
ら、中間的な目標は並行処理（parallelism） を最適に
最大化することであり、全ての処理用素子（ＰＥ）１０
０の中において、図２のシステムに現れる負荷を均等に
分配することである。
【００１７】図２のシステム上で走るアプリケーション
が、Ｎ個の同時のタスクストリームに分割されると、各
処理用素子（ＰＥ）の負荷は軽くなる。これにより処理
用素子（ＰＥ）のクロック周波数が低減し、タスクの分
割が完全に行われると、図２のシステムのクロック周波
数は１／Ｎに低減する。上記したように周波数を低減す
ることにより、必要な電源電圧を低下させ、そしてこの
電源電圧を低下させることがシステムの電力消費をまた
（４次で）低下させる。
が、Ｎ個の同時のタスクストリームに分割されると、各
処理用素子（ＰＥ）の負荷は軽くなる。これにより処理
用素子（ＰＥ）のクロック周波数が低減し、タスクの分
割が完全に行われると、図２のシステムのクロック周波
数は１／Ｎに低減する。上記したように周波数を低減す
ることにより、必要な電源電圧を低下させ、そしてこの
電源電圧を低下させることがシステムの電力消費をまた
（４次で）低下させる。
【００１８】例えば１個の処理用素子（ＰＥ）上で実行
されるあるアプリケーションは、１４０ＭＨｚの処理用
素子（ＰＥ）の動作を必要とする場合には、図１から分
かるように処理用素子（ＰＥ）は約２．７Ｖの電源で動
作しなければならない。アプリケーションが２個の同時
のタスクに分割され、２．７Ｖの電源で１４０ＭＨｚで
動作するよう設計されている２個の処理用素子（ＰＥ）
に割り当てられた場合には、この処理用素子（ＰＥ）は
７０ＭＨｚで動作し、その電源電圧は１．８Ｖでよい。
動作電圧がこのように低下すると、電力の削減は５５％
となる。アプリケーションが完全に２つの等しい負荷タ
スクストリームに完全に分割されると、そのために５５
％が２個のＰＥに対する達成可能な最大の電力削減量で
ある。
されるあるアプリケーションは、１４０ＭＨｚの処理用
素子（ＰＥ）の動作を必要とする場合には、図１から分
かるように処理用素子（ＰＥ）は約２．７Ｖの電源で動
作しなければならない。アプリケーションが２個の同時
のタスクに分割され、２．７Ｖの電源で１４０ＭＨｚで
動作するよう設計されている２個の処理用素子（ＰＥ）
に割り当てられた場合には、この処理用素子（ＰＥ）は
７０ＭＨｚで動作し、その電源電圧は１．８Ｖでよい。
動作電圧がこのように低下すると、電力の削減は５５％
となる。アプリケーションが完全に２つの等しい負荷タ
スクストリームに完全に分割されると、そのために５５
％が２個のＰＥに対する達成可能な最大の電力削減量で
ある。
【００１９】上記の例から２個の処理用素子（ＰＥ）が
用いられ、動作周波数が７０ＭＨｚに低減した場合に
は、ここに示された低減は、１４０ＭＨｚで動作するあ
たかも１個の処理用素子（ＰＥ）が存在するかの如くタ
スクを実行することが望ましいということが仮定されて
いる。即ちこの仮定とは、チップに割り当てられたタス
クが終了しなければならないある時点が存在するという
ことである。実際にはタスクが終了しなければならない
特定の要件は存在しない。タスクが終了しなければなら
ないときの要件は、チップの最高の動作周波数には関連
していない。
用いられ、動作周波数が７０ＭＨｚに低減した場合に
は、ここに示された低減は、１４０ＭＨｚで動作するあ
たかも１個の処理用素子（ＰＥ）が存在するかの如くタ
スクを実行することが望ましいということが仮定されて
いる。即ちこの仮定とは、チップに割り当てられたタス
クが終了しなければならないある時点が存在するという
ことである。実際にはタスクが終了しなければならない
特定の要件は存在しない。タスクが終了しなければなら
ないときの要件は、チップの最高の動作周波数には関連
していない。
【００２０】例えば、上記のチップ（各処理用素子（Ｐ
Ｅ）は１４０ＭＨｚで動作するものとする）は、その基
本周波数は１６０ＭＨｚであるシステムに採用されてい
る。このような構成においては、タスクをチップの２つ
の処理用素子（ＰＥ）に分割し、各処理用素子（ＰＥ）
が８０ＭＨｚで動作することは好ましいが、その理由は
チップの入力と出力の関数をシステム内の他の素子に同
期させることが容易だからである。かくしてある意味に
おいては、それは制御を行っている割り当てられたタス
クの集合体に対する予測完了時間であり、チップがサポ
ートできる最大周波数の低減は実行されるタスクの分割
により制御される。
Ｅ）は１４０ＭＨｚで動作するものとする）は、その基
本周波数は１６０ＭＨｚであるシステムに採用されてい
る。このような構成においては、タスクをチップの２つ
の処理用素子（ＰＥ）に分割し、各処理用素子（ＰＥ）
が８０ＭＨｚで動作することは好ましいが、その理由は
チップの入力と出力の関数をシステム内の他の素子に同
期させることが容易だからである。かくしてある意味に
おいては、それは制御を行っている割り当てられたタス
クの集合体に対する予測完了時間であり、チップがサポ
ートできる最大周波数の低減は実行されるタスクの分割
により制御される。
【００２１】このため処理用素子（ＰＥ）１００の動作
システムは必要な完了時間を確認し、できるだけ等しく
タスクの集合体を（必要とされる処理時間の観点から）
分割し、実行する多くの時間を必要とするタスクで処理
用素子（ＰＥ）を考慮し、最大負荷の処理用素子（Ｐ
Ｅ）がその割り当てられたタスクを必要とされる完了時
間内に実行することを確実にするために、クロック周波
数を調整することが必要である。かくして、周波数が一
旦決定されると、最少の電源電圧が決定される。電源電
圧の決定は、図１に示した表に対する基準により、ある
いは手元のマルチプロセッサの実際の性能を評価するこ
とにより行われる。
システムは必要な完了時間を確認し、できるだけ等しく
タスクの集合体を（必要とされる処理時間の観点から）
分割し、実行する多くの時間を必要とするタスクで処理
用素子（ＰＥ）を考慮し、最大負荷の処理用素子（Ｐ
Ｅ）がその割り当てられたタスクを必要とされる完了時
間内に実行することを確実にするために、クロック周波
数を調整することが必要である。かくして、周波数が一
旦決定されると、最少の電源電圧が決定される。電源電
圧の決定は、図１に示した表に対する基準により、ある
いは手元のマルチプロセッサの実際の性能を評価するこ
とにより行われる。
【００２２】上記したようにオペレーティングシステム
は、温度変動と処理変動を追跡することによりさらに電
源電圧を低減することができる。例えばチップが公称特
性を有する場合には、図１の線２０に沿って動作するこ
とができ、これは７０ＭＨｚで動作しているときのわず
か１．５Ｖの電源を必要とするだけである。
は、温度変動と処理変動を追跡することによりさらに電
源電圧を低減することができる。例えばチップが公称特
性を有する場合には、図１の線２０に沿って動作するこ
とができ、これは７０ＭＨｚで動作しているときのわず
か１．５Ｖの電源を必要とするだけである。
【００２３】図２の議論に戻ると、プログラム可能な周
波数クロックが適宜乗算された入力基準クロック（ライ
ン１０１）を用いて高切替単位（例えば５ＭＨｚ）の増
分量で変更可能な位相ロックループ周波数合成回路１１
０を介して生成される。２つのクロックが、位相ロック
ループ周波数合成回路１１０（２つの合成回路を必要と
する）により生成される。これらはＣｌｋクロックとＣ
ｌｋ−Ｌクロックであり、Ｃｌｋが増分しているときに
は、Ｃｌｋ−ＬはＣｌｋよりも１周波数ステップだけ低
い。例えば、５ＭＨｚの切替単位の位相ロックループ周
波数合成回路１１０においては、Ｃｌｋが７５ＭＨｚか
ら８０ＭＨｚに増分するときは、Ｃｌｋ−Ｌの値は７５
ＭＨｚに設定される。
波数クロックが適宜乗算された入力基準クロック（ライ
ン１０１）を用いて高切替単位（例えば５ＭＨｚ）の増
分量で変更可能な位相ロックループ周波数合成回路１１
０を介して生成される。２つのクロックが、位相ロック
ループ周波数合成回路１１０（２つの合成回路を必要と
する）により生成される。これらはＣｌｋクロックとＣ
ｌｋ−Ｌクロックであり、Ｃｌｋが増分しているときに
は、Ｃｌｋ−ＬはＣｌｋよりも１周波数ステップだけ低
い。例えば、５ＭＨｚの切替単位の位相ロックループ周
波数合成回路１１０においては、Ｃｌｋが７５ＭＨｚか
ら８０ＭＨｚに増分するときは、Ｃｌｋ−Ｌの値は７５
ＭＨｚに設定される。
【００２４】Ｃｌｋ−Ｌは、処理用素子（ＰＥ）に加え
られ、Ｃｌｋは校正(calibration)回路１２０に加えら
れ、この校正回路１２０が電源電圧指示を与える。この
電源電圧指示は、ｄｃ−ｄｃコンバータ１３０に与えら
れ、このｄｃ−ｄｃコンバータ１３０にＬ−Ｃ回路１４
０が接続されている。ｄｃ−ｄｃコンバータ１３０とＬ
−Ｃ回路１４０の合成回路が電源電圧Ｖdd−local を生
成し、これが校正回路１２０にライン１０２を介して加
えられる。このＶdd−local 電源電圧は、また全ての処
理用素子（ＰＥ）にも与えられる（但し、オペレーティ
ングシステム処理用素子（ＰＥ）１００を除く）。
られ、Ｃｌｋは校正(calibration)回路１２０に加えら
れ、この校正回路１２０が電源電圧指示を与える。この
電源電圧指示は、ｄｃ−ｄｃコンバータ１３０に与えら
れ、このｄｃ−ｄｃコンバータ１３０にＬ−Ｃ回路１４
０が接続されている。ｄｃ−ｄｃコンバータ１３０とＬ
−Ｃ回路１４０の合成回路が電源電圧Ｖdd−local を生
成し、これが校正回路１２０にライン１０２を介して加
えられる。このＶdd−local 電源電圧は、また全ての処
理用素子（ＰＥ）にも与えられる（但し、オペレーティ
ングシステム処理用素子（ＰＥ）１００を除く）。
【００２５】周波数Ｃｌｋに遅れる周波数Ｃｌｋ−Ｌの
ラグ（遅れ）を有する理由は、より高い周波数を受け入
れるために電源電圧を上げる前に、処理用素子（ＰＥ）
に加えられるクロック周波数は増加してはならないから
である。さもないと処理用素子（ＰＥ）は適正な動作を
することができない。校正回路１２０はライン１０２上
のレベルを観測して、それが処理用素子（ＰＥ）１００
〜１０４が適正に動作できるのに必要な電圧に対応して
いるか否かを決定し、また同時にライン１０２上の信号
がＬ−Ｃ回路１４０の出力でのリンギングが発生した場
合はいつでも、ライン１０２上の信号が安定するまで待
機する。
ラグ（遅れ）を有する理由は、より高い周波数を受け入
れるために電源電圧を上げる前に、処理用素子（ＰＥ）
に加えられるクロック周波数は増加してはならないから
である。さもないと処理用素子（ＰＥ）は適正な動作を
することができない。校正回路１２０はライン１０２上
のレベルを観測して、それが処理用素子（ＰＥ）１００
〜１０４が適正に動作できるのに必要な電圧に対応して
いるか否かを決定し、また同時にライン１０２上の信号
がＬ−Ｃ回路１４０の出力でのリンギングが発生した場
合はいつでも、ライン１０２上の信号が安定するまで待
機する。
【００２６】ライン１２１上の信号は情報（yes/no）を
処理用素子（ＰＥ）１００に与え、電源電圧が安定した
ことをオペレーティングシステムに通知する。電圧が安
定し、Ｃｌｋが必要な周波数に到達したときには、オペ
レーティングシステムはＣｌｋ−ＬをＣｌｋに設定し、
その後どの処理用素子（ＰＥ）が収納できるように設定
されたかに応答するために処理用素子（ＰＥ）上へのタ
スクの割り当てを変更する。
処理用素子（ＰＥ）１００に与え、電源電圧が安定した
ことをオペレーティングシステムに通知する。電圧が安
定し、Ｃｌｋが必要な周波数に到達したときには、オペ
レーティングシステムはＣｌｋ−ＬをＣｌｋに設定し、
その後どの処理用素子（ＰＥ）が収納できるように設定
されたかに応答するために処理用素子（ＰＥ）上へのタ
スクの割り当てを変更する。
【００２７】図３は新たなタスクが生成され、マルチプ
ロセッサ上の負荷が増加したときのＣｌｋ，Ｃｌｋ−
Ｌ，Ｖdd−local の増加状態と、マルチプロセッサ上の
負荷が減少したときのＣｌｋ，Ｃｌｋ−Ｌ，Ｖdd−loca
l が減少したときのタイミング図を示す。具体的に説明
すると、同図は７０ＭＨｚで１．８Ｖの電源電圧で動作
するシステムを示し、そして負荷が３段階で１４０ＭＨ
ｚに増加した状態を示す。
ロセッサ上の負荷が増加したときのＣｌｋ，Ｃｌｋ−
Ｌ，Ｖdd−local の増加状態と、マルチプロセッサ上の
負荷が減少したときのＣｌｋ，Ｃｌｋ−Ｌ，Ｖdd−loca
l が減少したときのタイミング図を示す。具体的に説明
すると、同図は７０ＭＨｚで１．８Ｖの電源電圧で動作
するシステムを示し、そして負荷が３段階で１４０ＭＨ
ｚに増加した状態を示す。
【００２８】２．７Ｖの電源が安定している時に電源電
圧プロットで示すように新たなタスクが実行されるため
にイネーブルされる。図３にしたがってその後のある時
間においては、タスクが完了するとマルチプロセッサ上
の負荷を減少させる。この負荷が減少したことにより、
クロック周波数は１００ＭＨｚにまで低下し、電源電圧
は２．１Ｖまで低下する。これは電源電圧が減少しなが
ら処理用素子（ＰＥ）が適正に動作することを行わせる
ために、Ｃｌｋに先行するＣｌｋ−Ｌでこの場合２回の
ステップで行われる。
圧プロットで示すように新たなタスクが実行されるため
にイネーブルされる。図３にしたがってその後のある時
間においては、タスクが完了するとマルチプロセッサ上
の負荷を減少させる。この負荷が減少したことにより、
クロック周波数は１００ＭＨｚにまで低下し、電源電圧
は２．１Ｖまで低下する。これは電源電圧が減少しなが
ら処理用素子（ＰＥ）が適正に動作することを行わせる
ために、Ｃｌｋに先行するＣｌｋ−Ｌでこの場合２回の
ステップで行われる。
【００２９】校正回路１２０は数種類の技術のうちの１
つを用いて、回路があるクロック周波数で動作するのに
必要な電圧を決定する。そのうちの１つの技術は、前掲
のKuroda著の文献に記載されている。処理用素子（Ｐ
Ｅ）（１０１〜１０４）の各々が処理用素子（ＰＥ）の
最終速度を制御するようなクリティカルパスを有するこ
とが認識されると、校正回路１２０は処理用素子（Ｐ
Ｅ）回路のクリティカルパスを含む処理用素子（ＰＥ）
回路の一部の２つのコピーを用いる。２つのコピーの内
１つは、若干遅くなるよう意図的に設計されたものであ
る。
つを用いて、回路があるクロック周波数で動作するのに
必要な電圧を決定する。そのうちの１つの技術は、前掲
のKuroda著の文献に記載されている。処理用素子（Ｐ
Ｅ）（１０１〜１０４）の各々が処理用素子（ＰＥ）の
最終速度を制御するようなクリティカルパスを有するこ
とが認識されると、校正回路１２０は処理用素子（Ｐ
Ｅ）回路のクリティカルパスを含む処理用素子（ＰＥ）
回路の一部の２つのコピーを用いる。２つのコピーの内
１つは、若干遅くなるよう意図的に設計されたものであ
る。
【００３０】これらの両方のコピーは、クロック信号Ｃ
ｌｋでかつライン１０２のＶdd−local の電源電圧から
動作して、その電圧が校正回路１２０内で調整され、一
方周波数Ｃｌｋでの動作は、若干遅い処理用素子（Ｐ
Ｅ）は適正に動作することはできないが、他の処理用素
子（ＰＥ）は適正に動作できるようになる。これにより
処理用素子（ＰＥ）は、それらが故障するかも知れない
ポイントよりもわずかに上の電源電圧から動作する。校
正回路１２０内の２本のクリティカルパスのコピーは、
処理用素子（ＰＥ）１０１〜１０４と同じような温度変
動を受けるので、Ｖdd−local の電源電圧は、温度変動
および異なる動作周波数仕様に適宜追従する。
ｌｋでかつライン１０２のＶdd−local の電源電圧から
動作して、その電圧が校正回路１２０内で調整され、一
方周波数Ｃｌｋでの動作は、若干遅い処理用素子（Ｐ
Ｅ）は適正に動作することはできないが、他の処理用素
子（ＰＥ）は適正に動作できるようになる。これにより
処理用素子（ＰＥ）は、それらが故障するかも知れない
ポイントよりもわずかに上の電源電圧から動作する。校
正回路１２０内の２本のクリティカルパスのコピーは、
処理用素子（ＰＥ）１０１〜１０４と同じような温度変
動を受けるので、Ｖdd−local の電源電圧は、温度変動
および異なる動作周波数仕様に適宜追従する。
【００３１】図２のシステムのオペレーティングシステ
ムを用いてシステム負荷の変動に反応する。より多くの
タスクが「実行すべき」リスト内に入ると処理用素子
（ＰＥ）１００のオペレーティングシステムは、つけ加
えられた計算要件のバンランスをとりる正しい方法で計
算しそのタスクをプロセッサに分ける。その後必要な動
作周波数を計算する。
ムを用いてシステム負荷の変動に反応する。より多くの
タスクが「実行すべき」リスト内に入ると処理用素子
（ＰＥ）１００のオペレーティングシステムは、つけ加
えられた計算要件のバンランスをとりる正しい方法で計
算しそのタスクをプロセッサに分ける。その後必要な動
作周波数を計算する。
【００３２】周波数は図３のステップ変動に示すよう
に、システム内に漸次プログラムされている。これによ
りＶdd−local の電源電圧と起こり得る回路故障上の過
剰なノイズを阻止している。例えば、システムが５０Ｍ
Ｈｚで動作して、７５ＭＨｚで動作する必要がある場合
には、クロック周波数は５ＭＨｚのような遅い速度でゆ
っくりと増加する。さらにまた上記したように、Ｖdd−
local の電源電圧が処理用素子（ＰＥ）を動作させるク
ロック周波数の増加に先立って増加すると、そして増加
した処理機能が必要とされる場合には、クロックは減少
した処理機能が十分満足するまで電源電圧の減少に先だ
って減少する。
に、システム内に漸次プログラムされている。これによ
りＶdd−local の電源電圧と起こり得る回路故障上の過
剰なノイズを阻止している。例えば、システムが５０Ｍ
Ｈｚで動作して、７５ＭＨｚで動作する必要がある場合
には、クロック周波数は５ＭＨｚのような遅い速度でゆ
っくりと増加する。さらにまた上記したように、Ｖdd−
local の電源電圧が処理用素子（ＰＥ）を動作させるク
ロック周波数の増加に先立って増加すると、そして増加
した処理機能が必要とされる場合には、クロックは減少
した処理機能が十分満足するまで電源電圧の減少に先だ
って減少する。
【００３３】Ｖdd−local の電源電圧は、回路が故障と
なる前のしばらくの間は低下するだけであるが、その時
点においてオペレーティングシステムは、不必要な処理
用素子（ＰＥ）を「シャットダウン」するためのゲート
クロック技術を採用する。当然のことながら電源電圧Ｖ
dd−local は負荷の関数として変動するという事実によ
り、処理用素子（ＰＥ）１０１〜１０４と処理用素子
（ＰＥ）１００の間のインタフェース（およびマルチプ
ロセッサチップと「外側世界」との間のインタフェー
ス）の必要性を示す。このことは従来のレベルコンバー
タ１５０によって達成される。これは処理用素子（Ｐ
Ｅ）１０１〜１０４の電圧レベルと処理用素子（ＰＥ）
１００の電圧レベルの間を基本的に変換する。
なる前のしばらくの間は低下するだけであるが、その時
点においてオペレーティングシステムは、不必要な処理
用素子（ＰＥ）を「シャットダウン」するためのゲート
クロック技術を採用する。当然のことながら電源電圧Ｖ
dd−local は負荷の関数として変動するという事実によ
り、処理用素子（ＰＥ）１０１〜１０４と処理用素子
（ＰＥ）１００の間のインタフェース（およびマルチプ
ロセッサチップと「外側世界」との間のインタフェー
ス）の必要性を示す。このことは従来のレベルコンバー
タ１５０によって達成される。これは処理用素子（Ｐ
Ｅ）１０１〜１０４の電圧レベルと処理用素子（ＰＥ）
１００の電圧レベルの間を基本的に変換する。
【００３４】動作周波数を負荷に合わせること、および
動作周波数を追跡するために電源電圧を調整するという
概念は、各処理用素子（ＰＥ）がそれ自身の電源電圧を
有するように拡張することができる。ある種のアプリケ
ーションにおいては、このアプローチの利点は明かであ
るが、特に全ての処理用素子（ＰＥ）に計算負荷が等し
く分散されるようなときにはチップ毎の電圧変更が最も
効率的であるということを理解したときには最も明かと
なる。
動作周波数を追跡するために電源電圧を調整するという
概念は、各処理用素子（ＰＥ）がそれ自身の電源電圧を
有するように拡張することができる。ある種のアプリケ
ーションにおいては、このアプローチの利点は明かであ
るが、特に全ての処理用素子（ＰＥ）に計算負荷が等し
く分散されるようなときにはチップ毎の電圧変更が最も
効率的であるということを理解したときには最も明かと
なる。
【００３５】しかし、ある種のアプリケーションにおい
ては、同時に等しく分担された負荷の片に分割すること
ができないようなタスクに遭遇したとき、マルチプロセ
ッサ内のある処理用素子（ＰＥ）は、より高い動作周波
数およびより高い動作電圧を必要とするようなタスクに
遭遇することがある。この場合、マルチプロセッサチッ
プ全体の周波数と電圧を上げる必要がある。
ては、同時に等しく分担された負荷の片に分割すること
ができないようなタスクに遭遇したとき、マルチプロセ
ッサ内のある処理用素子（ＰＥ）は、より高い動作周波
数およびより高い動作電圧を必要とするようなタスクに
遭遇することがある。この場合、マルチプロセッサチッ
プ全体の周波数と電圧を上げる必要がある。
【００３６】チップ内の各処理用素子（ＰＥ）に対し、
別々の電源を用いることはオペレーティングシステムが
独立にプログラムを最低の動作周波数にさせ、各処理用
素子（ＰＥ）に対し最低の電源電圧にすることによりこ
の制限を解決できる。このような構成例を図４に示す。
図４の各処理用素子（ＰＥ）は、処理用素子（ＰＥ）１
００の機能を実行する（ただし処理用素子（ＰＥ）間で
タスクを分割しない場合を除いて）独立のコントローラ
を必要とする。
別々の電源を用いることはオペレーティングシステムが
独立にプログラムを最低の動作周波数にさせ、各処理用
素子（ＰＥ）に対し最低の電源電圧にすることによりこ
の制限を解決できる。このような構成例を図４に示す。
図４の各処理用素子（ＰＥ）は、処理用素子（ＰＥ）１
００の機能を実行する（ただし処理用素子（ＰＥ）間で
タスクを分割しない場合を除いて）独立のコントローラ
を必要とする。
【００３７】図４に示すように、全てのコントローラは
１個のコントローラ２００で実現され、これは他の処理
素子を含む集積回路の別の処理素子でもよい。各処理素
子は、校正回路１２０と、ｄｃ−ｄｃコンバータ１３０
と，Ｌ−Ｃ回路１４０のような電圧変換回路とを必要と
する。コントローラ２００が処理用素子（ＰＥ）間で図
４のマルチプロセッサチップに対しタスクを割り当て
る。
１個のコントローラ２００で実現され、これは他の処理
素子を含む集積回路の別の処理素子でもよい。各処理素
子は、校正回路１２０と、ｄｃ−ｄｃコンバータ１３０
と，Ｌ−Ｃ回路１４０のような電圧変換回路とを必要と
する。コントローラ２００が処理用素子（ＰＥ）間で図
４のマルチプロセッサチップに対しタスクを割り当て
る。
【００３８】個々の処理用素子（ＰＥ）が動作する周波
数が、マルチプロセッサチップが採用されているシステ
ム内で互いに他の素子とは異なる場合には、同期の問題
を解決しなければならない。即ち、同期系が異なる周波
数で動作する処理用素子（ＰＥ）間（または他のシステ
ム素子）間でのデータを通信するのに必要な場合には、
同期化システムを採用しなければならない。
数が、マルチプロセッサチップが採用されているシステ
ム内で互いに他の素子とは異なる場合には、同期の問題
を解決しなければならない。即ち、同期系が異なる周波
数で動作する処理用素子（ＰＥ）間（または他のシステ
ム素子）間でのデータを通信するのに必要な場合には、
同期化システムを採用しなければならない。
【００３９】マルチプロセッサに割り当てられたタスク
の集合体が、所定の時間に完了するように周波数を調整
することが可能である。このような場合、マルチプロセ
ッサが採用されているシステム内で、マルチプロセッサ
対他の素子の同期の問題は最少となる。しかし、このこ
とはマルチプロセッサチップの処理用素子（ＰＥ）間で
のデータを交換する際は同期化の問題が依然として残
る。
の集合体が、所定の時間に完了するように周波数を調整
することが可能である。このような場合、マルチプロセ
ッサが採用されているシステム内で、マルチプロセッサ
対他の素子の同期の問題は最少となる。しかし、このこ
とはマルチプロセッサチップの処理用素子（ＰＥ）間で
のデータを交換する際は同期化の問題が依然として残
る。
【００４０】このような同期化を実行するためには、図
４の装置内の各処理用素子（ＰＥ）は、レベルコンバー
タ１５０，非同期通信ネットワーク１６０を含む装置に
接続されている。レベルコンバータ１５０は処理用素子
（ＰＥ）の可変電圧スイングを固定レベルのスイングに
変換し、非同期通信ネットワーク１６０は異なるクロッ
ク領域の問題を解決する。
４の装置内の各処理用素子（ＰＥ）は、レベルコンバー
タ１５０，非同期通信ネットワーク１６０を含む装置に
接続されている。レベルコンバータ１５０は処理用素子
（ＰＥ）の可変電圧スイングを固定レベルのスイングに
変換し、非同期通信ネットワーク１６０は異なるクロッ
ク領域の問題を解決する。
【００４１】マルチプロセッサにおける上記の原理は、
他のシステム構成にも拡張可能である。これには異なる
周波数と動作電圧で動作する複数の別々のプロセッサ素
子およびプロセッサ素子として通常は見なされないよう
な素子を具備するシステムを含む。例えば、高速メモリ
内にパソコンの異なるアプリケーション用のプログラム
構造とデータを維持することは現在一般的に用いられて
いる手法である。
他のシステム構成にも拡張可能である。これには異なる
周波数と動作電圧で動作する複数の別々のプロセッサ素
子およびプロセッサ素子として通常は見なされないよう
な素子を具備するシステムを含む。例えば、高速メモリ
内にパソコンの異なるアプリケーション用のプログラム
構造とデータを維持することは現在一般的に用いられて
いる手法である。
【００４２】新たなアプリケーションが呼び出される
と、より多くの情報がこの高速メモリ内に記録され、そ
れはメモリが満杯になるまで行われる。その後新たなア
プリケーションが読み出されると、高速メモリ内の情報
の一部は廃棄され、別の情報がより遅いハードディスク
内に記憶され、この開放されたメモリに新たなアプリケ
ーションが入れられる。高速メモリ内に記憶されている
メモリは、新たなアプリケーションが読み出される前に
は、古くアクセスされる可能性が低いと予測されてい
る。
と、より多くの情報がこの高速メモリ内に記録され、そ
れはメモリが満杯になるまで行われる。その後新たなア
プリケーションが読み出されると、高速メモリ内の情報
の一部は廃棄され、別の情報がより遅いハードディスク
内に記憶され、この開放されたメモリに新たなアプリケ
ーションが入れられる。高速メモリ内に記憶されている
メモリは、新たなアプリケーションが読み出される前に
は、古くアクセスされる可能性が低いと予測されてい
る。
【００４３】このような予測の下に高速メモリの一部は
ゆっくりと開放される（保持されるのに必要なデータの
一部を記憶している）。即ち、より低いクロック周波数
が高速メモリとハードディスクと共にそれに対応して低
い電源電圧が適用される、その結果ハードディスクの操
作と高速メモリの操作の両方において全体的な電力削減
が可能となる。
ゆっくりと開放される（保持されるのに必要なデータの
一部を記憶している）。即ち、より低いクロック周波数
が高速メモリとハードディスクと共にそれに対応して低
い電源電圧が適用される、その結果ハードディスクの操
作と高速メモリの操作の両方において全体的な電力削減
が可能となる。
【００４４】上記の説明において本発明の一実施例にお
いては、マルチプロセッサチップ内の全ての処理用素子
（ＰＥ）は、１個の制御された電源電圧で駆動されてい
る。上記の他の実施例においては、マルチプロセッサチ
ップ内の各処理用素子（ＰＥ）は、それ自身の個々に制
御された電源電圧により駆動される。しかし、この中間
が存在する、即ちマルチプロセッサチップの処理用素子
（ＰＥ）は、グループに分割され各グループの処理用素
子（ＰＥ）はそれ自身の制御された電源電圧で動作する
よう構成することもできる。他の例を引用すると、図２
の実施例は最低の電源電圧を確立するためにほとんど同
一の２個のクリティカルパスの回路を採用している。別
の構成例としては、電圧は図１に示したのとは異なる予
め設定された周波数−電圧の関係にしたがって設定する
こともできる。
いては、マルチプロセッサチップ内の全ての処理用素子
（ＰＥ）は、１個の制御された電源電圧で駆動されてい
る。上記の他の実施例においては、マルチプロセッサチ
ップ内の各処理用素子（ＰＥ）は、それ自身の個々に制
御された電源電圧により駆動される。しかし、この中間
が存在する、即ちマルチプロセッサチップの処理用素子
（ＰＥ）は、グループに分割され各グループの処理用素
子（ＰＥ）はそれ自身の制御された電源電圧で動作する
よう構成することもできる。他の例を引用すると、図２
の実施例は最低の電源電圧を確立するためにほとんど同
一の２個のクリティカルパスの回路を採用している。別
の構成例としては、電圧は図１に示したのとは異なる予
め設定された周波数−電圧の関係にしたがって設定する
こともできる。
【００４５】レベルコンバータ１５０が、図２では処理
用素子（ＰＥ）１００と他の処理用素子（ＰＥ）との間
に配置することができるが、これは処理用素子（ＰＥ）
１００がＶddで動作しないからである。処理用素子（Ｐ
Ｅ）１００はまたＶdd−local で動作しないこともあ
り、この場合レベルコンバータが処理用素子（ＰＥ）１
００と相互作用する図２の回路の入力／出力ポート間に
配置される。
用素子（ＰＥ）１００と他の処理用素子（ＰＥ）との間
に配置することができるが、これは処理用素子（ＰＥ）
１００がＶddで動作しないからである。処理用素子（Ｐ
Ｅ）１００はまたＶdd−local で動作しないこともあ
り、この場合レベルコンバータが処理用素子（ＰＥ）１
００と相互作用する図２の回路の入力／出力ポート間に
配置される。
【００４６】電源回路は、図２に示すような回路外に素
子を有する必要はない。集積回路内で完全に製造される
ような回路設計も存在する。
子を有する必要はない。集積回路内で完全に製造される
ような回路設計も存在する。
【００４７】適宜のタイミング状態が適合する場合に
は、図３の電圧と周波数の２段階の適用をやめるような
変形例も実現可能である。
は、図３の電圧と周波数の２段階の適用をやめるような
変形例も実現可能である。
【図面の簡単な説明】
【図１】０．３５μｍ技術のＣＭＯＳチップにおいて電
源電圧と最大動作周波数との関係を示すグラフ
源電圧と最大動作周波数との関係を示すグラフ
【図２】本発明による電源電圧制御制御機能を有するマ
ルチプロセッサチップのブロック図
ルチプロセッサチップのブロック図
【図３】図２の電圧制御クロックＣｌｋと図２の処理用
素子に加えられるクロックＣｌｋ−Ｌと処理素子に加え
られる電源電圧Ｖdd−local の間の関係を示すグラフ
素子に加えられるクロックＣｌｋ−Ｌと処理素子に加え
られる電源電圧Ｖdd−local の間の関係を示すグラフ
【図４】各処理用素子に固有の電源電圧制御機能を有す
るマルチプロセッサチップのブロック図
るマルチプロセッサチップのブロック図
１００，１０１，１０２，１０３，１０４ 処理用素子
（ＰＥ） １１０ 位相ロックループ周波数合成回路 １２０ 校正回路 １３０ ｄｃ−ｄｃコンバータ １４０ Ｌ−Ｃ回路 １５０ レベルシフタ １６０ 非同期通信ネットワーク
（ＰＥ） １１０ 位相ロックループ周波数合成回路 １２０ 校正回路 １３０ ｄｃ−ｄｃコンバータ １４０ Ｌ−Ｃ回路 １５０ レベルシフタ １６０ 非同期通信ネットワーク
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 クリストファー ジョン ニコル オーストラリア，スプリングウッド エ ヌ．エス．ダブリュー，チェイセリング アベニュー 12 (72)発明者 カンワー ジット シン アメリカ合衆国，07730 ニュージャージ ー，ハズレット，ケリー ドライブ 23
Claims (46)
- 【請求項１】 （Ａ）割り当てられたタスクを実行する
ために割り当てられた時間を確認するステップと、 （Ｂ）前記の割り当てられた時間内で割り当てられたタ
スクを完全に実行するために、サブ回路が動作しなけれ
ばならない周波数以上の最低周波数を決定するステップ
と、 （Ｃ）前記サブ回路の特性に基づいて、前記決定された
周波数でサブ回路の適正な動作を確認するために、前記
サブ回路に加わる電源電圧を最低のレベルに設定するス
テップとからなることを特徴とするシステムのサブ回路
の電力消費を制御する方法。 - 【請求項２】 （Ｄ）前記サブ回路が動作すべき周波数
が、前記所定の周波数に設定され、前記電圧が設定され
た後、前記タスクを実行するステップをさらに有するこ
とを特徴とする請求項１記載の方法。 - 【請求項３】 マルチプロセッササブ回路内で実行さ
れ、前記割り当てられたタスクは複数のサブタスクを含
み、 （Ｅ）前記マルチプロセッササブ回路の複数のプロセッ
サに前記サブタスクを割り当てるステップと、 をさらに有し、 その結果前記プロセッサの中の１つが、他のプロセッサ
のサブタスクの処理負荷に比較して最大の処理負荷を実
行し、 前記（Ｅ）のステップは、前記（Ｂ）のステップの前に
実行され、 前記（Ｂ）のステップは、割り当てられた時間内に割り
当てられたサブタスクの処理を完全に実行すために、前
記最大のサブタスクの負荷を実行するプロセッサが動作
する最低周波数を確認することを特徴とする請求項１記
載の方法。 - 【請求項４】 （Ｆ）前記（Ｅ）のステップにしたがっ
て、前記プロセッサにサブタスクを割り当てるステップ
をさらに有することを特徴とする請求項３記載の方法。 - 【請求項５】 前記ステップは、マルチプロセッサ集積
回路内で実行されることを特徴とする請求項１記載の方
法。 - 【請求項６】 前記ステップは、個々の共に動作する処
理装置を含む回路内で実行されることを特徴とする請求
項１記載の方法。 - 【請求項７】 前記決定された周波数は、予め設定され
た周波数の増分量の倍数である値を採ることを特徴とす
る請求項１記載の方法。 - 【請求項８】 前記（Ｃ）のステップは、一方が他方よ
り短い以外は同一の２つの回路の動作状態に反応するこ
とを特徴とする請求項１記載の方法。 - 【請求項９】 本発明の方法は集積回路内で実行され、
前記２つの回路は前記集積回路内に含まれることを特徴
とする請求項８記載の方法。 - 【請求項１０】 前記（Ｃ）のステップは、前記２個の
回路のうちの短い方は故障した動作状態にあり、他方は
作動動作状態にあるように電源電圧を調整することを特
徴とする請求項８記載の方法。 - 【請求項１１】 （Ｇ）割り当てられた時間内で前記割
り当てられたタスクを完全に実行するために、新たなタ
スクが割り当てられたときには、サブ回路が動作しなけ
ればならない周波数以上の新たな最低周波数を決定する
ステップと、 （Ｈ）前記新たな動作周波数は、前記サブ回路に対し設
定されるべきかを決定するために、最低周波数を新たな
最低周波数と比較するステップと、 （Ｉ）前記（Ｈ）のステップが、新たな最低周波数は前
記最低周波数よりも低いと決定したときには、前記サブ
回路が動作するよう設定された周波数を低減し、その後
サブ回路に加えられる電源電圧を低減するステップと、 （Ｊ）前記（Ｈ）のステップが、新たな最低周波数は前
記最低周波数よりも高くなければならなときに、サブ回
路に加えられる電源電圧を増加し、その後前記サブ回路
が動作するよう設定された周波数を前記新たな最低周波
数まで増加させるステップとをさらに有することを特徴
とする請求項２記載の方法。 - 【請求項１２】 前記サブ回路の特性は周波数と電源電
圧との間の関係で表されることを特徴とする請求項１記
載の方法。 - 【請求項１３】 （Ｋ）前記サブ回路の出力レベルを標
準レベルに変換するステップをさらに有することを特徴
とする請求項１記載の方法。 - 【請求項１４】 （Ｌ）前記サブ回路の出力信号を前記
システムのタイミング信号に同期させるステップをさら
に有することを特徴とする請求項１記載の方法。 - 【請求項１５】 適用されたタスクと、前記タスクを実
行するための時間間隔の仕様に応答して、前記時間間隔
内で前記適用されたタスクを完全に実行するように最低
の動作周波数であるプロセッサの動作周波数を生成する
コントローラと、 前記コントローラに応答して、前記プロセッサの電源電
圧の生成を指示する校正回路と、 前記校正回路に応答して前記プロセッサの電源電圧を生
成し、この電源電圧を前記プロセッサに与える電源と、 からなる回路において、 前記コントローラは、前記プロセッサに対し、前記電源
電圧が前記プロセッサに加えられた後、および前記プロ
セッサに加えられたクロック周波数が動作の最低周波数
に設定された後、前記プロセッサが前記タスクを実行す
るよう前記コントローラが指示し、その結果前記適用さ
れたタスクが前記時間間隔内で完全に終了することを特
徴とする回路。 - 【請求項１６】 前記プロセッサと前記校正回路と前記
電源の増幅素子の全てが、１個の回路基板上にあること
を特徴とする請求項１５記載の回路。 - 【請求項１７】 前記プロセッサと前記校正回路と前記
電源の増幅素子の全てが、集積回路内に形成されること
を特徴とする請求項１５記載の回路。 - 【請求項１８】 前記回路の入力／出力ポートと前記プ
ロセッサ間に配置されたレベルコンバータ回路をさらに
有し、 前記入力／出力ポートと前記プロセッサ間を通る電圧レ
ベルを変換することを特徴とする請求項１５記載の回
路。 - 【請求項１９】 前記コントローラは、前記校正回路に
加えられる第１周波数の第１クロック信号と、前記プロ
セッサに加えられる第２周波数の第２クロック信号とを
生成するクロック信号生成器を有し、 前記第２周波数は、第１周波数またはそれ以下の周波数
に設定されることを特徴とする請求項１５記載の回路。 - 【請求項２０】 前記コントローラは、前記適用された
タスクの結果、前記コントローラが前記プロセッサの現
在の動作周波数よりも高い動作周波数を生成するときに
は、前記校正回路に対し前記電源電圧を増加させるよう
指示し、前記校正回路が前記電源電圧を増加させるよう
指示されたときには、前記コントローラは前記電源電圧
が増加した後のみ、前記第２周波数を前記第１周波数に
設定することを特徴とする請求項１９記載の回路。 - 【請求項２１】 前記コントローラは、前記適用された
タスクの結果、前記コントローラが前記プロセッサの現
在の動作周波数よりも低い動作周波数を生成するときに
は、前記校正回路に対し前記電源電圧を減少させるよう
指示し、前記校正回路が前記電源電圧を減少させるよう
指示されたときには、前記コントローラは前記電源電圧
が減少する前に、前記第２周波数を前記第１周波数より
低い周波数に設定することを特徴とする請求項１５記載
の回路。 - 【請求項２２】 前記コントローラは、前記適用された
タスクの結果、前記コントローラが前記プロセッサの現
在の動作周波数よりも高い動作周波数を生成するときに
は、前記校正回路に対し前記電源電圧を増加させるよう
指示し、前記校正回路が前記電源電圧を増加させるよう
指示されたときには、前記コントローラは前記電源電圧
が増加した後のみ前記第２周波数を前記第１周波数に設
定することを特徴とする請求項１５記載の回路。 - 【請求項２３】 前記コントローラは、前記適用された
タスクの結果、前記コントローラが前記プロセッサの現
在の動作周波数よりも低い動作周波数を生成するときに
は、前記校正回路に対し前記電源電圧を減少させるよう
指示し、前記校正回路が前記電源電圧を減少させるよう
指示されたときには、前記コントローラは前記電源電圧
が減少する前に、前記第２周波数を前記第１周波数より
低い周波数に設定することを特徴とする請求項１９記載
の回路。 - 【請求項２４】 前記タスクは、複数のサブタスクを含
み、 前記プロセッサは、複数の処理用素子を含み、 前記コントローラは、前記処理用素子に前記サブタスク
を区分けし、前記区分けに基づいて前記プロセッサの動
作周波数を生成することを特徴とする請求項１５記載の
回路。 - 【請求項２５】 前記コントローラは、前記時間間隔内
で実行を完了する最も負荷の重い処理用素子用に最低の
動作周波数を評価することにより前記プロセッサの動作
周波数を生成し、 前記最も負荷の重い処理用素子は、全体として最大の処
理時間を必要とするようなサブタスクが割り当てられた
処理用素子であることを特徴とする請求項２４記載の回
路。 - 【請求項２６】 前記コントローラは、処理負荷基準に
基づいて複数の処理用素子間で等しくサブタスクを区分
けする目的で前記サブタスクを区分けすることを特徴と
する請求項２５記載の回路。 - 【請求項２７】 前記処理用素子の入力／出力ポートに
接続されたレベルコンバータをさらに有することを特徴
とする請求項２４記載の回路。 - 【請求項２８】 前記処理用素子と前記コントローラと
前記校正回路と前記電源の増幅素子は、集積回路内で形
成されることを特徴とする請求項２４記載の回路。 - 【請求項２９】 前記校正回路は、前記プロセッサの少
なくとも一部の２個のコピーを含み、 １つのコピーは、前記プロセッサ内で前記部分が動作す
るのと同じ高速で動作し、 前記他のコピーは、低速で動作することを特徴とする請
求項１５記載の回路。 - 【請求項３０】 前記プロセッサは、Ｎ個の処理用素子
を有し、 前記コントローラは、Ｎ個のコントローラのサブモジュ
ールを有し、 前記校正回路は、Ｎ個の校正回路サブモジュールを有
し、 前記電源は、Ｎ個の電源モジュールを有し、 前記ｉ番目の校正回路サブモジュールは、ｉ番目のコン
トローラサブモジュールに応答してｉ番目の電源モジュ
ールに指示を出し、 前記ｉ番目の電源モジュールは、パワーをｉ番目の処理
用素子に与え、 前記ｉ番目の処理用素子は、前記ｉ番目のコントローラ
サブモジュールに応答することを特徴とする請求項１５
記載の回路。 - 【請求項３１】 前記プロセッサと前記校正回路と前記
電源の増幅素子は、集積回路内に形成されることを特徴
とする請求項３０記載の回路。 - 【請求項３２】 前記タスクを受け入れる処理用素子を
さらに有し、 前記タスクは、複数のサブタスクを有するときにはＮ個
の処理用素子間で前記サブタスクを分けることを特徴と
する請求項３１記載の回路。 - 【請求項３３】 前記タスクを受け取る前記処理用素子
とプロセッサと校正回路と前記電源の増幅素子とは、集
積回路内で形成されることを特徴とする請求項３２記載
の回路。 - 【請求項３４】 前記コントローラ内に前記Ｎ個の処理
用素子の少なくとも１つの電源を切る手段をさらに有す
ることを特徴とする請求項３０記載の回路。 - 【請求項３５】 前記処理用素子の各々と関連づけら
れ、前記処理用素子の入力／出力ポートに接続されるレ
ベルコンバータをさらに有することを特徴とする請求項
３０記載の回路。 - 【請求項３６】 前記レベルコンバータに接続された同
期化回路をさらに有することを特徴とする請求項３５記
載の回路。 - 【請求項３７】 コントローラ処理用素子と、 複数のタスク取扱い処理用素子と、 前記コントローラ処理用素子に応答して、前記プロセッ
サの電源電圧の生成を指示する校正回路と、 前記校正回路に応答して、前記タスク取扱い用処理用素
子の電源電圧を生成する電源回路とを有し、 前記コントローラ処理用素子は、前記タスク取扱い処理
用素子に対し、選択された処理周波数でタスクを実行す
るよう指示することを特徴とする回路。 - 【請求項３８】 前記コントローラ処理用素子と、タス
ク取扱い処理用素子と、校正回路は１個の回路基板上に
形成されることを特徴とする請求項３７記載の回路。 - 【請求項３９】 前記コントローラ処理用素子と、タス
ク取扱い処理用素子と、校正回路は集積回路内に形成さ
れることを特徴とする請求項３７記載の回路。 - 【請求項４０】 前記コントローラ処理用素子と、前記
タスク取扱い処理用素子との間に配置されたレベルコン
バータをさらに有することを特徴とする請求項３７記載
の回路。 - 【請求項４１】 適用されたタスクと、前記タスクを実
行するための時間間隔の仕様に応答して、前記時間間隔
内で前記適用されたタスクを完全に実行するように最低
の動作周波数であるプロセッサの動作周波数を生成する
第１手段と、 前記第１手段に応答して、前記プロセッサの電源電圧の
生成を指示する第２手段と、 前記第２手段に応答して前記プロセッサの電源電圧を生
成し、この電源電圧を前記プロセッサに与える第３手段
と、 からなる回路において、 前記１手段は、前記プロセッサに対し、前記電源電圧が
前記プロセッサに加えられた後、および前記プロセッサ
に加えられたクロック周波数が動作の最低周波数に設定
された後、前記プロセッサが前記タスクを実行するよう
前記第１手段が指示し、その結果前記適用されたタスク
が前記時間間隔内で完全に終了することを特徴とする回
路。 - 【請求項４２】 割り当てられたタスクを割り当てられ
た時間間隔内で完了するために、前記プロセッサを動作
させるのに必要な周波数の関数として、前記プロセッサ
に電源電圧を加えるステップを含むプロセッサの動作方
法。 - 【請求項４３】 前記関数は、前記プロセッサ内の電力
消費を最少にするものであることを特徴とする請求項４
２記載の方法。 - 【請求項４４】 前記周波数は、割り当てられた時間間
隔内に前記タスクを完了できるような最低レベルに設定
されることを特徴とする請求項４２記載の方法。 - 【請求項４５】 前記ステップは、リアルタイムのオペ
レーティングシステムの制御の下で前記プロセッサ内で
実行されることを特徴とする請求項５記載の方法。 - 【請求項４６】 前記割り当てられたタスクは、複数の
サブタスクを有し、前記方法は、前記プロセッサ内で前
記リアルタイムのオペレーティングシステムの制御下で
実行され、前記マルチプロセッササブ回路のプロセッサ
間で前記タスクを割り当てるステップをさらに有するこ
とを特徴とする請求項４５記載の方法。
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