JP2000059696A

JP2000059696A - 撮像装置及びそれを用いた撮像システム

Info

Publication number: JP2000059696A
Application number: JP10221680A
Authority: JP
Inventors: Seiji Hashimoto; 誠二橋本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-08-05
Filing date: 1998-08-05
Publication date: 2000-02-25
Anticipated expiration: 2018-08-05
Also published as: JP3524391B2

Abstract

(57)【要約】【課題】高画素のセンサーから低画素の信号を読出す
時、センサー内で信号を加算し、低速にかつ高感度な信
号を低消費電力で得る。【解決手段】複数の光電変換部と該複数の光電変換部
からの信号が入力される共通アンプとを配置した単位セ
ルＳが複数列配列された撮像装置において、複数の光電
変換部からの信号を前記共通アンプの入力部で任意に加
算切替える加算切替手段（Ｖ_o，Ｓ_o、Ｖ_e，Ｓ_e）を有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は撮像装置及びそれを
用いた撮像システムに係わり、特に複数の光電変換部と
該複数の光電変換部からの信号が入力される共通アンプ
とを配置した単位セルが複数列配列された撮像装置及び
それを用いた撮像システムに関する。

【０００２】

【従来の技術】１９９８年から米国でデジタル放送が開
始され、２００６年にはＮＴＳＣ放送（５２５Ｖ）が廃
止され、ＴＶ放送は全てＨＤデジタルにする計画があ
る。またデジタルスチルカメラは１３０万画素のものが
市場を席巻する勢いである。このことは、高画素のセン
サーから高解像度信号と低解像度信号を必要に応じて出
力することが望まれることを意味する。

【０００３】こういう状況のなか、ＣＣＤでは画素サイ
ズのシュリンク化（縮小化）が進んでいる。しかし、５
μｍ□サイズ程度のＣＣＤでは高速読出しができず、現
状では６０万画素、６０フレーム／秒程度のものが製品
化されるに留まっている。

【０００４】一方、ＣＭＯＳ製造プロセスと同様のプロ
セスで作製される、ＣＭＯＳセンサーはランダムアクセ
スが可能であるので、将来の高速化に適したセンサーと
して期待されている。

【０００５】ところで、高画素数のセンサーから低画素
数を読出す場合、間引き走査を行うことで低画素の情報
を得ることができる。この間引き走査において、ＣＣＤでは不要な水平ラインの画素信号を水平シフ
トレジスタに設けたオーバーフロードレインに捨ててい
た。ＣＭＯＳセンサーでは必要な画素のみを読み出して
いた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記
のＣＣＤの間引き走査では、不要な画素の電荷も転送す
るので無駄な電力を要する。また不要な信号は間引いて
捨てるので、低サンプリングによるモアレが発生する。
また上記の間引き走査でも同様にモアレが発生する。

【０００７】本発明の目的は、高画素のセンサーから低
画素の信号を読出す時、センサー内で信号を加算し、低
速にかつ高感度な信号を低消費電力で得ることにある。

【０００８】

【課題を解決するための手段】本発明の撮像装置は、複
数の光電変換部と該複数の光電変換部からの信号が入力
される共通アンプとを配置した単位セルが複数列配列さ
れた撮像装置において、前記複数の光電変換部からの信
号を前記共通アンプの入力部で任意に加算切替える加算
切替手段を有することを特徴とする。

【０００９】本発明の撮像システムは、前記本発明の撮
像装置と、該撮像装置へ光を結像するレンズと、該撮像
装置からの出力信号を処理する信号処理回路とを有する
ことを特徴とする。

【００１０】

【発明の実施の形態】まず、本発明の説明に先だって、
公知の関連技術との違いについて説明する。

【００１１】暗い被写体を撮像する場合、ＣＭＯＳセン
サーでは垂直２画素の信号を加算することは既に行われ
ている。例えば、特開平９−４６５９６号公報の図４に
は同時刻に垂直方向の上下２つの光電変換部の信号をセ
ル内で加算することが記載されている。しかし、種々の
加算読み出しの切替え、例えば垂直方向の光電変換部の
信号の加算と、水平方向の光電変換部の信号の加算との
切替えを可能とする加算切替え手段については開示がな
い。

【００１２】また、垂直方向の２画素又は３以上の画素
の光電変換部について一つの増幅手段を設けることにつ
いては、特開平４−４６１号公報に開示され、水平・垂
直方向の４画素の光電変換部について一つの増幅手段を
設けることについては、特開昭６３−１００８７９号公
報に開示されているが、いずれも加算処理や、加算読出
しの切替えについての開示はない。

【００１３】本発明は複数の光電変換部からの信号を共
通アンプの入力部で任意に加算切替える加算切替手段を
設けることで、表１に示すような種々の加算読み出し、
全画素読出しの切替えが可能となる。

【００１４】図３にセンサー信号読み出しモードを説明
するためセンサー概略図を示す。

【００１５】ここでは、センサーの有効画素数１３０万
画素（≒１０２４Ｖ×１２８０Ｈ）とし、不図示の共通
アンプに４つの光電変換部（例えばａ₁₁，ａ₁₂，ａ₂₁，
ａ₂₂）を配置して構成したセンサーである。このセンサ
ーから本発明により、例えば表１に示す、Ａ．全画素独
立、Ｂ．垂直水平４画素加算、Ｃ．水平２画素加算、
Ｄ．垂直２画素加算の各読出しモードの切替えが可能と
なる。なお、本発明は特に４つの光電変換部に一つの共
通アンプを設けた場合に限定されず、３つの光電変換部
あるいは５以上の光電変換部に対して一つの共通アンプ
を設けた場合にも適用される。

【００１６】

【表１】上記表１のＡの全画素読出しモードは、解像度優先の読
出しモードであり、例えばデジタルスチルカメラのプロ
グレッシブ（ノンインタレース）１０２４ライン駆動に
好適に用いられる。読出しは１水平走査毎に順次Ｖ₁ラ
イン（ａ₁₁，ａ ₁₂，・・・），Ｖ₂ライン（ａ₂₁，ａ₂₂，・
・・），・・・Ｖ₁₀₂₄ラインと読出される。

【００１７】この時の感度を１とする（感度はフレーム
周波数、インタレースとノンインタレースなどのモード
の違いによる蓄積時間により異なるので、ここでは加算
する画素数比のみで表わす）。

【００１８】上記表１のＢの垂直・水平４画素加算読出
しモードは、例えばＮＴＳＣのインタレース駆動に好適
に用いられる。奇数フィールドではＶ₁・Ｖ₂ライン、
Ｖ₅・Ｖ₆ラインの順に、偶数フィールドではＶ₃・Ｖ
₄ライン、Ｖ₇・Ｖ₈ラインと順に読出す。信号は４画
素加算するのでＶ₁・Ｖ₂ラインではａ₁₁＋ａ₁₂＋ａ ₂₁
＋ａ₂₂，ａ₁₃＋ａ₁₄＋ａ₂₃＋ａ₂₄，・・・となる。

【００１９】加算後の画素数は５１２Ｖ×６４０Ｈとな
るが、４８０Ｖ×６４０Ｈの信号を利用すればＮＴＳＣ
信号となる。感度は上記Ａの全画素読出しの４倍（イン
タレースを考慮すると×８）になる。

【００２０】上記表１のＣの水平２画素加算読出しモー
ドは、隣接する水平方向２画素の信号を加算する。その
結果、読出しはＶ₁ライン（ａ₁₁＋ａ₁₂，ａ₁₃＋ａ₁₄，
・・・），・・・，Ｖ₁₀₂₄ラインとなる。

【００２１】上記表１のＤの垂直２画素加算読出しモー
ドは、隣接する垂直方向２画素の信号を加算する。その
結果、読出しはＶ₁・Ｖ₂ライン（ａ₁₁＋ａ₂₁，ａ₁₂＋
ａ₂₂，・・・），・・・，Ｖ₁₀₂₃・Ｖ₁₀₂₄ラインとなる。

【００２２】上記表１のＢ、Ｃ、Ｄの各読出しモードは
低照度の感度アップ、撮影モニターの画素数が少ない
時、記録系の容量を少なくしたい時、小電力モードの時
などに利用する。

【００２３】図１は撮像装置の構成を示す概略図、図２
は図１の撮像装置の単位セルＳの構成を示す図である。

【００２４】図２に示すように、単位セルＳは、共通ア
ンプ１つに光電変換部４つ（ここでは、ａ₁₁，ａ₁₂，ａ
₂₁，ａ₂₂）を配置して構成されている。その他の単位セ
ルについても同様な構成となっている。なお、ここでは
共通アンプは増幅手段ＭSF、リセット手段ＭRES、選択
手段ＭSELから構成され、共通アンプの入力部は増幅手
段ＭSFのゲート部である。

【００２５】４画素単位で、水平方向の上２光電変換部
（ａ₁₁，ａ₁₂）の信号転送を制御するラインを奇数の垂
直シフトレジスタＶ_o（Ｖ_o1，Ｖ_o2，Ｖ_o3，・・・）に接
続し、水平方向の下２光電変換部（ａ₂₁，ａ₂₂）の信号
転送を制御するラインを偶数の垂直シフトレジスタＶ_e
（Ｖ_e1，Ｖ_e2，Ｖ_e3，・・・）に接続する。共通アンプの
リセットスイッチＭRES及びセレクトスイッチＭSELは奇
数の選択回路Ｓ_o（Ｓ _o1，Ｓ_o2，・・・）と偶数の選択回
路Ｓ_e（Ｓ_e1，Ｓ_e2，・・・）を経てそれぞれの垂直シフ
トレジスタＶ_o，Ｖ_eに接続される。垂直シフトレジス
タＶ_o，Ｖ_eと選択回路Ｓ_o，Ｓ_eは独立に制御するこ
とができる。この垂直シフトレジスタＶ_o，Ｖ_eと選択
回路Ｓ_o，Ｓ_eは加算切替手段を構成する。

【００２６】表１の読出しモードに応じた垂直シフトレ
ジスタの駆動例を図４に示す。図４（ａ）はノンインタ
レース（プログレッシブ）駆動で、垂直シフトレジスタ
Ｖ_oより制御信号φ_o（φ_o11，φ_o12，φ_o21，φ_o22，・
・・）を出力し、垂直シフトレジスタＶ_eより制御信号φ
_e（φ_e11，φ_e12，φ_e21，φ_e22，・・・）を出力して１
Ｈ毎に順次走査し、各水平ラインの画素信号を順次制御
する。この駆動では、各画素独立読出し、あるいは水平
２画素加算読出しが可能である。

【００２７】図４（ｂ）は共通アンプ４画素単位又は垂
直２画素単位で２ライン同時駆動を行う例である。垂直
シフトレジスタＶ_oからの制御信号φ_oと垂直シフトレ
ジスタＶ_eからの制御信号φ_eを同相駆動する。この駆
動では、垂直２画素信号加算読出し、あるいは垂直・水
平４画素信号加算読出しが可能である。

【００２８】以下、表１に示した読出しモードについて
タイミングチャートを用いて更に説明する。

【００２９】図５に読出しモードＡ（全画素読出し）の
タイミングチャートを示す。

【００３０】水平ブランキング期間（ＨＢＬＫ）に、画
素で光電変換された信号の転送と、光電変換の初期状態
へのリセット動作を行う。１行目の光電変換部行の信号
転送、リセット動作は奇数の垂直シフトレジスタＶ_o及
び奇数の選択回路Ｓ_oにより制御される。

【００３１】期間Ｔ₁では、パルスφ_RVで垂直信号線を
リセットし、信号線上の残留電荷の除去を行うととも
に、パルスφ_TN1，φ_TN2，φ_TS1，φ_TS2で一時蓄積用容
量Ｃ_TN ₁，Ｃ_TN2，Ｃ_TS1，Ｃ_TS2上の残留電荷の除去を行
う。

【００３２】期間Ｔ₂では、１行目の光電変換部行（ａ
₁₁，ａ₁₂，・・・ａ_1n）のなかで、まず奇数番目の光電変
換信号を転送する前段階として、共通アンプの増幅手段
ＭSFのゲート部をパルスφ_oRでリセットし残留電荷を除
去する。除去した後ゲート部にはリセットノイズが残
る。

【００３３】期間Ｔ₃では、期間Ｔ₂でのリセットノイ
ズと共通アンプのオフセット電圧を容量Ｃ_TN1へ転送す
る期間である。パルスφ_oSで共通アンプの出力部を垂直
信号線へ接続し、また共通アンプを動作状態にするため
にパルスφ_Lで負荷MOS Trを導通させ、パルスφ_TN1で垂
直信号線と容量Ｃ_TN1を接続させる。容量Ｃ_TN1にはノイ
ズ（Ｎ）として蓄積される。

【００３４】期間Ｔ₄では、奇数番目（ａ₁₁，ａ₁₃，・・
・ａ_1n）の光電変換信号を容量Ｃ_TS1ヘ転送する期間であ
る。パルスφ_L，φ_TS1，φ_oSにより共通アンプから容量
Ｃ_TS ₁までが導通状態となる。

【００３５】パルスφ_o11で光電変換信号は、光電変換
部から共通アンプのゲート部へ転送される。この時点で
ゲートにはＴ₂期間でのリセットノイズに上記光電変換
信号が加算されることになる。このゲート電圧は、共通
アンプのオフセット電圧に重畳し、容量Ｃ_TS1上では信
号（Ｓ＋Ｎ）として蓄積される。

【００３６】期間Ｔ₅〜Ｔ₈では、この期間は偶数番目
（ａ₁₂，ａ₁₄，・・・ａ_1n-1）の光電変換信号を容量Ｃ_TS2
へ転送する駆動を行う。基本動作は前述のＴ₁〜Ｔ₄期
間と同じである。異なるのはφ_o11→φ_o12，φ_TN1→φ
_TN2，φ_TS1→φ_TS2のパルス制御である。

【００３７】期間Ｔ₉では、垂直信号線と共通アンプと
転送ＭＯＳ間の残留電荷を除去させることによりリセッ
トノイズと光電変換信号の転送の基本動作を終了させ
る。

【００３８】上述の駆動で各容量上にはノイズＮ１，Ｎ
２，信号Ｓ１＋Ｎ１，Ｓ２＋Ｎ２が蓄積されている。こ
れらのノイズと信号はＴ₁₀期間に水平シフトレジスタか
らのパルスφＨ１，φＨ２で水平出力線に転送される。
出力アンプＡ１で（Ｓ１＋Ｎ１）−Ｎ１の減算が行なわ
れ、信号Ｓ１が出力され、また出力アンプＡ２で（Ｓ２
＋Ｎ２）−Ｎ２の減算が行なわれ信号Ｓ２が出力され
る。

【００３９】これで光電変換部行（ａ₁₁・・・ａ_1n）の光
電変換信号のみが得られたことになる。画素行の蓄積は
Ｔ₄，Ｔ₈期間で光電変換信号をゲート部へ転送した時
点で光電変換を開始している。

【００４０】次の水平ブランキング期間では２行目の光
電変換部行の信号読出し動作が１行目と同様に行なわれ
る。２行目の光電変換部行の信号転送、リセット動作は
偶数の垂直シフトレジスタＶ_e及び偶数の選択回路Ｓ_e
により制御される。

【００４１】図６に垂直タイミングの概略図である。一
垂直期間に上述した水平期間の動作が、垂直方向画素分
の駆動が順次行われる。垂直シフトレジスタは１Ｈ毎に
駆動パルスφ_on1，φ_on2（φ_en1，φ_en2），φ_oRn，φ
_oSn（φ_eRn，φ_eSn）パルスを行毎に出力する。

【００４２】図７に読出しモードＢ（垂直・水平４画素
加算）のタイミングチャートを示す。垂直・水平４画素
加算信号の信号転送、リセット動作は奇数，偶数の垂直
シフトレジスタＶ_o，Ｖ_e及び奇数の選択回路Ｓ_o（又
は偶数の選択回路Ｓ_e）により制御される。

【００４３】期間Ｔ₁では、パルスφ_RVで垂直信号線を
リセットし、信号線上の残留電荷の除去を行うととも
に、パルスφ_TN1，φ_TS1で一時蓄積用容量Ｃ_TN1，Ｃ_TS1
上の残留電荷の除去を行う。

【００４４】期間Ｔ₂で共通アンプのゲートをφ_OR1で
リセットし、期間Ｔ₃で共通アンプのノイズ（Ｖ_n）を
容量Ｃ_TN1へ転送する。次に期間Ｔ₄で４つの画素の転
送用スイッチＭTX1〜ＭTX4を転送パルスφ_o11，
φ_o12，φ_e11，φ_e12で導通状態にし、各光電変換部
からの信号を共通アンプの増幅手段ＭSFのゲート部で加
算する。この加算信号に対応する信号（Ｖ_s＋Ｖ_n；Ｖ
_sは４光電変換部（ａ₁₁＋ａ ₁₂＋ａ₂₁＋ａ₂₂）の加算信
号成分、Ｖ_nはノイズ成分）は容量Ｃ_TS1へ転送され
る。これらの信号とノイズは差動アンプＡ１でノイズ
（Ｖ_n）が除去され、出力信号Ｓ１はアンプノイズのな
い光電変換信号（Ｖ_s）のみとなる。インタレース駆動
時は２ラインおきに駆動する。

【００４５】次の水平ブランキング期間では３，４行目
の光電変換部行の動作が１，２行目と同様に行なわれ
る。

【００４６】図８に読出しモードＣ（水平２画素加算）
のタイミングチャートを示す。１行目の光電変換部行の
信号転送、リセット動作は奇数の垂直シフトレジスタＶ
_o及び奇数の選択回路Ｓ_oにより制御される。

【００４７】期間Ｔ₁では、パルスφ_RVで垂直信号線を
リセットし、信号線上の残留電荷の除去を行うととも
に、パルスφ_TN1，φ_TS1で一時蓄積用容量Ｃ_TN1，Ｃ_TS1
上の残留電荷の除去を行う。

【００４８】期間Ｔ₂で共通アンプの増幅手段ＭSFのゲ
ートをφ_ORでリセットし、期間Ｔ₃で共通アンプのノイ
ズ（Ｖ_n）を容量Ｃ_N1へ転送する。次に期間Ｔ₄で水平
２つの光電変換部からの信号を転送パルスφ_on1，φ
_on2で導通状態にし、ゲート部で加算する。この加算信
号に対応する信号（Ｖ_s＋Ｖ_n；Ｖ_sは水平２光電変換
部（ａ₁₁＋ａ₁₂）の加算信号成分、Ｖ_nはノイズ成分）
は容量Ｃ_S1へ転送される。これらの信号とノイズは差動
アンプＡ１でノイズ（Ｖ_n）が除去され、出力信号Ｓ１
はアンプノイズのない光電変換信号（Ｖ_s）のみとな
る。

【００４９】次の水平ブランキング期間では２行目の光
電変換部行の動作が１行目と同様に行なわれる。２行目
の光電変換部行の信号転送、リセット動作は偶数の垂直
シフトレジスタＶ_e及び偶数の選択回路Ｓ_eにより制御
される。

【００５０】図９に読出しモードＤ（垂直２画素加算）
のタイミングチャートを示す。垂直２画素加算信号の信
号転送、リセット動作は奇数，偶数の垂直シフトレジス
タＶ _o，Ｖ_e及び奇数の選択回路Ｓ_o（又は偶数の選択
回路Ｓ_e）により制御される。

【００５１】期間Ｔ₁では、パルスφ_RVで垂直信号線を
リセットし、信号線上の残留電荷の除去を行うととも
に、パルスφ_TN1，φ_TN2，φ_TS1，φ_TS2で一時蓄積用容
量Ｃ_TN ₁，Ｃ_TN2，Ｃ_TS1，Ｃ_TS2上の残留電荷の除去を行
う。

【００５２】期間Ｔ₂で共通アンプの増幅手段ＭSFのゲ
ートをφ_OR1でリセットし、期間Ｔ₃ で共通アンプのノイ
ズ（Ｖ_n1）を容量Ｃ_N1へ転送し、期間Ｔ₄で第１列目の
垂直２つの光電変換部からの信号を転送パルスφ_on1，
φ_en1で導通状態にし、ゲート部で加算する。この加算
信号に対応する信号（Ｖ_s1＋Ｖ_n1；Ｖ_s1は垂直２光電変
換部（ａ₁₁＋ａ₂₁）の加算信号成分、Ｖ_n1はノイズ成
分）は容量Ｃ_S1へ転送される。

【００５３】期間Ｔ₅で共通アンプの増幅手段ＭSFのゲ
ートをφ_OR1でリセットし、期間Ｔ₆ で共通アンプのノイ
ズ（Ｖ_n2）を容量Ｃ_N2へ転送し、期間Ｔ₇で第２列目の
垂直２つの光電変換部からの信号を転送パルスφ_on2，
φ_en2で導通状態にし、ゲート部で加算する。この加算
信号に対応する信号（Ｖ_s2＋Ｖ_n2；Ｖ_s2は垂直２光電変
換部（ａ₁₂＋ａ₂₂）の加算信号成分、Ｖ_n2はノイズ成
分）は容量Ｃ_S2へ転送される。その後、容量Ｃ_S1の信号
から容量Ｃ_n1のノイズを、容量Ｃ_S2の信号から容量Ｃ_n2
のノイズを除去する。

【００５４】次の水平ブランキング期間では３，４行目
の光電変換部行の動作が１，２行目と同様に行なわれ
る。

【００５５】図１０にシステム概略図を示す。同図に示
すように、光学系７１、絞り８０を通って入射した画像
光はＣＭＯＳセンサー７２上に結像する。ＣＭＯＳセン
サー７２上に配置されている画素アレーによって光情報
は電気信号へと変換される。その電気信号は信号処理回
路７３によって予め決められた方法によって信号変換処
理され、出力される。信号処理された信号は、記録系、
通信系７４により情報記録装置により記録、あるいは情
報転送される。記録、あるいは転送された信号は再生系
７７により再生される。絞り８０、ＣＭＯＳセンサー７
２、信号処理回路７３はタイミング制御回路７５により
制御され、光学系７１、タイミング制御回路７５、記録
系・通信系７４、再生系７７はシステムコントロール回
路７６により制御される。

【００５６】表１に示す各読出しモードでは水平と垂直
駆動パルスが異なる。従って読出しモード毎にセンサー
の駆動タイミング、信号処理回路の解像度処理、記録系
の記録画素数を変える必要がある。これらの制御はシス
テムコントロール回路７６で各読出しモードに応じて行
われる。また読出しモードで、加算により感度が異な
る。例えば表１で読出しモードＡに対し読出しモードＣ
とＤでは信号量が２倍になる。このままではダイナミッ
クレンジが１／２になるため絞り８０を半絞り小さく制
御することにより適正信号を得る。この結果、低照度時
は１／２の明るさまで撮影可能となる。

【００５７】次に本発明の撮像装置に好適に用いること
ができる単位セルの具体的な構成について説明する。

【００５８】図１８に示す配置は、光電変換部１７３の
配列が等ピッチとはならないために（ａ₁≠ａ₂）、それ
ぞれの画素内の光を関知する領域（受光部）の間隔が等
しくならず、次のような問題が生じる。すなわち、同色
の等ピッチでない配列は、部分的に空間周波数、解像度
が等しくないために、解像度の低下、モアレ縞等の不良
を発生させる。また、モアレ縞の発生は非常に重大な問
題であり、そのような撮像装置は、事実上製品として成
り立ち得ない。これは前記単位セルを構成する画素数が
４以外の場合にも同様に成り立つ。

【００５９】本発明者らは、複数画素中に分散された増
幅手段を有するＣＭＯＳセンサーにおいても、光電変換
部のピッチを一定とすることによってそれぞれの受光部
の間隔は等しくなり、解像度の低下とモアレ縞の発生を
防止し、開口率等を向上させ、良好な性能を得ることが
できる撮像装置を見出した。このような撮像装置は本発
明において好適に用いることができる。

【００６０】図１１は２行２列の画素が共通アンプ部１
２を共有する例を示す図である。図１１では、共有する
共通アンプ部１２が４つの画素の中心に配置され、４つ
の光電変換部（ａ₁₁，ａ₁₂，ａ₂₁，ａ₂₂）が共通アンプ
部１２を取囲むように配置されている。ここで共通アン
プ部１２には図２の増幅手段ＭSF、リセット手段ＭSE
L、選択手段ＭSELの他、転送手段ＭTX1〜ＭTX4を含んで
いる。

【００６１】しかも、共通アンプ部１２の占める各画素
における領域と中心対称な位置に遮光部１５が存在して
いる。従って、各画素における光電変換部１１の重心は
前記各画素の中心に存在する。これにより前記４つの光
電変換部（ａ₁₁〜ａ₂₂）は縦方向、横方向に等間隔ａで
配置できている。

【００６２】また図１２では、共有する共通アンプ部２
２が４つの画素の横方向の中心部に配置され、４つの光
電変換部２１（ａ₁₁，ａ₁₂，ａ₂₁，ａ₂₂）が共通アンプ
部２２をはさむように配置されている。

【００６３】しかも、共通アンプ部２２の占める各画素
における領域と中心対称な位置に遮光部２５が存在して
いる。従って各画素における前記光電変換部２１の重心
は各画素の中心に存在する。これにより４つの光電変換
部（ａ₁₁〜ａ₂₂）は縦方向、横方向に等間隔ａで配置で
きている。

【００６４】上述した図１２の実施形態は、横方向と縦
方向を入れ換えても全く同様に成立する。

【００６５】図１３にＣＭＯＳセンサーの画素アレー部
の第１の構成例の具体的なパターンレイアウト図を示
す。

【００６６】図１３に示すＣＭＯＳセンサーは単結晶基
板上にレイアウトルール０．４μｍによって形成されて
おり、画素の大きさは８μｍ角であり、増幅手段である
ソースフォロワアンプは２行２列の４画素で共有されて
いる。従って、図中点線領域で示した繰返し単位セル８
１の大きさは１６μｍ×１６μｍ角であり、２次元アレ
ーが形成されている。

【００６７】光電変換部であるホトダイオード８２ａ，
８２ｂ，８２ｃ，８２ｄは各画素の中央に斜めに形成さ
れており、その形状は上下左右でほぼ回転対称、鏡像対
称である。またこれらのホトダイオード８２ａ，８２
ｂ，８２ｃ，８２ｄの重心ｇは各画素に対して同一にな
るように設計されている。また９５は遮光部である。

【００６８】８８−ａは左上の転送ゲート８３−ａを制
御する走査線、９０は行選択線、９２はＭＯＳゲート９
３を制御するリセット線である。

【００６９】ホトダイオード８２ａ〜８２ｄ中に蓄積さ
れた信号電荷は転送ゲート８３ａ〜８３ｄを通ってＦＤ
８５に導かれる。ゲート８３ａ〜８３ｄのＭＯＳサイズ
はＬ＝０．４μｍ，Ｗ＝１．０μｍ（Ｌはチャネル長、
Ｗはチャネル巾を示す。）である。

【００７０】ＦＤ８５は巾０．４μｍのＡｌ配線によっ
てソースフォロワの入力ゲート８６に接続されており、
ＦＤ８５に転送された信号電荷は入力ゲート８６の電圧
を変調させる。入力ゲート８６のＭＯＳの大きさはＬ＝
０．８μｍ，Ｗ＝１．０μｍであり、ＦＤ８５と入力ゲ
ート８６の容量の和は５ｆＦ程度である。Ｑ＝ＣＶであ
るから、１０⁵個の電子の蓄積によって入力ゲート８６
の電圧は、３．２Ｖ変化することになる。

【００７１】Ｖ_DD端子９１から流れ込む電流は入力ゲー
ト８６によって変調され、垂直信号線８７に流出する。
垂直信号線８７に流出する電流は図示しない信号処理回
路によって信号処理され、最終的には画像情報となる。

【００７２】その後、ホトダイオード８２ａ〜８２ｄ，
ＦＤ８５，入力ゲート８６の電位を所定の値のＶ_DDとす
るために、リセット線９２に接続されたＭＯＳゲート９
３を開くことで（このとき転送ゲート８３ａ〜８３ｄも
開く）、ホトダイオード８２ａ〜８２ｄ，ＦＤ８５，入
力ゲート８６はＶ_DD端子とショートされる。

【００７３】その後、転送ゲート８３ａ〜８３ｄを閉じ
ることでホトダイオード８２ａ〜８２ｄの電荷蓄積が再
び始まる。

【００７４】ここで注目すべきは、水平方向に貫通する
配線８８ａ〜８８ｄ，９０，９２の全ては透明な導体で
ある厚さ１５００ÅのＩＴＯ（Indium Tin Oxide）で形
成されているために、前記配線部分のうち、ホトダイオ
ード８２ａ〜８２ｄ上では光が透過するため、前記ホト
ダイオードの重心ｇは光を感知する領域（受光部）の重
心と一致することである。

【００７５】本構成例によれば画素ピッチが等しい比較
的高面積率、高開口率なＣＭＯＳセンサーを提供するこ
とができる。

【００７６】本発明のＣＭＯＳセンサーの画素アレー部
の第２の構成例の具体的なパターンレイアウト図を図１
４に示す。

【００７７】図１４において、１０２ａ〜１０２ｄはホ
トダイオード、１０３ａ〜１０３ｄは転送ゲート、１０
５はＦＤ、１０６はソースフォロワの入力ゲート、１０
７は垂直信号線、１０８ａ〜１０８ｄは走査線、１１０
は行選択線、１１２はＭＯＳゲート１１３を制御するリ
セット線である。

【００７８】本構成例においては水平方向に走る配線１
０８ａ〜１０８ｄ，１１０，１１２が３本づつ各画素の
中心を横切るように走っているために、ホトダイオード
１０２ａ〜１０２ｄに入射する光を妨げるような金属配
線であっても、光を感知する領域の重心ｇの移動は生じ
ず、従って前記画素の中心と一致する。

【００７９】本構成例によれば電気抵抗が小さな通常の
（不透明な）金属を使用できるため、前記横方向の配線
の時定数が改善され、更に高速な撮像装置を提供するこ
とができる。

【００８０】以上の構成例では、遮光膜の下の部分が有
効利用されているため、図１５に示すように遮光膜の下
の部分にまで光電変換部であるホトダイオードを形成
し、電荷蓄積部として機能させることも可能である。

【００８１】上述の第２構成例においては、最も光集光
効率が良い画素の中心を横切るために、撮像装置の感度
の低下が懸念される。そこで更に改善された第３構成例
を図１６に示す。

【００８２】本構成例においては転送ゲート１２３ａ〜
１２３ｄ、ＦＤ１２５、ソースフォロワの入力ゲート１
２６、リセット用のＭＯＳゲート１３３全てが横方向を
走る配線（走査線１２８ａ〜１２８ｄ，行選択線１３
０，リセット線１３２）下に形成されているため、ホト
ダイオード１２２ａ〜１２２ｄ，及びその開口を最大と
することができる。しかも、その開口部は各画素の中心
に連続して存在する。また遮光部は水平、垂直配線部分
に形成されている。

【００８３】また本構成例においては前記増幅手段であ
るソースフォロワとリセット用のＭＯＳトランジスタを
各画素の周辺の水平方向に分割して配置したためにコン
パクトに前記水平方向の配線下に配置可能となってい
る。

【００８４】また右上の画素の配線下には未使用のスペ
ースが未だ存在するため、例えばスマートセンサー等、
新規の構成を追加することも可能である。

【００８５】本構成例によれば、ホトダイオードの面
積、及び開口率が大きく取れることから、広ダイナミッ
クレンジ、高感度な撮像装置を提供することができる。
また、将来微細化が進み、前記ホトダイオードの開口部
分の寸法が光の波長程度になっても光が入射しなくなる
といった恐れは生じにくく、永らくその性能を発揮する
ことができる。

【００８６】また、以上の構成例では、増幅手段は単位
セルの中心部に配置し、光を感知する領域の重心と、画
素の中心は一致したものであるが、これらに限られず、
図１７に示したような開口部が並進対称となっている構
成のものでもよい。

【００８７】つまり、開口部が並進対称となっているこ
とにより、光を感知する領域は、等ピッチとなるためで
ある。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
共通アンプの入力部で信号を加算するので、・感度がアップし、低照度撮影が可能となる。・全ての画素信号を利用するのでモアレの発生がない
（間引き走査に対し）。・水平あるいは垂直駆動周波数を下げることができるの
で低消費電力にできる。特にデジタルスチルカメラで撮影モニタ時利用すれば電
池消耗が少なくなる効果を得ることができる。

【００８９】また、本発明によれば、解像度の低下、モ
アレ縞の発生といった性能低下を生じることがなく、開
口率が大きく感度が高く、多機能を内蔵可能な高歩留な
撮像装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の撮像装置の構成を示す概略図である。

【図２】図１の撮像装置の単位セルＳの構成を示す図で
ある。

【図３】センサー信号読み出しモードを説明するためセ
ンサー概略図を示す。

【図４】表１の読出しモードに応じた垂直シフトレジス
タの駆動例を示すタイミングチャートである。

【図５】表１の読出しモードＡ（全画素読出し）のタイ
ミングチャートである。

【図６】垂直タイミングの概略図である。

【図７】表１の読出しモードＢ（垂直・水平４画素加
算）のタイミングチャートである。

【図８】表１の読出しモードＣ（水平２画素加算）のタ
イミングチャートである。

【図９】表１の読出しモードＤ（垂直２画素加算）のタ
イミングチャートである。

【図１０】本発明によるシステム概略図である。

【図１１】本発明の単位セルのレイアウトを示す図であ
る。

【図１２】本発明の単位セルのレイアウトを示す図であ
る。

【図１３】本発明の一構成例のパターンレイアウト図で
ある。

【図１４】本発明の一構成例のパターンレイアウト図で
ある。

【図１５】本発明の一構成例を表す図である。

【図１６】本発明の一構成例のパターンレイアウト図で
ある。

【図１７】本発明の一構成例を表す図である。

【図１８】撮像装置の一例の単位セルのレイアウト図で
ある。

【符号の説明】

１１光電変換部１２共通アンプ部１５遮光部２１光電変換部２２共通アンプ部２５遮光部

Claims

【特許請求の範囲】

【請求項１】複数の光電変換部と該複数の光電変換部
からの信号が入力される共通アンプとを配置した単位セ
ルが複数列配列された撮像装置において、前記複数の光電変換部からの信号を前記共通アンプの入
力部で任意に加算切替える加算切替手段を有することを
特徴とする撮像装置。
【請求項２】請求項１に記載の撮像装置において、前
記加算切替手段は、水平方向に配列された光電変換部か
らの信号の加算を行う切替えモードを有することを特徴
とする撮像装置。
【請求項３】請求項１に記載の撮像装置において、前
記加算切替手段は、垂直方向に配列された光電変換部か
らの信号の加算を行う切替えモードを有することを特徴
とする撮像装置。
【請求項４】請求項１に記載の撮像装置において、前
記加算切替手段は、前記共通アンプに接続された前記複
数の光電変換部からの信号の全てを加算する切替えモー
ドを有することを特徴とする撮像装置。
【請求項５】請求項１に記載の撮像装置において、前
記撮像装置の水平走査手段および／または垂直走査手段
の駆動パルス切替手段を有することを特徴とする撮像装
置。
【請求項６】請求項５に記載の撮像装置において、前
記単位セルはｍ行ｎ列（ｍ＋ｎ≧３；ｍとｎは自然数）
に配された複数の光電変換部と該複数の光電変換部から
の信号が入力される共通アンプとを有するとともに、前
記垂直走査手段は単位セルごとに光電変換部行を制御す
るようにｍ個有することを特徴とする撮像装置。
【請求項７】請求項１〜６のいずれかの請求項に記載
の撮像装置において、前記共通アンプは前記単位セル中
の複数の光電変換部からの信号を増幅する増幅手段と前
記単位セル中をリセットするリセット手段を有すること
を特徴とする撮像装置。
【請求項８】請求項１〜７のいずれかの請求項に記載
の撮像装置において、前記単位セル内の共通アンプからの画像信号を蓄積する
画像信号蓄積手段と、前記共通アンプの特性のバラツキを補正するための前記
共通アンプの特性のバラツキ信号を蓄積するバラツキ信
号蓄積手段と、前記画像信号蓄積手段からの信号から前記バラツキ信号
蓄積手段からの信号を差分する差分手段と、を有することを特徴とする撮像装置。
【請求項９】請求項１〜７のいずれかの請求項に記載
の撮像装置において、前記単位セル中の前記共通アンプからの第１の信号を蓄
積する第１の蓄積手段と、前記共通アンプからの第２の信号を蓄積する第２の蓄積
手段と、前記第１の蓄積手段からの信号から前記第２の蓄積手段
からの信号を差分する差分手段と、を有することを特徴とする撮像装置。
【請求項１０】請求項９に記載の撮像装置において、
前記第１の信号は画像信号であり、前記第２の信号はノ
イズ信号であることを特徴とする撮像装置。
【請求項１１】請求項１〜１０のいずれかの請求項に
記載の撮像装置において、少なくとも前記光電変換部間
のピッチを少なくとも垂直方向又は水平方向の一方向で
等ピッチに調整するための調整手段を設けたことを特徴
とする撮像装置。
【請求項１２】請求項１１に記載の撮像装置におい
て、前記調整手段は遮光膜であることを特徴とする撮像
装置。
【請求項１３】請求項１〜１２のいずれかの請求項に
記載の撮像装置において、前記共通アンプは単位セルの
中心部に配置したことを特徴とする撮像装置。
【請求項１４】請求項１２に記載の撮像装置におい
て、前記遮光膜は隣り合う単位セル間に配置したことを
特徴とする撮像装置。
【請求項１５】請求項１４に記載の撮像装置におい
て、前記遮光膜は少なくとも前記単位セルの水平方向又
は垂直方向の中心線に対して線対称となる位置に配置し
たことを特徴とする撮像装置。
【請求項１６】請求項１〜１５のいずれかの請求項に
記載の撮像装置と、前記撮像装置へ光を結像するレンズ
と、前記撮像装置からの出力信号を処理する信号処理回
路とを有することを特徴とする撮像システム。