JP2000031280A - 集積回路のためのメタライゼ―ション装置 - Google Patents
集積回路のためのメタライゼ―ション装置Info
- Publication number
- JP2000031280A JP2000031280A JP11171020A JP17102099A JP2000031280A JP 2000031280 A JP2000031280 A JP 2000031280A JP 11171020 A JP11171020 A JP 11171020A JP 17102099 A JP17102099 A JP 17102099A JP 2000031280 A JP2000031280 A JP 2000031280A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric layer
- metallization
- layer
- substrate
- conductor tracks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001465 metallisation Methods 0.000 title claims abstract description 64
- 239000004020 conductor Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 229910001952 rubidium oxide Inorganic materials 0.000 description 1
- CWBWCLMMHLCMAM-UHFFFAOYSA-M rubidium(1+);hydroxide Chemical compound [OH-].[Rb+].[Rb+] CWBWCLMMHLCMAM-UHFFFAOYSA-M 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 集積回路のためのメタライゼーション装置を
形成することである。 【解決手段】 基板とこの基板の上方に配置される誘電
体層と複数の電気的導体路とを有しており、一部の導体
路は誘電体層のレベルの上に配置されており、別の一部
の導体路は切欠かれて誘電体層の表面部分に設けられて
いる。また基板を形成し、誘電体層を基板の表面上に形
成し、複数のビアホールを誘電体層内へ形成して誘電体
層に通し、凹部を誘電体層の表面に形成してビアホール
の部分で終端させ、メタライゼーション層を誘電体層の
表面の上方に堆積する際にその一部をビアホールに通
し、一部を凹部に設け、一部を誘電体層の表面上に設
け、メタライゼーション層を複数の導体路を形成するよ
うにパターン化し、導体路の一部を誘電体層の１つのレ
ベル上に配置し、導体路の別の一部を凹部に配置する。
形成することである。 【解決手段】 基板とこの基板の上方に配置される誘電
体層と複数の電気的導体路とを有しており、一部の導体
路は誘電体層のレベルの上に配置されており、別の一部
の導体路は切欠かれて誘電体層の表面部分に設けられて
いる。また基板を形成し、誘電体層を基板の表面上に形
成し、複数のビアホールを誘電体層内へ形成して誘電体
層に通し、凹部を誘電体層の表面に形成してビアホール
の部分で終端させ、メタライゼーション層を誘電体層の
表面の上方に堆積する際にその一部をビアホールに通
し、一部を凹部に設け、一部を誘電体層の表面上に設
け、メタライゼーション層を複数の導体路を形成するよ
うにパターン化し、導体路の一部を誘電体層の１つのレ
ベル上に配置し、導体路の別の一部を凹部に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のための
メタライゼーション装置、およびメタライゼーション装
置の形成方法に関する。本発明は特に、導体路間キャパ
シタンスの低減されたメタライゼーション装置に関す
る。
メタライゼーション装置、およびメタライゼーション装
置の形成方法に関する。本発明は特に、導体路間キャパ
シタンスの低減されたメタライゼーション装置に関す
る。
【０００２】
【従来の技術】この技術分野で知られているように、現
行の電気的導体路（例えばコンダクティングワイヤ）を
形成する手法は次の方法に分類されている。すなわち、
反応性イオンエッチング法（ＲＩＥ法）およびデュアル
ダマシン法である。
行の電気的導体路（例えばコンダクティングワイヤ）を
形成する手法は次の方法に分類されている。すなわち、
反応性イオンエッチング法（ＲＩＥ法）およびデュアル
ダマシン法である。
【０００３】ＲＩＥ法では誘電体層１０が半導体基板１
２上に形成される。これは図１のＡに示されている。ビ
アホール１４は誘電体層１０の選択された領域を通るよ
うに、パターン化されたフォトレジストマスク１６を用
いてエッチングされる。これは図１のＢに示されてい
る。マスク１６が除去されることが図１のＣに示されて
いる。メタライゼーション層１８はエッチングされた誘
電体層１２の表面の上方に堆積されるが、これはエッチ
ングされたビアホール１４全体にわたって図１のＤに示
されるように行われる。第２のフォトレジスト層２０は
図１のＥに示されるようにパターン化され、メタライゼ
ーション層１８の一部が露出される。このメタライゼー
ション層はメタライゼーション層１８にパターン化され
る導体路を分離するためのものである。その後ＲＩＥプ
ロセスが用いられてメタライゼーション層１８の露出部
分が除去され、これにより誘電的に分離された導体路２
２が図１のＦに示されるように形成される。
２上に形成される。これは図１のＡに示されている。ビ
アホール１４は誘電体層１０の選択された領域を通るよ
うに、パターン化されたフォトレジストマスク１６を用
いてエッチングされる。これは図１のＢに示されてい
る。マスク１６が除去されることが図１のＣに示されて
いる。メタライゼーション層１８はエッチングされた誘
電体層１２の表面の上方に堆積されるが、これはエッチ
ングされたビアホール１４全体にわたって図１のＤに示
されるように行われる。第２のフォトレジスト層２０は
図１のＥに示されるようにパターン化され、メタライゼ
ーション層１８の一部が露出される。このメタライゼー
ション層はメタライゼーション層１８にパターン化され
る導体路を分離するためのものである。その後ＲＩＥプ
ロセスが用いられてメタライゼーション層１８の露出部
分が除去され、これにより誘電的に分離された導体路２
２が図１のＦに示されるように形成される。
【０００４】デュアルダマシン法を用いる場合も、誘電
体層１０は半導体基板１２の上方に、図２のＡに示され
ているように形成される。ビアホール１４は誘電体層１
０の選択された部分を通るように、パターン化されたフ
ォトレジストマスク１６を用いてエッチングされる。こ
れは図２のＢに示されている。マスク１６が除去される
ことが図２のＣに示されている。第２のフォトレジスト
層１６’は誘電体層１０の上方に形成され、パターン化
されて、ビアホール１４の周囲１５に存在する誘電体層
１０の表面部分が露出される。これは図２のＤに示され
ている。誘電体層１０の露出された表面の部分はエッチ
ングされ、凹部１４’が誘電体層１０内でビアホール１
４の上方部分の周囲に、図２のＥに示されているように
形成される。メタライゼーション層１８はエッチングさ
れた誘電体層１０の表面の上方に堆積され、このメタラ
イゼーション層の一部はビアホール１４を通り、メタラ
イゼーション層の他の部分は凹部１４’に配置される。
ただしメタライゼーション層１８の他の部分は誘電体層
１０の表面に配置される。これは図２のＦに示されてい
る。誘電体層１０の上方の表面に存在するメタライゼー
ション層１８の部分は、例えば化学的機械的研磨（ＣＭ
Ｐ）によって除去され、これにより誘電的に分離された
導体路が図２のＧに示されているように形成される。導
体路２２’の上方の表面部分は他のデバイスまたは他の
メタライゼーション層への接続のために露出されるが、
このことは図示されておらず、メタライゼーション層１
８の上方にいずれの装置が形成されてもよいことに注意
されたい。
体層１０は半導体基板１２の上方に、図２のＡに示され
ているように形成される。ビアホール１４は誘電体層１
０の選択された部分を通るように、パターン化されたフ
ォトレジストマスク１６を用いてエッチングされる。こ
れは図２のＢに示されている。マスク１６が除去される
ことが図２のＣに示されている。第２のフォトレジスト
層１６’は誘電体層１０の上方に形成され、パターン化
されて、ビアホール１４の周囲１５に存在する誘電体層
１０の表面部分が露出される。これは図２のＤに示され
ている。誘電体層１０の露出された表面の部分はエッチ
ングされ、凹部１４’が誘電体層１０内でビアホール１
４の上方部分の周囲に、図２のＥに示されているように
形成される。メタライゼーション層１８はエッチングさ
れた誘電体層１０の表面の上方に堆積され、このメタラ
イゼーション層の一部はビアホール１４を通り、メタラ
イゼーション層の他の部分は凹部１４’に配置される。
ただしメタライゼーション層１８の他の部分は誘電体層
１０の表面に配置される。これは図２のＦに示されてい
る。誘電体層１０の上方の表面に存在するメタライゼー
ション層１８の部分は、例えば化学的機械的研磨（ＣＭ
Ｐ）によって除去され、これにより誘電的に分離された
導体路が図２のＧに示されているように形成される。導
体路２２’の上方の表面部分は他のデバイスまたは他の
メタライゼーション層への接続のために露出されるが、
このことは図示されておらず、メタライゼーション層１
８の上方にいずれの装置が形成されてもよいことに注意
されたい。
【０００５】これらの２つの手法において、隣接する導
体路２２、２２’間のキャパシタンスがこれらの隣接す
る導体路間の距離ｄに反比例する。したがってデバイス
密度が増大すると相応に距離ｄは低減され、隣接する導
体路間のキャパシタンスは増大する。キャパシタンスの
増大により、導体路２２、２２’を介して信号の通過が
遅延される。
体路２２、２２’間のキャパシタンスがこれらの隣接す
る導体路間の距離ｄに反比例する。したがってデバイス
密度が増大すると相応に距離ｄは低減され、隣接する導
体路間のキャパシタンスは増大する。キャパシタンスの
増大により、導体路２２、２２’を介して信号の通過が
遅延される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、集積
回路のためのメタライゼーション装置を形成することで
ある。
回路のためのメタライゼーション装置を形成することで
ある。
【０００７】
【課題を解決するための手段】この課題は、基板と、こ
の基板の上方に配置される誘電体層と、複数の電気的導
体路とを有しており、一部の導体路は誘電体層の１つの
レベルの上に配置されており、別の一部の導体路は切欠
かれて誘電体層の表面部分に設けられている構成により
解決される。課題はまた、基板を形成し、誘電体層を基
板の表面上に形成し、複数のビアホールを表面および誘
電体層内へ形成して、このホールを誘電体層に通し、凹
部を誘電体層の表面に形成し、この凹部を誘電体層を通
る複数のビアホールの部分で終端させ、メタライゼーシ
ョン層を誘電体層の表面の上方に堆積し、その際にメタ
ライゼーション層の一部をビアホールに通し、一部を凹
部に設け、一部を誘電体層の表面上に設け、メタライゼ
ーション層を複数の導体路を形成するようにパターン化
し、導体路の一部を誘電体層の１つのレベル上に配置
し、導体路の別の一部を凹部に配置して解決される。
の基板の上方に配置される誘電体層と、複数の電気的導
体路とを有しており、一部の導体路は誘電体層の１つの
レベルの上に配置されており、別の一部の導体路は切欠
かれて誘電体層の表面部分に設けられている構成により
解決される。課題はまた、基板を形成し、誘電体層を基
板の表面上に形成し、複数のビアホールを表面および誘
電体層内へ形成して、このホールを誘電体層に通し、凹
部を誘電体層の表面に形成し、この凹部を誘電体層を通
る複数のビアホールの部分で終端させ、メタライゼーシ
ョン層を誘電体層の表面の上方に堆積し、その際にメタ
ライゼーション層の一部をビアホールに通し、一部を凹
部に設け、一部を誘電体層の表面上に設け、メタライゼ
ーション層を複数の導体路を形成するようにパターン化
し、導体路の一部を誘電体層の１つのレベル上に配置
し、導体路の別の一部を凹部に配置して解決される。
【０００８】
【発明の実施の形態】メタライゼーション層は誘電体層
の表面の上に堆積されており、メタライゼーション層の
一部はビアホールを通っており、メタライゼーション層
の別の部分は凹部に配置され、さらに別の部分は誘電体
層の表面に配置される。メタライゼーション層は複数の
導体路となるようにパターン化され、導体路の一部は誘
電体層の１つのレベルに配置され、導体路の他の部分は
凹部に配置される。
の表面の上に堆積されており、メタライゼーション層の
一部はビアホールを通っており、メタライゼーション層
の別の部分は凹部に配置され、さらに別の部分は誘電体
層の表面に配置される。メタライゼーション層は複数の
導体路となるようにパターン化され、導体路の一部は誘
電体層の１つのレベルに配置され、導体路の他の部分は
凹部に配置される。
【０００９】このような手法により、電気的導体路はた
だ１つのマスキングエッチングステップを用いて異なる
レベルに形成され、誘電体層を通るビアホールが形成さ
れる。またただ１つのメタライゼーションデポジション
ステップを用いて、２つのレベルの導体路を形成するメ
タライゼーション層が堆積される。
だ１つのマスキングエッチングステップを用いて異なる
レベルに形成され、誘電体層を通るビアホールが形成さ
れる。またただ１つのメタライゼーションデポジション
ステップを用いて、２つのレベルの導体路を形成するメ
タライゼーション層が堆積される。
【００１０】本発明の別の特徴によれば、集積回路のた
めのメタライゼーション装置が作成される。この装置は
基板を有し、この基板は基板上に配置される誘電体層を
有する。複数の電気的導体路が設けられており、これら
の導体路の一部は誘電体層の１つのレベル上に配置さ
れ、導体路の他の部分は誘電体層の表面部分に切欠かれ
た状態で設けられている。
めのメタライゼーション装置が作成される。この装置は
基板を有し、この基板は基板上に配置される誘電体層を
有する。複数の電気的導体路が設けられており、これら
の導体路の一部は誘電体層の１つのレベル上に配置さ
れ、導体路の他の部分は誘電体層の表面部分に切欠かれ
た状態で設けられている。
【００１１】本発明の別の特徴によれば、上述の１つの
レベルの導体路の１つは、誘電体層の表面の部分まで切
欠かれた導体路の１つに隣接している。
レベルの導体路の１つは、誘電体層の表面の部分まで切
欠かれた導体路の１つに隣接している。
【００１２】本発明の別の特徴によれば、複数の導体路
はそれぞれ誘電体層を通過する部分を有する。
はそれぞれ誘電体層を通過する部分を有する。
【００１３】本発明の別の特徴によれば、複数の導体路
は相互に並列である。
は相互に並列である。
【００１４】本発明の別の特徴によれば、複数の導体路
の上述の第１の部分は下方の表面部分を有しており、こ
の部分は誘電体層の上方の表面上に配置されており、こ
こで誘電体層の表面部分まで切欠かれた導体路は、誘電
体層の上方の表面に沿って配置された上方の表面部分を
有している。
の上述の第１の部分は下方の表面部分を有しており、こ
の部分は誘電体層の上方の表面上に配置されており、こ
こで誘電体層の表面部分まで切欠かれた導体路は、誘電
体層の上方の表面に沿って配置された上方の表面部分を
有している。
【００１５】
【実施例】本発明の他の特徴を、貼付した図面と併せて
以下に詳細に説明する。
以下に詳細に説明する。
【００１６】図３のＡによれば、基板１２、ここでは例
えば半導体基板が複数の能動デバイスを有する形で形成
されるが、詳細には図示されていない。誘電体層１０は
基板１２の表面の上方に形成される。複数のビアホール
１４が誘電体層１０を通って図３のＣに示されているよ
うに形成される。これは図３のＢに示されているエッチ
ングマスク１６を用いて、従来のフォトリソグラフィエ
ッチング技術で行われる。ホール１４は誘電体層１０を
通って基板１０までエッチングされる。第２のマスク１
６''は図３のＤに示されているように、構造体上に形成
される。マスク１６''は図２のＤのマスク１６'に類似
であることに注意されたい。ただしこの場合、マスク１
６''の開口は隣接する部分間のホール１４をカバーして
いる。凹部１４’は、マスク１６''の開口によって露出
された誘電体層１０の上表面の上方部分により形成され
る。このことは図３のＥに示されている。凹部１４'
は、誘電体層１０を通っている複数のビアホール１４'
の上方部分で終端している。メタライゼーション層１８
は誘電体層１０の上表面の上方まで、図３のＦに示され
ているように設けられる。メタライゼーション層１８の
ビアホール１４を通っている部分と凹部１４'に存在す
るメタライゼーション層１８の他の部分とがあり、メタ
ライゼーション層１８のさらに別の部分は誘電体層１８
の上方表面に存在する。このことは図３のＦに示されて
いる。メタライゼーション層１８はマスク１６'''によ
り図３のＧに示されているようにマスクされる。メタラ
イゼーション層１８は複数の導体路２２、２２'を形成
するようにマスク１６'''によりＲＩＥプロセスを用い
てパターン化され、図３のＨに示される構造体が作成さ
れる。導体路２２の一部は誘電体層１０の１つのレベル
上に存在しており、導体路の別の部分２２'は凹部１４
に存在している。このことは図３のＨに示されている。
えば半導体基板が複数の能動デバイスを有する形で形成
されるが、詳細には図示されていない。誘電体層１０は
基板１２の表面の上方に形成される。複数のビアホール
１４が誘電体層１０を通って図３のＣに示されているよ
うに形成される。これは図３のＢに示されているエッチ
ングマスク１６を用いて、従来のフォトリソグラフィエ
ッチング技術で行われる。ホール１４は誘電体層１０を
通って基板１０までエッチングされる。第２のマスク１
６''は図３のＤに示されているように、構造体上に形成
される。マスク１６''は図２のＤのマスク１６'に類似
であることに注意されたい。ただしこの場合、マスク１
６''の開口は隣接する部分間のホール１４をカバーして
いる。凹部１４’は、マスク１６''の開口によって露出
された誘電体層１０の上表面の上方部分により形成され
る。このことは図３のＥに示されている。凹部１４'
は、誘電体層１０を通っている複数のビアホール１４'
の上方部分で終端している。メタライゼーション層１８
は誘電体層１０の上表面の上方まで、図３のＦに示され
ているように設けられる。メタライゼーション層１８の
ビアホール１４を通っている部分と凹部１４'に存在す
るメタライゼーション層１８の他の部分とがあり、メタ
ライゼーション層１８のさらに別の部分は誘電体層１８
の上方表面に存在する。このことは図３のＦに示されて
いる。メタライゼーション層１８はマスク１６'''によ
り図３のＧに示されているようにマスクされる。メタラ
イゼーション層１８は複数の導体路２２、２２'を形成
するようにマスク１６'''によりＲＩＥプロセスを用い
てパターン化され、図３のＨに示される構造体が作成さ
れる。導体路２２の一部は誘電体層１０の１つのレベル
上に存在しており、導体路の別の部分２２'は凹部１４
に存在している。このことは図３のＨに示されている。
【００１７】個々には、図３のＡによれば半導体基板１
２上に形成される誘電体層１０は二酸化ケイ素である
が、他の誘電体材料を使用してもよいことが理解され
る。ビアホール１６は誘電体層１０を通るように、パタ
ーン化されたフォトレジストマスクを用いてエッチング
される。このことは図３のＢに示されている。ホール
は、形成すべき電気的導体路間の分離のために所望され
るピッチでエッチングされる。第２のフォトレジスト層
１６''は誘電体層１０上に形成され、ビアホール１４の
周囲に配置される誘電体層１０の表面の部分が露出され
るようにパターン化されている。このことは図３のＤに
示されている。マスク１６''のアパーチャはビアホール
１４の１つおきに形成されることに注意すべきである。
露出された誘電体層１０の表面部分はエッチングされ、
凹部１４'が誘電体層１０内でビアホールの周囲に形成
される。これは図３のＤに示されている。凹部１４'は
ビアホール１４の１つおきの上方部分に形成されること
に注意すべきである。
２上に形成される誘電体層１０は二酸化ケイ素である
が、他の誘電体材料を使用してもよいことが理解され
る。ビアホール１６は誘電体層１０を通るように、パタ
ーン化されたフォトレジストマスクを用いてエッチング
される。このことは図３のＢに示されている。ホール
は、形成すべき電気的導体路間の分離のために所望され
るピッチでエッチングされる。第２のフォトレジスト層
１６''は誘電体層１０上に形成され、ビアホール１４の
周囲に配置される誘電体層１０の表面の部分が露出され
るようにパターン化されている。このことは図３のＤに
示されている。マスク１６''のアパーチャはビアホール
１４の１つおきに形成されることに注意すべきである。
露出された誘電体層１０の表面部分はエッチングされ、
凹部１４'が誘電体層１０内でビアホールの周囲に形成
される。これは図３のＤに示されている。凹部１４'は
ビアホール１４の１つおきの上方部分に形成されること
に注意すべきである。
【００１８】メタライゼーション層１８（図３のＦ参
照）はエッチングされた誘電体層１０の表面上方に堆積
される。ここでビアホール１４内を通っているメタライ
ゼーション層１８の部分は凹部１４’にも存在してお
り、メタライゼーション層１８の他の部分は誘電体層１
０の表面に配置されている。これは図３のＧに示されて
いる。第２のフォトレジスト層１６'''は図３のＧに示
されているように、メタライゼーション層１８の上方に
配置されている。マスク１６'''の開口は凹部１４'の上
方のみに位置しており、その際にこのマスク１６'''
は、凹部１４'を有さないビアホール１４の上方に配置
されることに注意すべきである。マスク１６'''はメタ
ライゼーション層１８をパターン化するエッチングマス
クとして用いられ、このことは図３のＨに示されてい
る。このようにメタライゼーション層（図３のＧを参
照）は電気的導体路２２、２２'を形成するようにパタ
ーン化される。より正確に言えば、ＲＩＥプロセスが使
用されてメタライゼーション層１８の露出している部分
が除去され、これにより誘電的に分離された導体路２
２、２２'が図３のＦに示されるように形成される。
照）はエッチングされた誘電体層１０の表面上方に堆積
される。ここでビアホール１４内を通っているメタライ
ゼーション層１８の部分は凹部１４’にも存在してお
り、メタライゼーション層１８の他の部分は誘電体層１
０の表面に配置されている。これは図３のＧに示されて
いる。第２のフォトレジスト層１６'''は図３のＧに示
されているように、メタライゼーション層１８の上方に
配置されている。マスク１６'''の開口は凹部１４'の上
方のみに位置しており、その際にこのマスク１６'''
は、凹部１４'を有さないビアホール１４の上方に配置
されることに注意すべきである。マスク１６'''はメタ
ライゼーション層１８をパターン化するエッチングマス
クとして用いられ、このことは図３のＨに示されてい
る。このようにメタライゼーション層（図３のＧを参
照）は電気的導体路２２、２２'を形成するようにパタ
ーン化される。より正確に言えば、ＲＩＥプロセスが使
用されてメタライゼーション層１８の露出している部分
が除去され、これにより誘電的に分離された導体路２
２、２２'が図３のＦに示されるように形成される。
【００１９】このようにして、図３のＨないし図４に示
されるようにメタライゼーション装置が集積回路のため
に作成され、この装置では半導体基板１２はこの基板上
に配置される誘電体層１０を有する。複数の電気的導体
路２２、２２’が設けられており、導体路の一部すなわ
ち誘電体層の１つのレベル上に配置されている部分２２
はここでは誘電体層１０の上方部分に配置されており、
導体路の他の部分２２'は誘電体層１０の表面部分に存
在している。複数の導体路２２、２２'はそれぞれ誘電
体層１０を通る部分３０を有している。複数の導体路２
２、２２'は相互に平行に、紙面に対して垂直方向に延
在している。導体路２２は下方の表面部分３２を有して
おり、この表面部分は誘電体層１０の上方の表面３３に
配置されている。誘電体層１０の表面に存在する複数の
導体路２２'は上方の表面部分３４を有しており、この
表面部分は誘電体層１０の上方の表面３３に沿って配置
されている。このように隣接する導体路２２、２２'間
の距離は、隣接する２２、２２’のサイドウォールに沿
って、図２のＧに関連する上述の距離ｄよりも大きくな
る。例えば図２によれば、距離ｄは隣接する導体路２
０、２２間のピッチであるが、実際の距離ｄ'は隣接す
る導体路２２、２２'での電流を有する部分が離れてい
るので、ピッチｄよりも大きくなる。さらに、同じ平面
上の隣接する導体路（例えばそれぞれの導体路２２、２
２'）間の距離ｄ''、ｄ’はピッチｄよりも大きい。
されるようにメタライゼーション装置が集積回路のため
に作成され、この装置では半導体基板１２はこの基板上
に配置される誘電体層１０を有する。複数の電気的導体
路２２、２２’が設けられており、導体路の一部すなわ
ち誘電体層の１つのレベル上に配置されている部分２２
はここでは誘電体層１０の上方部分に配置されており、
導体路の他の部分２２'は誘電体層１０の表面部分に存
在している。複数の導体路２２、２２'はそれぞれ誘電
体層１０を通る部分３０を有している。複数の導体路２
２、２２'は相互に平行に、紙面に対して垂直方向に延
在している。導体路２２は下方の表面部分３２を有して
おり、この表面部分は誘電体層１０の上方の表面３３に
配置されている。誘電体層１０の表面に存在する複数の
導体路２２'は上方の表面部分３４を有しており、この
表面部分は誘電体層１０の上方の表面３３に沿って配置
されている。このように隣接する導体路２２、２２'間
の距離は、隣接する２２、２２’のサイドウォールに沿
って、図２のＧに関連する上述の距離ｄよりも大きくな
る。例えば図２によれば、距離ｄは隣接する導体路２
０、２２間のピッチであるが、実際の距離ｄ'は隣接す
る導体路２２、２２'での電流を有する部分が離れてい
るので、ピッチｄよりも大きくなる。さらに、同じ平面
上の隣接する導体路（例えばそれぞれの導体路２２、２
２'）間の距離ｄ''、ｄ’はピッチｄよりも大きい。
【００２０】上述のプロセスは種々の導電材料を用いて
行うことができる点を理解すべきである。例えばドープ
されたアモルファスまたは多結晶シリコン、またはチタ
ニウム、窒化チタニウム、窒化タングステン、アルミニ
ウム、コバルト、タンタル、窒化タンタル、銅、銀、
金、白金、ルビジウム、酸化ルビジウム、イリジウムま
たは酸化イリジウムの内の１つまたは複数の組合せを含
む金属を使用可能である。また、メタライゼーション層
のパターン化はこのメタライゼーション層をエッチング
することにより行われ、その際に例えば反応性イオンエ
ッチング、イオンミリング、異方性ドライエッチング、
またはピッチが比較的大きい場合にはウェットエッチン
グが用いられる。導体路は例えばＤＲＡＭセルのワード
線、ビット線、アドレス線、およびコントロールクロッ
ク線として使用することもできるし、また例えば通常の
半導体デバイスのデータバス線および入力／出力線とし
て使用することもできる。
行うことができる点を理解すべきである。例えばドープ
されたアモルファスまたは多結晶シリコン、またはチタ
ニウム、窒化チタニウム、窒化タングステン、アルミニ
ウム、コバルト、タンタル、窒化タンタル、銅、銀、
金、白金、ルビジウム、酸化ルビジウム、イリジウムま
たは酸化イリジウムの内の１つまたは複数の組合せを含
む金属を使用可能である。また、メタライゼーション層
のパターン化はこのメタライゼーション層をエッチング
することにより行われ、その際に例えば反応性イオンエ
ッチング、イオンミリング、異方性ドライエッチング、
またはピッチが比較的大きい場合にはウェットエッチン
グが用いられる。導体路は例えばＤＲＡＭセルのワード
線、ビット線、アドレス線、およびコントロールクロッ
ク線として使用することもできるし、また例えば通常の
半導体デバイスのデータバス線および入力／出力線とし
て使用することもできる。
【００２１】図３のＡからＨに関連する上述のプロセス
は、導体路の第２の層を形成するために用いることもで
きる点に注意されたい。
は、導体路の第２の層を形成するために用いることもで
きる点に注意されたい。
【００２２】その他の実施態様は請求項に記載された範
囲に基づく。例えば上述の基板１２は半導体基板である
が、この基板はメタライゼーション層であってもよい。
囲に基づく。例えば上述の基板１２は半導体基板である
が、この基板はメタライゼーション層であってもよい。
【図１】従来技術による半導体メタライゼーション装置
の概略的な断面図である。
の概略的な断面図である。
【図２】従来技術による半導体メタライゼーション装置
の概略的な断面図である。
の概略的な断面図である。
【図３】本発明による半導体メタライゼーション装置の
概略的な断面図である。
概略的な断面図である。
【図４】図３のＨの部分を示す概略図である。
１０ 誘電体層 １２ 基板 １４、１４' ホール １６、１６’、１６''、１６'''、２０ マスク １８ メタライゼーション層 ２２、２２' 導体路 ｄ 距離
Claims (10)
- 【請求項１】 基板と、 該基板の上方に配置される誘電体層と、 複数の電気的導体路とを有しており、 一部の導体路は誘電体層の１つのレベルの上に配置され
ており、別の一部の導体路は切欠かれて誘電体層の表面
部分に設けられている、ことを特徴とする集積回路のた
めのメタライゼーション装置。 - 【請求項２】 前記レベルの上の導体路の１つは、誘電
体層の表面部分まで切欠かれた導体路の１つに隣接して
いる、請求項１記載のメタライゼーション装置。 - 【請求項３】 複数の導体路はそれぞれ誘電体層を通る
部分を有している、ことを特徴とするメタライゼーショ
ン装置。 - 【請求項４】 複数の導体路は相互に並列である、請求
項３記載のメタライゼーション装置。 - 【請求項５】 複数の導体路の内、前記１つのレベル上
の導体路は誘電体層の上方の表面に配置される下方の表
面部分を有しており、誘電体層の表面部分まで切欠かれ
た導体路は上方の表面部分を有しており、誘電体層の上
方の表面に沿って配置される、請求項４記載のメタライ
ゼーション装置。 - 【請求項６】 基板は半導体基板である、請求項５記載
のメタライゼーション装置。 - 【請求項７】 基板はメタライゼーション層である、請
求項５記載のメタライゼーション装置。 - 【請求項８】 基板を形成し、 誘電体層を基板の表面上に形成し、 複数のビアホールを表面および誘電体層内へ形成して、
該ホールを誘電体層に通し、 凹部を誘電体層の表面に形成し、該凹部を誘電体層を通
る複数のビアホールの部分で終端させ、 メタライゼーション層を誘電体層の表面の上方に堆積
し、その際にメタライゼーション層の一部をビアホール
に通し、一部を凹部に設け、一部を誘電体層の表面上に
設け、 メタライゼーション層を複数の導体路を形成するように
パターン化し、該導体路の一部を誘電体層の１つのレベ
ル上に配置し、該導体路の別の一部を凹部に配置する、
ことを特徴とするメタライゼーション装置の形成方法。 - 【請求項９】 基板は半導体基板である、請求項８記載
の方法。 - 【請求項１０】 基板はメタライゼーション層である、
請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/099093 | 1998-06-17 | ||
| US09/099,093 US6137178A (en) | 1998-06-17 | 1998-06-17 | Semiconductor metalization system and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031280A true JP2000031280A (ja) | 2000-01-28 |
| JP2000031280A5 JP2000031280A5 (ja) | 2006-06-01 |
Family
ID=22272661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11171020A Withdrawn JP2000031280A (ja) | 1998-06-17 | 1999-06-17 | 集積回路のためのメタライゼ―ション装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6137178A (ja) |
| EP (1) | EP0966035B1 (ja) |
| JP (1) | JP2000031280A (ja) |
| KR (1) | KR100598256B1 (ja) |
| CN (1) | CN1139112C (ja) |
| DE (1) | DE69930027T2 (ja) |
| TW (1) | TW417204B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849923B2 (en) | 1999-03-12 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| JP2011527830A (ja) * | 2008-07-09 | 2011-11-04 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | 導体間隙が縮小された超小型電子相互接続素子 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2786609B1 (fr) * | 1998-11-26 | 2003-10-17 | St Microelectronics Sa | Circuit integre a capacite interlignes reduite et procede de fabrication associe |
| US20060017162A1 (en) * | 1999-03-12 | 2006-01-26 | Shoji Seta | Semiconductor device and manufacturing method of the same |
| US6420252B1 (en) * | 2000-05-10 | 2002-07-16 | Emcore Corporation | Methods of forming robust metal contacts on compound semiconductors |
| US7892962B2 (en) * | 2007-09-05 | 2011-02-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nail-shaped pillar for wafer-level chip-scale packaging |
| TWI390756B (zh) | 2008-07-16 | 2013-03-21 | Applied Materials Inc | 使用摻質層遮罩之混合異接面太陽能電池製造 |
| JP5615837B2 (ja) | 2008-12-10 | 2014-10-29 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | スクリーン印刷パターンの位置合せのための強化された視覚システム |
| US9064968B2 (en) * | 2013-08-19 | 2015-06-23 | Phison Electronics Corp. | Non-volatile memory device and operation and fabricating methods thereof |
| US9159670B2 (en) | 2013-08-29 | 2015-10-13 | Qualcomm Incorporated | Ultra fine pitch and spacing interconnects for substrate |
| US8772951B1 (en) | 2013-08-29 | 2014-07-08 | Qualcomm Incorporated | Ultra fine pitch and spacing interconnects for substrate |
| KR102377372B1 (ko) * | 2014-04-02 | 2022-03-21 | 어플라이드 머티어리얼스, 인코포레이티드 | 인터커넥트들을 형성하기 위한 방법 |
| US20190067178A1 (en) * | 2017-08-30 | 2019-02-28 | Qualcomm Incorporated | Fine pitch and spacing interconnects with reserve interconnect portion |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057975B2 (ja) * | 1993-09-27 | 2000-07-04 | 日本電気株式会社 | 集積回路の配線 |
| US5471093A (en) * | 1994-10-28 | 1995-11-28 | Advanced Micro Devices, Inc. | Pseudo-low dielectric constant technology |
| JPH08293523A (ja) * | 1995-02-21 | 1996-11-05 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US5702982A (en) * | 1996-03-28 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits |
| US5846876A (en) * | 1996-06-05 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit which uses a damascene process for producing staggered interconnect lines |
| US5753976A (en) * | 1996-06-14 | 1998-05-19 | Minnesota Mining And Manufacturing Company | Multi-layer circuit having a via matrix interlayer connection |
| KR100219508B1 (ko) * | 1996-12-30 | 1999-09-01 | 윤종용 | 반도체장치의 금속배선층 형성방법 |
-
1998
- 1998-06-17 US US09/099,093 patent/US6137178A/en not_active Expired - Lifetime
-
1999
- 1999-05-31 EP EP99110469A patent/EP0966035B1/en not_active Expired - Lifetime
- 1999-05-31 DE DE69930027T patent/DE69930027T2/de not_active Expired - Lifetime
- 1999-06-08 TW TW088109515A patent/TW417204B/zh not_active IP Right Cessation
- 1999-06-17 CN CNB991086899A patent/CN1139112C/zh not_active Expired - Fee Related
- 1999-06-17 JP JP11171020A patent/JP2000031280A/ja not_active Withdrawn
- 1999-06-17 KR KR1019990022670A patent/KR100598256B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849923B2 (en) | 1999-03-12 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| US7169697B2 (en) | 1999-03-12 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| JP2011527830A (ja) * | 2008-07-09 | 2011-11-04 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | 導体間隙が縮小された超小型電子相互接続素子 |
| US8900464B2 (en) | 2008-07-09 | 2014-12-02 | Invensas Corporation | Method of making a microelectronic interconnect element with decreased conductor spacing |
| US9524947B2 (en) | 2008-07-09 | 2016-12-20 | Invensas Corporation | Microelectronic interconnect element with decreased conductor spacing |
| US9856135B2 (en) | 2008-07-09 | 2018-01-02 | Invensas Corporation | Microelectronic interconnect element with decreased conductor spacing |
Also Published As
| Publication number | Publication date |
|---|---|
| US6137178A (en) | 2000-10-24 |
| KR100598256B1 (ko) | 2006-07-07 |
| CN1139112C (zh) | 2004-02-18 |
| TW417204B (en) | 2001-01-01 |
| EP0966035A1 (en) | 1999-12-22 |
| CN1254949A (zh) | 2000-05-31 |
| KR20000006238A (ko) | 2000-01-25 |
| DE69930027T2 (de) | 2006-09-14 |
| EP0966035B1 (en) | 2006-03-01 |
| DE69930027D1 (de) | 2006-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818110A (en) | Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same | |
| US6337516B1 (en) | Technique for extending the limits of photolithography | |
| KR102277190B1 (ko) | 2중 패터닝 및 채움 기술들을 통해 상이한 금속 재료들의 평행 배선들을 형성하는 방법들 | |
| KR100446293B1 (ko) | 저항체를 포함하는 반도체 소자 제조 방법 | |
| JP2000031280A (ja) | 集積回路のためのメタライゼ―ション装置 | |
| US6048445A (en) | Method of forming a metal line utilizing electroplating | |
| JP2022520702A (ja) | 積層された導体ライン及び空隙を有する半導体チップ | |
| US7087350B2 (en) | Method for combining via patterns into a single mask | |
| US20050140010A1 (en) | Method and structure of manufacturing high capacitance metal on insulator capacitors in copper | |
| US5792704A (en) | Method for fabricating wiring in semiconductor device | |
| US6107204A (en) | Method to manufacture multiple damascene by utilizing etch selectivity | |
| JPS62229959A (ja) | 超大規模集積回路の多層金属被膜構造物における層間絶縁体中の通路または接触穴の充填方法 | |
| KR100591236B1 (ko) | 상호 접속 도전 경로에 대한 선택적 성능 향상 | |
| JPH11251522A (ja) | 集積回路装置及び半導体チップの頂部表面に導体相互接続を形成する方法 | |
| KR100474605B1 (ko) | 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스 | |
| KR20010004008A (ko) | 에어-갭을 갖는 반도체 소자의 금속배선 형성방법 | |
| KR100477135B1 (ko) | 반도체장치의제조방법 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JPH01289142A (ja) | 垂直配線構造 | |
| JPH0917868A (ja) | 半導体集積回路装置の配線接続構造及びその製造方法 | |
| JPH0547757A (ja) | 半導体装置及びその製造方法 | |
| JPH05206288A (ja) | 多層配線の形成方法 | |
| JP2010087202A (ja) | 半導体装置の製造方法 | |
| JPH10284703A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20010008605A (ko) | 반도체장치의 다층 배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060407 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060407 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081008 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081225 |