JP2000022257A - 半導体レーザ駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体レーザ駆動回路に関し、入力データ
の態様に応じて半導体レーザへの駆動電流の供給と停止
を制御する半導体レーザ駆動回路を提供する。 【解決手段】 入力されるデータが半導体レーザを発
光させる必要がある論理レベルである時と、入力される
データの該半導体レーザを発光させる必要がない論理レ
ベルの連続期間が所定期間未満の時に、該半導体レーザ
に駆動電流を供給する電流源を駆動し、入力されるデー
タの該半導体レーザを発光させる必要がない論理レベル
の連続期間が所定期間以上の時に、該半導体レーザに駆
動電流を供給する電流源を停止する制御信号を生成する
制御信号生成部を備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体レーザ駆動
回路に係り、特に、入力データの態様に応じて半導体レ
ーザへの駆動電流の供給と停止を制御する半導体レーザ
駆動回路に関する。

【０００２】光伝送技術は、当初、基幹系回線に適用さ
れてきたが、半導体レーザ自体の低価格化や光増幅技術
の開発と普及などの技術的背景と、加入者系回線を介し
ての動画像などの広帯域情報伝送のニーズの立ち上がり
とにより、加入者系回線にも導入されるようになりつつ
ある。

【０００３】このような、光伝送技術の加入者系回線へ
の広範囲な適用をスムーズに進めることができるために
は、光送受信機の低消費電力化が必須事項になる。光送
信機においては、通常、光源として半導体レーザを適用
する。そして、半導体レーザの高速駆動のために、半導
体レーザ駆動回路には一定の電流を供給する電流源によ
って電流駆動される電流スイッチ回路を適用し、該電流
スイッチ回路の一方の負荷として半導体レーザを接続
し、もう一方の負荷として抵抗を接続する、電流スイッ
チ型駆動回路が適用される。

【０００４】この場合、入力されるデータの論理レベル
が半導体レーザが発光すべき時には、上記電流源の電流
は全て上記電流スイッチ回路を介して半導体レーザに供
給され、半導体レーザを発光させる。

【０００５】一方、入力されるデータの論理レベルが半
導体レーザが発光すべきでない時には、上記電流源の電
流は全て上記抵抗に供給されて、電力を消費する。従っ
て、入力されるデータの論理レベルが半導体レーザが発
光すべきでない時に、上記抵抗で消費される電力は半導
体レーザ駆動回路としては無駄な電力となっている。

【０００６】そこで、半導体レーザ駆動回路の低消費電
力化のために、入力されるデータの論理レベルが半導体
レーザが光信号として送出すべき論理レベルの時（以
降、送出状態と略記する。）に、上記電流源をオン状態
にして電流を半導体レーザに供給し、入力されるデータ
の論理レベルが半導体レーザが光信号として送出すべき
でない論理レベルの時（以降、待機状態と略記する。）
には、上記電流源をオフ状態にするという制御を行なう
ことが必要になる。

【０００７】

【従来の技術】図１２は、従来の半導体レーザ駆動回路
（その１）で、図１２（イ）に回路概要を示し、図１２
（ロ）にタイムチャートを示している。

【０００８】図１２（イ）において、４は電流スイッチ
型駆動回路であり、４１及び４２は電流スイッチを形成
するトランジスタ、４３は該トランジスタ４１及び４２
によって成る電流スイッチに一定の電流を供給する電流
源、４４は電気信号を光信号に変換する半導体レーザ、
４５は抵抗である。

【０００９】尚、図１２（イ）においてはトランジスタ
として電界効果トランジスタを適用する例を示している
が、勿論、バイポーラ・トランジスタなどであってもよ
い。図１２（イ）の構成は、図１２（ロ）の“駆動信
号”に示す如く或る時間バースト的に発生するデータに
対応して生成した“信号発生情報”を電流源４３に供給
し、例えば、該信号発生情報の論理レベルがＨの時に該
電流源４３をオン状態にし、この間の該駆動信号の論理
レベルがＨの時に該電流源４３の電流を半導体レーザ４
４に供給するものである。逆に、バースト状のデータの
発生がない期間には、該信号発生情報の論理レベルはＬ
であるので、該電流源４３はオフ状態に保たれる。

【００１０】つまり、図１２の構成においては、バース
ト状のデータの発生がない期間には該電流源４３に電流
が供給されない分だけ消費電力を縮減することが可能で
ある。

【００１１】図１３は、従来の半導体レーザ駆動回路
（その２）で、図１３（イ）に回路概要を、図１３
（ロ）タイムチャートを示している。図１３（イ）にお
いて、２ａは制御信号生成部、３ａは遅延調整部、４は
電流スイッチ型駆動回路である。

【００１２】又、２２は論理和回路、２５は遅延素子で
ある。更に、４１及び４２は電流スイッチを形成するト
ランジスタ、４３は該トランジスタ４１及び４２によっ
て成る電流スイッチに一定の電流を供給する電流源、４
４は電気信号を光信号に変換する半導体レーザ、４５は
抵抗である。

【００１３】尚、図１３（イ）においてはトランジスタ
として電界効果トランジスタを適用する例を示している
が、勿論、バイポーラ・トランジスタなどであってもよ
い。又、上記遅延調整部３ａも遅延素子によって構成す
ればよい。

【００１４】図１３（イ）の構成は、入力されるデータ
を分岐して、一方には上記遅延素子２５によって所定の
遅延を与え、上記論理和回路２２において遅延を与えな
い入力データとの論理演算を行なって上記電流源４３の
オン・オフを制御する制御信号を生成するものである。

【００１５】今、該遅延素子２５の遅延時間をτとする
と、該制御信号の論理レベルがＨになる期間は該入力デ
ータの論理レベルがＨになる期間よりτだけ長くなり、
従って、該制御信号の論理レベルがＬになる期間は該入
力データの論理レベルがＬになる期間よりτだけ短くな
る。

【００１６】そして、該制御信号の論理レベルがＨにな
る期間に上記電流源４３をオン状態にし、該制御信号の
論理レベルがＬになる期間に該電流源４３をオフ状態に
する。

【００１７】ここで、上記遅延調整部３ａの遅延時間を
（１／２）τに設定すれば、図１３（ロ）に示す如く、
入力されるデータの論理レベルがＨになる期間を上記制
御信号の論理レベルがＨになる期間の中におさめ、該制
御信号の論理レベルがＬになる期間を入力されるデータ
の論理レベルがＬになる期間の中におさめることができ
るので、該制御信号によって上記電流源４３をオン・オ
フ制御しても、入力されるデータに波形歪みを与えない
で光信号に変換することができる。

【００１８】即ち、上記の如く、図１３（イ）の構成に
よれば入力されるデータの１ビット毎に該電流源のオン
・オフ制御を行なうことができるので、バースト状のデ
ータの発生がない期間は勿論、バースト状のデータの中
で論理レベルがＬになる期間にも上記電流源を停止する
ことができて、一層消費電力を縮減することが可能にな
る。

【００１９】

【発明が解決しようとする課題】図１２（イ）の構成に
おいては、バースト的に発生する一連のデータの継続期
間内でも、データは常に論理レベルＨを継続する訳では
なく、論理レベルがＬである場合もある。そして、デー
タの論理レベルがＨの時に半導体レーザが発光すべきも
のとすると、データの論理レベルがＬの時には半導体レ
ーザは発光しなくてもよい。

【００２０】従って、図１２（イ）の構成においては、
バースト的に発生するデータの中の論理レベルがＬの時
に消費する電力分だけ、半導体レーザ駆動回路の消費電
力が大きくなるという問題がある。

【００２１】又、図１３（イ）の構成においては、電流
スイッチ型駆動回路４に入力されるデータと電流源４３
のオン・オフを制御する制御信号の位相を適切に設定す
るために、遅延調整部３ａを形成する遅延素子の遅延時
間を調整する必要がある。即ち、該データと該制御信号
とは非同期である。

【００２２】従って、回路内のタイミング関係の設計に
十分な配慮が必要になる。その上、温度変動や電源電圧
変動の影響で遅延素子の遅延時間に変動が生ずると、半
導体レーザが発光する期間とデータの論理レベルがＨで
ある期間が一致しなくなることも起こる。これは、光に
変換されたデータに歪みが生ずることであり、光伝送特
性の劣化の原因になる。

【００２３】本発明は、かかる従来の半導体レーザ駆動
回路が内包する問題に鑑み、バースト的に発生するデー
タの中でも半導体レーザが発光する必要がない時には電
流源を停止させ、且つ、データに歪みを生じさせない半
導体レーザ駆動回路を提供することを目的とする。

【００２４】

【課題を解決するための手段】図１は、本発明の原理で
ある。図１において、１はデータを受けて波形整形する
入力部、２は後述する電流スイッチ型駆動回路の電流源
をオン、オフする制御信号を生成する制御信号生成部、
３は該制御信号と該データの位相を適切に設定するため
の遅延調整部、４は該データと該制御信号を受けて該デ
ータを光変換する電流スイッチ型駆動回路である。

【００２５】又、４１及び４２は電流スイッチを形成す
るトランジスタ、４３は該トランジスタ４１及び４２に
よって成る電流スイッチに一定の電流を供給する電流
源、４４は電気信号を光信号に変換する半導体レーザ、
４５は抵抗である。

【００２６】尚、図１においてはトランジスタとして電
界効果トランジスタを適用する例を示しているが、勿
論、バイポーラ・トランジスタなどであってもよい。図
１の構成の動作原理は、入力されるデータにおいて、半
導体レーザ４４を発光させる必要がない、論理レベルが
Ｌの期間が２ビット以上連続した時に電流源４３を所定
時間オフにする。しかも、制御信号生成部２と遅延調整
部３には同じクロックが供給される。

【００２７】具体的に説明すると、入力されるデータの
一部が「１０１００１０００１」であり、データ１が論
理レベルＨに対応し、データ０が論理レベルＬに対応す
るものとする時、論理レベルがＨになるデータ１のタイ
ミングと、「１０１」のように１ビットだけ論理レベル
がＬになるデータ０のタイミングには電流源４３をオン
状態にし、「１００１」、「１０００１」のように２ビ
ット以上論理レベルがＬになる時に、所定期間だけ電流
源４３をオフにする。

【００２８】従って、図１の原理によれば、バースト的
にデータが発生しない期間は勿論、バースト的に発生す
るデータの中で２ビット以上論理レベルがＬになる期間
にも所定期間電流源を停止することができるので、半導
体レーザ駆動回路の消費電力を縮減することができる。

【００２９】しかも、図１の原理によれば、上記制御信
号の生成と上記遅延調整部における遅延時間の生成と
は、同じクロック源によって達成されるようになってい
るので、電流スイッチ型駆動回路に供給される上記デー
タと上記制御信号の位相を確実に適切な関係に保つこと
ができる。即ち、光変換されたデータに歪みを生じさせ
ることがない。

【００３０】

【発明の実施の形態】図２は、本発明の第一の実施の形
態（その１）である。図２において、１１は遅延フリッ
プ・フロップ（所謂Ｄ−ＦＦである。尚、図においては
単にＦＦと略して表記している。）で、図１における入
力部１を構成する。

【００３１】２１−１、２１−２及び２１−３は遅延フ
リップ・フロップ、２２は論理和回路、２３は論理反転
回路で、これらによって図１における制御信号生成部２
を構成する。

【００３２】３１はシフト・レジスタ（図ではＳＲと略
して表記している。）で、図１における遅延調整部３を
構成する。４１及び４２は電流スイッチを形成するトラ
ンジスタ、４３は該トランジスタ４１及び４２によって
成る電流スイッチに一定の電流を供給する電流源、４４
は電気信号を光信号に変換する半導体レーザ、４５は抵
抗で、これらによって図１の電流スイッチ型駆動回路４
を構成する。

【００３３】図３は、図２の構成のタイムチャートであ
る。以降、図３を参照しながら図２の構成の動作につい
て説明する。入力されるデータは、図３の「データ」に
示す如く、「１１００１」であるものとする。

【００３４】該データを遅延フリップ・フロップ１１で
受けて、クロックの立ち上がりで読みなおすので、該遅
延フリップ・フロップ１１の出力は図３の「１１のＸＱ
（Ｘは反転を意味する。）」と「１１のＱ」に示すよう
になる。

【００３５】該遅延フリップ・フロップ１１の反転出力
を遅延フリップ・フロップ２１−１に供給してクロック
の立ち上がりで読みなおすので、該遅延フリップ・フロ
ップ２１−１の反転出力は図３の「２１−１のＸＱ」の
如くなる。

【００３６】該遅延フリップ・フロップ２１−１の非反
転出力を遅延フリップ・フロップ２１−２に供給してク
ロックの立ち上がりで読みなおすので、該遅延フリップ
・フロップ２１−２の反転出力は図３の「２１−２のＸ
Ｑ」の如くなる。

【００３７】該遅延フリップ・フロップ２１−１と該遅
延フリップ・フロップ２１−２の反転出力を論理和回路
２２に供給して論理和演算をするので、該論理和回路２
２の出力は図３の「２２の出力」の如く「１１１０１
１」となる。即ち、「データ」と比較すると、データの
１が１ビット長くなり、データの０が１ビット短くなっ
ている。

【００３８】該論理和回路２２の出力を遅延フリップ・
フロップ２１−３においてクロックの立ち下がりで読み
なおすので、該遅延フリップ・フロップ２１−３の出
力、即ち制御信号は図３の「２１−３のＱ」の如くな
る。

【００３９】一方、上記遅延フリップ・フロップ１１の
非反転出力は図３の「１１のＱ」に示されており、該制
御信号とは適性な位相関係にはない。そこで、該遅延フ
リップ・フロップ１１の非反転出力をシフト・レジスタ
３１において２ビットだけシフトすると、該シフト・レ
ジスタ３１の非反転出力は図３の「３１のＱ」の如くな
る。即ち、データの論理レベルがＨの期間は該制御信号
の論理レベルがＨの期間の中央に入り、該制御信号の論
理レベルがＬの期間はデータの論理レベルがＬの期間の
中央に入り、両者の立ち上がり同士の時間差と立ち下が
り同士の時間差は等しくなる（これをｔとする。）。こ
のｔが電流源の制御信号とデータの間の遅延余裕であ
り、これは（１／２）ビットに相当する。

【００４０】かくの如く、データの中の２ビット連続す
る０に対して電流源は１ビット分の期間停止される。図
示はしないが、データの中の１ビットの０に対しては電
流源は停止されず、３ビット連続する０に対しては２ビ
ット分の期間電流源が停止されることは容易に確認する
ことができる。

【００４１】そして、一般的には、ｎ（ｎは正の整数）
ビット連続する０に対しては（ｎ−１）ビット分の期間
電流源が停止される。従って、図２の構成によって半導
体レーザ駆動回路の消費電力を縮減することができる。

【００４２】ここで、データの０の連続期間より電流源
の停止期間が１ビット短いのは、上記遅延余裕を確保す
ることのトレード・オフであるが、データの０の連続期
間と電流源の停止期間の差は１ビットには限定されな
い。即ち、遅延フリップ・フロップ２１−１、２１−２
及び２１−３とシフト・レジスタ３１に、供給されるク
ロックを逓倍したクロックを供給すれば、データの０の
連続期間と電流源の停止期間の差を短縮することがで
き、半導体レーザ駆動回路の消費電力を更に縮減するこ
とができる。尚、この場合には、半導体レーザ駆動回路
の消費電力の縮減と同時に逓倍回路の消費電力の増加が
あるので、両者を比較し、更に入力されるデータの性質
も勘案した上で回路を選択するのが好ましい。

【００４３】図４は、本発明の第一の実施の形態（その
２）である。図４において、１１は遅延フリップ・フロ
ップで、図１における入力部１を構成する。

【００４４】２１−１、２１−２及び２１−３は遅延フ
リップ・フロップ、２３は論理反転回路、２４は出力反
転の論理積回路で、これらによって図１における制御信
号生成部２を構成する。

【００４５】３１はシフト・レジスタで、図１における
遅延調整部３を構成する。４１及び４２は電流スイッチ
を形成するトランジスタ、４３は該トランジスタ４１及
び４２によって成る電流スイッチに一定の電流を供給す
る電流源、４４は電気信号を光信号に変換する半導体レ
ーザ、４５は抵抗で、これらによって図１の電流スイッ
チ型駆動回路４を構成する。

【００４６】図４の構成は、上記遅延フリップ・フロッ
プ２１−１及び２１−２の非反転出力を上記出力反転の
論理積回路２４に供給する点が図３の構成と異なるが、
動作は図３の構成と全く同じである。

【００４７】この構成を示した目的は、簡単な論理演算
の変形で複数の制御信号生成部の構成を得ることができ
ることを示すためである。図５は、本発明の第一の実施
の形態（その３）で、図３と図４の構成がデータの０が
２ビット以上連続する時に所定期間電流源を停止するも
のであるのに対して、データの０が３ビット以上連続す
る時に所定期間電流源を停止するものである。

【００４８】図５において、１１は遅延フリップ・フロ
ップで、図１における入力部１を構成する。２１−１、
２１−２、２１−３及び２１−４は遅延フリップ・フロ
ップ、２２は論理和回路、２３は論理反転回路で、これ
らによって図１における制御信号生成部２を構成する。

【００４９】３１はシフト・レジスタで、図１における
遅延調整部３を構成する。４１及び４２は電流スイッチ
を形成するトランジスタ、４３は該トランジスタ４１及
び４２によって成る電流スイッチに一定の電流を供給す
る電流源、４４は電気信号を光信号に変換する半導体レ
ーザ、４５は抵抗で、これらによって図１の電流スイッ
チ型駆動回路４を構成する。

【００５０】図６は、図５の構成のタイムチャートであ
る。図５の構成は、図３の構成が二の遅延フリップ・フ
ロップ２１−１及び２１−２の反転出力の論理和演算に
よって制御信号を生成しているのに対して、三の遅延フ
リップ・フロップ２１−１、２１−２及び２１−４の反
転出力の論理和演算をして制御信号を生成する点が異な
るだけであるので、タイムチャートを参照した詳細な説
明は省略するが、データの１と２ビット連続する０の期
間は電流源はオン状態に保たれ、２ビット連続する０の
期間には所定期間電流源がオフされるようになってい
る。

【００５１】一般的には、０の連続ビット数が２ビット
以下では電流源は停止されず、３ビット以上０が連続す
る時に所定期間電流源が停止される。そして、制御信号
とデータとの間の遅延余裕は１ビットになっている。た
だ、遅延フリップ・フロップ２１−１乃至２１─４及び
シフト・レジスタ３１に逓倍されたクロックを供給すれ
ば、この遅延余裕を縮減することができる。

【００５２】このように、制御信号生成部における遅延
フリップ・フロップのチェインを長くすれば、電流源を
停止しないデータ０の継続期間を延長することが容易で
ある。

【００５３】しかし、電流源を停止しないデータ０の継
続期間を延長するほど半導体レーザ駆動回路の消費電力
の縮減度は低下するので、実用的には、データの０が２
ビット連続する時に所定期間電流源を停止するのが好ま
しい。

【００５４】図７は、本発明の第二の実施の形態（その
１）である。図７において、１１は遅延フリップ・フロ
ップで、該遅延フリップ・フロップ１１によって図１に
おける入力部を構成する。

【００５５】２１−３及び２１−５は遅延フリップ・フ
ロップ、２３は論理反転回路、２４は出力反転の論理積
回路で、これらによって図１における制御信号生成部２
を構成する。

【００５６】３１はシフト・レジスタで、図１における
遅延調整部３を構成する。４１及び４２は電流スイッチ
を形成するトランジスタ、４３は該トランジスタ４１及
び４２によって成る電流スイッチに一定の電流を供給す
る電流源、４４は電気信号を光信号に変換する半導体レ
ーザ、４５は抵抗で、これらによって図１の電流スイッ
チ型駆動回路４を構成する。

【００５７】図８は、図７の構成のタイムチャートであ
る。図８の構成は、図３の構成が二の遅延フリップ・フ
ロップ２１−１及び２１−２の反転出力の論理和演算に
よって制御信号を生成しているのに対して、二の遅延フ
リップ・フロップ１１及び２１−５の反転出力の論理積
演算の反転によって制御信号を生成する点が異なるだけ
であるので、タイムチャートを参照した詳細な説明は省
略するが、データの１と１ビットの０の期間は電流源を
オン状態に保ち、２ビット連続する０の期間は電流源を
オフ状態にするようになっている。

【００５８】一般的には、０の連続ビット数が１ビット
では電流源は停止されず、２ビット以上０が連続する時
に所定期間電流源が停止される。そして、制御信号とデ
ータとの間の遅延余裕は１ビットになっている。ただ、
遅延フリップ・フロップ２１−５及びシフト・レジスタ
３１に逓倍されたクロックを供給すれば、この遅延余裕
を縮減することができる。

【００５９】又、図７において、遅延フリップ・フロッ
プ２１−５の後に更に遅延フリップ・フロップを接続
し、各々の遅延フリップ・フロップの反転出力の論理積
演算結果を反転して制御信号を得るようにすれば、電流
源を停止するデータ０の連続期間を延長することができ
る。

【００６０】しかし、電流源を停止しないデータ０の継
続期間を延長するほど半導体レーザ駆動回路の消費電力
の縮減度は低下するので、実用的には、データの０が２
ビット連続する時に所定期間電流源を停止するのが好ま
しい。

【００６１】図９は、本発明の第二の実施の形態（その
２）である。図９において、１１は遅延フリップ・フロ
ップで、該遅延フリップ・フロップ１１によって図１に
おける入力部を構成する。

【００６２】２１−３及び２１−５は遅延フリップ・フ
ロップ、２２は論理和回路、２３は論理反転回路で、こ
れらによって図１における制御信号生成部２を構成す
る。３１はシフト・レジスタで、図１における遅延調整
部３を構成する。

【００６３】４１及び４２は電流スイッチを形成するト
ランジスタ、４３は該トランジスタ４１及び４２によっ
て成る電流スイッチに一定の電流を供給する電流源、４
４は電気信号を光信号に変換する半導体レーザ、４５は
抵抗で、これらによって図１の電流スイッチ型駆動回路
４を構成する。

【００６４】図９の構成は、図７の構成が遅延フリップ
・フロップ１１と遅延フリップ・フロップ２１−５の反
転出力の論理積演算結果を反転して制御信号を生成して
いるのに対して、遅延フリップ・フロップ１１と遅延フ
リップ・フロップ２１−５の非反転出力の論理和回路結
果によって制御信号を生成する点が異なるだけであるの
で、動作は図７の構成と全く同じである。従って、タイ
ムチャートの図示と詳細な動作を説明は省略する。

【００６５】そして、当然、電流源を停止するデータ０
の連続数は任意であることも同じである。しかし、電流
源を停止しないデータ０の継続期間を延長するほど半導
体レーザ駆動回路の消費電力の縮減度は低下するので、
実用的には、データの０が２ビット連続する時に所定期
間電流源を停止するのが好ましい。

【００６６】図１０は、本発明の第二の実施の形態（そ
の３）である。図１０において、１１は遅延フリップ・
フロップで、該遅延フリップ・フロップ１１によって図
１における入力部を構成する。

【００６７】２１−３は遅延フリップ・フロップ、２６
は排他的論理和回路、２７−１及び２７−２は論理積回
路、２８はセット・リセット・フリップ・フロップ（図
ではＳＲ−ＦＦと表記している。）で、これらによって
図１における制御信号生成部２を構成する。

【００６８】３１はシフト・レジスタで、図１における
遅延調整部３を構成する。４１及び４２は電流スイッチ
を形成するトランジスタ、４３は該トランジスタ４１及
び４２によって成る電流スイッチに一定の電流を供給す
る電流源、４４は電気信号を光信号に変換する半導体レ
ーザ、４５は抵抗で、これらによって図１の電流スイッ
チ型駆動回路４を構成する。

【００６９】図１１は、図１０の構成のタイムチャート
である。以降、図１１を参照しながら図１０の構成の動
作について説明する。入力されるデータは、図３の「デ
ータ」に示す如く、「１１００１０１１」であるものと
する。

【００７０】該データを遅延フリップ・フロップ１１で
受けて、クロックの立ち上がりで読みなおすので、該遅
延フリップ・フロップ１１の反転出力は図１１の「１１
のＸＱ（Ｘは反転を意味する。）」に示すようになる。

【００７１】該遅延フリップ・フロップ１１の非反転出
力をクロックの立ち上がりで再度読みなおすので、遅延
フリップ・フロップ２１−５の反転出力は図１１の「２
１−５のＸＱ」に示すようになる。

【００７２】該遅延フリップ・フロップ１１の反転出力
と該遅延フリップ・フロップ２１−５の反転出力を排他
的論理和回路２６に供給して排他的論理和演算をするの
で、該排他的論理和回路２６の出力は図１１の「２６の
出力」の如くなる。

【００７３】該排他的論理和回路２６の出力と該遅延フ
リップ・フロップ２１−５の反転出力を論理積回路２７
−１に供給し、該排他的論理和回路２６の出力と該遅延
フリップ・フロップ１１の反転出力を論理積回路２７−
２に供給して論理積演算をするので、それらの出力は図
１１の「２７−１の出力」と「２７−２の出力」の如く
なる。

【００７４】該論理積回路２７−１の出力の立ち上がり
でセット・リセット・フリップ・フロップ２８をセット
し、該論理積回路２７−２の立ち下がりで該セット・リ
セット・フリップ・フロップ２８をリセットするので、
該セット・リセット・フリップ・フロップ２８の出力は
図１１の「２８のＱ」の如くなる。これが制御信号であ
る。

【００７５】一方、上記遅延フリップ・フロップ１１の
非反転出力は「１１のＸＱ」を反転した信号であるか
ら、上記セット・リセット・フリップ・フロップ２８の
非反転出力とは適正な位相関係にはない。

【００７６】そこで、例えば図１０のごとく、クロック
を２逓倍したクロックによって動作するシフト・レジス
タ３１で、データを２逓倍クロックの１周期だけシフト
させれば、データの論理レベルがＨの期間は（１／２）
ビットの位相余裕で制御信号の論理レベルがＨの期間に
入り、データの論理レベルが２ビット連続してＬの期間
において、該制御信号の論理レベルがＬの期間は（１／
２）ビットの位相余裕で該データの論理レベルがＬの期
間の中に入る。同じことは、シフトレジスタ３１に論理
反転したクロックを供給しても実現できる。

【００７７】かくの如く、データの中の２ビット連続す
る０に対して電流源は１ビット分の期間停止される。そ
して、データの中の１ビットの０に対しては電流源は停
止されない。又、図示はしないが、３ビット連続する０
に対しては２ビット分の期間電流源が停止されることは
容易に確認することができる。

【００７８】さて、図２又は図４の構成と、図７、図９
及び図１０の構成を区別して説明したが、本質的には両
者は同じである。即ち、図２又は図４の構成においては
遅延フリップ・フロップ２１−１及び２１−２の出力を
論理演算して制御信号を生成しているのに対して、図
７、図９及び図１０の構成においては遅延フリップ・フ
ロップ１１及び２１−５の出力を論理演算して制御信号
を生成している。つまり、図７、図９及び図１０の構成
は、遅延フリップ・フロップ１１を入力部と制御信号生
成部に共用しているものであるといえる。

【００７９】従って、本発明の本質は、データを複数の
遅延フリップ・フロップで遅延させ、各々の遅延フリッ
プ・フロップの出力に種々の論理演算をして制御信号を
生成することにある。

【００８０】又、上記においては電流源の詳細を図示し
てはいないが、電流スイッチ型駆動回路において電流ス
イッチ側が電流源側より高電位であれば、電流源にはＮ
チャネル型ＭＯＳトランジスタ又はＮＰＮトランジスタ
が適用されるので、上記において説明した制御信号をゲ
ート又はベースにそのまま供給すればよく、電流スイッ
チ型駆動回路において電流スイッチ側が電流源側より高
電位であれば、電流源にはＰチャネル型ＭＯＳトランジ
スタ又はＰＮＰトランジスタが適用されるので、上記に
おいて説明した制御信号を反転してゲート又はベースに
供給すればよい。この際、ゲート又はベースには抵抗よ
り成るバイアス回路が接続される必要があるが、これ
は、通常の技術の範囲であるので、説明を省略する。

【００８１】最後に、上記においては一貫して半導体レ
ーザを駆動する回路が電流スイッチ型駆動回路であるも
のとして説明したが、これは、半導体レーザを高速で駆
動できることに配慮したもので、本発明の技術が適用さ
れる半導体レーザ駆動回路は電流スイッチ型駆動回路に
は限定されず、電流源となるトランジスタと半導体レー
ザを駆動するトランジスタをトーテム・ポール接続し、
必要なバイアス回路を付加し、電流源となるトランジス
タに上記制御信号を供給し、半導体レーザを駆動するト
ランジスタにデータを供給する形の回路にも適用できる
ことはいうまでもない。

【００８２】

【発明の効果】以上詳述した如く、本発明によれば、デ
ータの０が所定期間以上継続する時に電流源を停止し、
データが１である時とデータの０の連続期間が所定期間
未満である時には電流源を駆動する半導体レーザ駆動回
路を実現することができる。

【００８３】これにより、半導体レーザ駆動回路の消費
電力を縮減することが可能になる。さらに、記電流源の
駆動と停止を制御する制御信号と、半導体レーザの駆動
回路に供給するデータを同一のクロック源によって生成
するために、該制御信号と該データとの遅延余裕を確保
することができる。

【００８４】本発明は、光伝送技術が適用される分野全
てにおいて効果を呈するが、特に、加入者系回線に光伝
送技術を適用する場合に顕著な効果を発揮する。

【図面の簡単な説明】

【図１】 本発明の原理。

【図２】 本発明の第一の実施の形態（その１）。

【図３】 図２の構成のタイムチャート。

【図４】 本発明の第一の実施の形態（その２）。

【図５】 本発明の第一の実施の形態（その３）。

【図６】 図５の構成のタイムチャート。

【図７】 本発明の第二の実施の形態（その１）。

【図８】 図７の構成のタイムチャート。

【図９】 本発明の第二の実施の形態（その２）。

【図１０】 本発明の第二の実施の形態（その３）。

【図１１】 図１０の構成のタイムチャート。

【図１２】 従来の半導体レーザ駆動回路（その１）。

【図１３】 従来の半導体レーザ駆動回路（その２）。

【符号の説明】

１ 入力部 ２ 制御信号生成部 ２ａ 制御信号生成部 ３ 遅延調整部 ３ａ 遅延調整部 ４ 電流スイッチ型駆動回路 １１ 遅延フリップ・フロップ（ＦＦ） ２１−１ 遅延フリップ・フロップ（ＦＦ） ２１−２ 遅延フリップ・フロップ（ＦＦ） ２１−３ 遅延フリップ・フロップ（ＦＦ） ２１−４ 遅延フリップ・フロップ（ＦＦ） ２１−５ 遅延フリップ・フロップ（ＦＦ） ２２ 論理和回路 ２３ 論理反転回路 ２４ 出力反転の論理積回路 ２５ 遅延素子 ２６ 排他的論理和回路 ２７−１ 論理積回路 ２７−２ 論理積回路 ２８ セット・リセット・フリップ・フロップ（ＳＲ−
ＦＦ） ３１ シフト・レジスタ（ＳＲ） ４１ トランジスタ ４２ トランジスタ ４３ 電流源 ４４ 半導体レーザ ４５ 抵抗

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/06

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されるデータが半導体レーザを発
   光させる必要がある論理レベルである時と、入力される
   データの該半導体レーザを発光させる必要がない論理レ
   ベルの連続期間が所定期間未満の時に、該半導体レーザ
   に駆動電流を供給する電流源を駆動し、入力されるデー
   タの該半導体レーザを発光させる必要がない論理レベル
   の連続期間が所定期間以上の時に、該半導体レーザに駆
   動電流を供給する電流源を停止する制御信号を生成する
   制御信号生成部を備えることを特徴とする半導体レーザ
   駆動回路。
2. 【請求項２】 請求項１記載の半導体レーザ駆動回路で
   あって、 上記制御信号生成部は、複数の遅延フリップ・フロップ
   によって構成したチェインにデータとクロックを供給
   し、各々の遅延フリップ・フロップの出力を論理演算し
   て上記制御信号を生成する構成を備える制御信号生成部
   であることを特徴とする半導体レーザ駆動回路。
3. 【請求項３】 請求項１又は請求項２記載の半導体レー
   ザ駆動回路であって、 電流スイッチ型駆動回路の電流源の駆動と停止を上記制
   御信号によって制御することを特徴とする半導体レーザ
   駆動回路。