JP2000022001A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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Classifications
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- G11C17/126—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/926—Dummy metallization
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ワードラインと選択ラインとが所定の距離だ
け離隔されることにより生じるセルの均一性の低下を防
止し得る不揮発性メモリ装置を提供する。 【解決手段】 半導体基板上に形成され、メモリセルア
レイを構成するサブビットライン及びセルトランジスタ
のソース／ドレインとして反復的に伸長する複数の埋没
型拡散層と、半導体基板上にゲート絶縁膜を介在して形
成され、埋没型拡散層と直交して反復的に伸長する複数
のワードラインと、サブビットラインと平行に伸長する
メインビットラインを通じて外部の電気的信号をサブビ
ットラインに選択的に伝達するためにワードラインと平
行に伸長する選択ラインと、選択ラインとこれに隣接す
るワードラインとの間の離隔領域にワードラインと平行
に伸長して配置されたダミーラインとを備える。
け離隔されることにより生じるセルの均一性の低下を防
止し得る不揮発性メモリ装置を提供する。 【解決手段】 半導体基板上に形成され、メモリセルア
レイを構成するサブビットライン及びセルトランジスタ
のソース／ドレインとして反復的に伸長する複数の埋没
型拡散層と、半導体基板上にゲート絶縁膜を介在して形
成され、埋没型拡散層と直交して反復的に伸長する複数
のワードラインと、サブビットラインと平行に伸長する
メインビットラインを通じて外部の電気的信号をサブビ
ットラインに選択的に伝達するためにワードラインと平
行に伸長する選択ラインと、選択ラインとこれに隣接す
るワードラインとの間の離隔領域にワードラインと平行
に伸長して配置されたダミーラインとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置に関し、より詳しくは、ＮＯＲ型フラットセル（flat
-cell）マスクＲＯＭ（mask ROM）において、ワードラ
インと選択ラインとが所定の距離だけ離隔されることに
より起こるセルの均一性の低下を防止し得るマスクＲＯ
Ｍに関するものである。
置に関し、より詳しくは、ＮＯＲ型フラットセル（flat
-cell）マスクＲＯＭ（mask ROM）において、ワードラ
インと選択ラインとが所定の距離だけ離隔されることに
より起こるセルの均一性の低下を防止し得るマスクＲＯ
Ｍに関するものである。
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＡＭ（dynami
c random access memory）やＳＲＡＭ（static random
access memory）のように時間の経過によりデータを失
うＲＡＭ製品と、一度データを入力するとその状態を維
持し得るＲＯＭ（read only memory）製品とに区分し得
る。
c random access memory）やＳＲＡＭ（static random
access memory）のように時間の経過によりデータを失
うＲＡＭ製品と、一度データを入力するとその状態を維
持し得るＲＯＭ（read only memory）製品とに区分し得
る。
【０００３】このようなＲＯＭ製品のうち、マスクＲＯ
Ｍのセル構造は、大きく、ＮＯＲ型とＮＡＮＤ型とに分
類され、従来のＮＯＲ型セルは、セル電流による高速化
が容易であるが、セルの面積が大きくなるという欠点が
あり、ＮＡＮＤ型セルは、セル電流は小さいが、セルの
面積が小さくて、高集積度を具現し得るという利点があ
る。このため、従来は、高集積化に有利なＮＡＮＤ型セ
ル構造を主として採択している。
Ｍのセル構造は、大きく、ＮＯＲ型とＮＡＮＤ型とに分
類され、従来のＮＯＲ型セルは、セル電流による高速化
が容易であるが、セルの面積が大きくなるという欠点が
あり、ＮＡＮＤ型セルは、セル電流は小さいが、セルの
面積が小さくて、高集積度を具現し得るという利点があ
る。このため、従来は、高集積化に有利なＮＡＮＤ型セ
ル構造を主として採択している。
【０００４】しかし、最近では、ＮＯＲ型セルの利点を
維持しながらＮＡＮＤ型セルのように小さく製造し得る
ＮＯＲ型フラットセル（セルアレイ内に素子分離のため
のフィールド酸化膜がない構造のセル）が開発されてい
る。このようなＮＯＲ型フラットセルは、高いセル電流
とセル均一性（uniformity）による高速化及び低電圧化
が可能であるだけでなく、１セルに多くの情報を貯蔵す
るマルチビットセル（multi-bit cell：ＭＢＣ）又はマ
ルチレベルセル（multi-level cell：ＭＬＣ）の開発を
容易にする。
維持しながらＮＡＮＤ型セルのように小さく製造し得る
ＮＯＲ型フラットセル（セルアレイ内に素子分離のため
のフィールド酸化膜がない構造のセル）が開発されてい
る。このようなＮＯＲ型フラットセルは、高いセル電流
とセル均一性（uniformity）による高速化及び低電圧化
が可能であるだけでなく、１セルに多くの情報を貯蔵す
るマルチビットセル（multi-bit cell：ＭＢＣ）又はマ
ルチレベルセル（multi-level cell：ＭＬＣ）の開発を
容易にする。
【０００５】図１は、韓国特許出願第９７−２０５０７
号に開示されているＮＯＲ型フラットセルマスクＲＯＭ
の平面図であり、図２は、図１のセルの等価回路図であ
る。このＮＯＲ型フラットセルは、セル読出（read-ou
t）経路において、チャネル抵抗を減少させ、選択ライ
ン（select line）の数を減少させ得る構造を有する。
図１及び図２に示すように、従来のＮＯＲ型フラットセ
ルマスクＲＯＭは、半導体基板の表面にセルトランジス
タのソース／ドレイン及びサブビットライン（sub bit-
line）として提供される多数の埋没型Ｎ+ 拡散層１２が
列方向に伸長しつつ行方向に反復され、セルトランジス
タのゲート電極として提供される多数のワードライン
（Ｗ/Ｌ1、…、Ｗ/Ｌn）が埋没型Ｎ+ 拡散層１２と直交
かつ重畳しつつ反復的に伸長するマトリックス構造を有
する。また、埋没型Ｎ+ 拡散層１２と平行に多数の金属
ライン（Ｂ/Ｌ1、Ｂ/Ｌ2、…）が配置され、１金属ライ
ンは埋没型Ｎ+ 拡散層１２で構成されたサブビットライ
ンの２ピッチに対応する。前記金属ラインは、メインビ
ットライン（main bit-line）及び接地ライン（ground
line）として交互に配置される。
号に開示されているＮＯＲ型フラットセルマスクＲＯＭ
の平面図であり、図２は、図１のセルの等価回路図であ
る。このＮＯＲ型フラットセルは、セル読出（read-ou
t）経路において、チャネル抵抗を減少させ、選択ライ
ン（select line）の数を減少させ得る構造を有する。
図１及び図２に示すように、従来のＮＯＲ型フラットセ
ルマスクＲＯＭは、半導体基板の表面にセルトランジス
タのソース／ドレイン及びサブビットライン（sub bit-
line）として提供される多数の埋没型Ｎ+ 拡散層１２が
列方向に伸長しつつ行方向に反復され、セルトランジス
タのゲート電極として提供される多数のワードライン
（Ｗ/Ｌ1、…、Ｗ/Ｌn）が埋没型Ｎ+ 拡散層１２と直交
かつ重畳しつつ反復的に伸長するマトリックス構造を有
する。また、埋没型Ｎ+ 拡散層１２と平行に多数の金属
ライン（Ｂ/Ｌ1、Ｂ/Ｌ2、…）が配置され、１金属ライ
ンは埋没型Ｎ+ 拡散層１２で構成されたサブビットライ
ンの２ピッチに対応する。前記金属ラインは、メインビ
ットライン（main bit-line）及び接地ライン（ground
line）として交互に配置される。
【０００６】前述した構造を有するＮＯＲ型フラットセ
ルマスクＲＯＭにおけるセル動作を調べると、選択され
たメインビットラインに０〜３．３Ｖの電圧が印加さ
れ、隣接する接地ラインに０Ｖが印加されると、選択ラ
イン（Ｓ/Ｌ1、Ｓ/Ｌ2、Ｓ/Ｌ3、Ｓ/Ｌ4）の組合せによ
って、第１列（column）、第２列、第３列、又は第４列
がそれぞれ選択される。例えば、図２の等価回路図にお
いて、第１列のメモリセルアレイを選択しようとする場
合、第１メインビットライン（Ｂ/Ｌ1）に一定の電圧が
印加され、第２メインビットライン（Ｂ/Ｌ2）に０Ｖが
印加されると、第１及び第３選択ライン（Ｓ/Ｌ1、Ｓ/
Ｌ3）はハイ（high）となり、第２及び第４選択ライン
（Ｓ/Ｌ2、Ｓ/Ｌ4）はロー（low）となる。これによ
り、第１列にあるメモリセルアレイのワードライン（Ｗ
/Ｌ1、Ｗ/Ｌ2、…、Ｗ/Ｌn-1、Ｗ/Ｌn）を読み出し得る
状態で列選択が完了され、行（row）の選択は、選択さ
れたワードラインにハイ電圧を印加し、選択されていな
い残りのワードラインに０Ｖの電圧を印加することによ
り完了される。
ルマスクＲＯＭにおけるセル動作を調べると、選択され
たメインビットラインに０〜３．３Ｖの電圧が印加さ
れ、隣接する接地ラインに０Ｖが印加されると、選択ラ
イン（Ｓ/Ｌ1、Ｓ/Ｌ2、Ｓ/Ｌ3、Ｓ/Ｌ4）の組合せによ
って、第１列（column）、第２列、第３列、又は第４列
がそれぞれ選択される。例えば、図２の等価回路図にお
いて、第１列のメモリセルアレイを選択しようとする場
合、第１メインビットライン（Ｂ/Ｌ1）に一定の電圧が
印加され、第２メインビットライン（Ｂ/Ｌ2）に０Ｖが
印加されると、第１及び第３選択ライン（Ｓ/Ｌ1、Ｓ/
Ｌ3）はハイ（high）となり、第２及び第４選択ライン
（Ｓ/Ｌ2、Ｓ/Ｌ4）はロー（low）となる。これによ
り、第１列にあるメモリセルアレイのワードライン（Ｗ
/Ｌ1、Ｗ/Ｌ2、…、Ｗ/Ｌn-1、Ｗ/Ｌn）を読み出し得る
状態で列選択が完了され、行（row）の選択は、選択さ
れたワードラインにハイ電圧を印加し、選択されていな
い残りのワードラインに０Ｖの電圧を印加することによ
り完了される。
【０００７】このとき、選択されたワードラインの電圧
よりもセルトランジスタのしきい値電圧（threshold vo
ltage：Ｖth）が低い場合には、選択されたセルがター
ンオン（turn-on）されて、メインビットラインから接
地ラインへの放電経路が感知されることにより、“Ｏ
Ｎ”と判読することになる。逆に、選択されたワードラ
インの電圧よりもセルトランジスタのしきい値電圧が高
い場合には、選択されたセルがターンオフ（turn-off）
されて、メインビットラインの電圧が維持されることに
より、“ＯＦＦ”と判読することになる。
よりもセルトランジスタのしきい値電圧（threshold vo
ltage：Ｖth）が低い場合には、選択されたセルがター
ンオン（turn-on）されて、メインビットラインから接
地ラインへの放電経路が感知されることにより、“Ｏ
Ｎ”と判読することになる。逆に、選択されたワードラ
インの電圧よりもセルトランジスタのしきい値電圧が高
い場合には、選択されたセルがターンオフ（turn-off）
されて、メインビットラインの電圧が維持されることに
より、“ＯＦＦ”と判読することになる。
【０００８】前述した構造を有する従来のＮＯＲ型フラ
ットセルマスクＲＯＭにおいて、メモリセルアレイのワ
ードラインと選択ラインとは所定の距離だけ離隔されて
いるが、これは、メインビットラインから選択ラインを
経てメモリセルアレイのサブビットライン（埋没型Ｎ+
拡散層）への安定的な電気的連結のための最低必要条件
であるためである。すなわち、ワードラインと選択ライ
ンとが所定の距離だけ離隔されている場合にのみ素子分
離及び最小デザインルールから外れなくなる。しかし、
このようなワードラインと選択ラインの離隔はデザイン
ルールの減少とともにセルの均一性の側面で否定的要素
として作用する。すなわち、選択ラインから離隔されて
隣接する第１ワードライン（Ｗ/Ｌ1）と第ｎワードライ
ン（Ｗ/Ｌn）は、メモリセルアレイ内で反復しているワ
ードライン（Ｗ/Ｌ2、…、Ｗ/Ｌn-1）と比較するとき、
臨界寸法（critical dimension：ＣＤ）の側面で差を見
せる。このような現象はローディング効果（loading ef
fect）によるものとして説明することができ、ローディ
ング効果を誘発する要因としては、ワードラインのパタ
ーニングのためのリソグラフィ工程及びドライエッチン
グ工程を挙げ得る。
ットセルマスクＲＯＭにおいて、メモリセルアレイのワ
ードラインと選択ラインとは所定の距離だけ離隔されて
いるが、これは、メインビットラインから選択ラインを
経てメモリセルアレイのサブビットライン（埋没型Ｎ+
拡散層）への安定的な電気的連結のための最低必要条件
であるためである。すなわち、ワードラインと選択ライ
ンとが所定の距離だけ離隔されている場合にのみ素子分
離及び最小デザインルールから外れなくなる。しかし、
このようなワードラインと選択ラインの離隔はデザイン
ルールの減少とともにセルの均一性の側面で否定的要素
として作用する。すなわち、選択ラインから離隔されて
隣接する第１ワードライン（Ｗ/Ｌ1）と第ｎワードライ
ン（Ｗ/Ｌn）は、メモリセルアレイ内で反復しているワ
ードライン（Ｗ/Ｌ2、…、Ｗ/Ｌn-1）と比較するとき、
臨界寸法（critical dimension：ＣＤ）の側面で差を見
せる。このような現象はローディング効果（loading ef
fect）によるものとして説明することができ、ローディ
ング効果を誘発する要因としては、ワードラインのパタ
ーニングのためのリソグラフィ工程及びドライエッチン
グ工程を挙げ得る。
【０００９】まず、リソグラフィ工程時、最小デザイン
ルールによって反復するパターンをパターニングするた
めには、解像度限界による問題を避けるため、過度露光
を実施することになる。この場合、最小デザインルール
を使用しない大きいパターン（loose pattern）は臨界
寸法の非対称偏差（skew deviation）が大きくなる。す
なわち、第２選択ライン（Ｓ/Ｌ2）と第１ワードライン
（Ｗ/Ｌ1）間の間隔、又は第３選択ライン（Ｓ/Ｌ3）と
第ｎワードライン（Ｗ/Ｌn）間の間隔が大きいため、反
復するワードライン（Ｗ/Ｌ2、…、Ｗ/Ｌn-1）間の間隔
を基準として露光工程を進行する場合、第１及び第ｎワ
ードライン（Ｗ/Ｌ1、Ｗ/Ｌn）は基準露光量よりも多い
量で露光される。これにより、第１及び第ｎワードライ
ン（Ｗ/Ｌ1、Ｗ/Ｌn）の臨界寸法が、反復するワードラ
イン（Ｗ/Ｌ2、…、Ｗ/Ｌn-1）の臨界寸法と異なること
になる。このような臨界寸法の差はドライエッチング工
程によっても生じる。例えば、密集したパターン部位及
びより緩く密集したパターン部位でドライエッチングを
行う場合、プラズマ状態のエッチャント（etchant）と
エッチングすべき部位の反応生成物の蒸気圧が密集した
パターン部位で著しく低下することにより、エッチング
均一性が悪化する。これにより、第１及び第ｎワードラ
イン（Ｗ/Ｌ1、Ｗ/Ｌn）での臨界寸法の非対称偏差が大
きくなる。
ルールによって反復するパターンをパターニングするた
めには、解像度限界による問題を避けるため、過度露光
を実施することになる。この場合、最小デザインルール
を使用しない大きいパターン（loose pattern）は臨界
寸法の非対称偏差（skew deviation）が大きくなる。す
なわち、第２選択ライン（Ｓ/Ｌ2）と第１ワードライン
（Ｗ/Ｌ1）間の間隔、又は第３選択ライン（Ｓ/Ｌ3）と
第ｎワードライン（Ｗ/Ｌn）間の間隔が大きいため、反
復するワードライン（Ｗ/Ｌ2、…、Ｗ/Ｌn-1）間の間隔
を基準として露光工程を進行する場合、第１及び第ｎワ
ードライン（Ｗ/Ｌ1、Ｗ/Ｌn）は基準露光量よりも多い
量で露光される。これにより、第１及び第ｎワードライ
ン（Ｗ/Ｌ1、Ｗ/Ｌn）の臨界寸法が、反復するワードラ
イン（Ｗ/Ｌ2、…、Ｗ/Ｌn-1）の臨界寸法と異なること
になる。このような臨界寸法の差はドライエッチング工
程によっても生じる。例えば、密集したパターン部位及
びより緩く密集したパターン部位でドライエッチングを
行う場合、プラズマ状態のエッチャント（etchant）と
エッチングすべき部位の反応生成物の蒸気圧が密集した
パターン部位で著しく低下することにより、エッチング
均一性が悪化する。これにより、第１及び第ｎワードラ
イン（Ｗ/Ｌ1、Ｗ/Ｌn）での臨界寸法の非対称偏差が大
きくなる。
【００１０】通常、ＮＯＲ型フラットセルの製造工程
は、メモリセルアレイ内のＰ- 基板表面にサブビットラ
インとして提供される埋没型Ｎ+ 拡散層を形成する段階
と、ゲート絶縁膜及びゲート電極（ワードライン）の形
成段階と、周辺回路部のＬＤＤ（lightly doped drai
n）構造のためのＮ- ソース／ドレインイオン注入段階
と、側壁スペーサの形成段階と、周辺回路部のＮ+ ソー
ス／ドレインイオン注入段階とからなり、選択ラインと
ワードラインとが所定の距離だけ離隔されることによ
り、埋没型Ｎ+ 拡散層とＰ- 基板の接合境界が露出され
る。したがって、前記側壁スペーサを形成するための前
面エッチバック（etchback）工程時、露出された表面が
過度にエッチングされることにより、埋没型Ｎ+ 拡散層
とＰ- 基板の接合境界が損傷されて、接合降伏電圧（ju
nction breakdown voltage）が劣化される。
は、メモリセルアレイ内のＰ- 基板表面にサブビットラ
インとして提供される埋没型Ｎ+ 拡散層を形成する段階
と、ゲート絶縁膜及びゲート電極（ワードライン）の形
成段階と、周辺回路部のＬＤＤ（lightly doped drai
n）構造のためのＮ- ソース／ドレインイオン注入段階
と、側壁スペーサの形成段階と、周辺回路部のＮ+ ソー
ス／ドレインイオン注入段階とからなり、選択ラインと
ワードラインとが所定の距離だけ離隔されることによ
り、埋没型Ｎ+ 拡散層とＰ- 基板の接合境界が露出され
る。したがって、前記側壁スペーサを形成するための前
面エッチバック（etchback）工程時、露出された表面が
過度にエッチングされることにより、埋没型Ｎ+ 拡散層
とＰ- 基板の接合境界が損傷されて、接合降伏電圧（ju
nction breakdown voltage）が劣化される。
【００１１】また、ワードラインを形成した後、セルト
ランジスタのチャネルに不純物をイオン注入してしきい
値電圧を選別的に移動（shift）させるプログラミング
工程を実施するとき、選択ラインとワードラインの離隔
は、しきい値電圧の均一性を低下させる要因として作用
する。さらに、前記プログラミング工程をコンタクト工
程後に実施するＡＣＰ（after contact programming）
工程を適用する場合、ＢＰＳＧ膜をリフロー（reflow）
させて平坦化層を形成するとき、選択ラインとワードラ
インとが離隔された部位にＢＰＳＧ膜が流入して、第１
及び第ｎワードライン（Ｗ/Ｌ1、Ｗ/Ｌn）上においてＢ
ＰＳＧ膜の厚さが他の部位よりも薄くなる。これは、Ｂ
ＰＳＧ膜を平坦化させた後、プログラミング工程を実施
するとき、プログラム均一性を低下させる要素として作
用する。
ランジスタのチャネルに不純物をイオン注入してしきい
値電圧を選別的に移動（shift）させるプログラミング
工程を実施するとき、選択ラインとワードラインの離隔
は、しきい値電圧の均一性を低下させる要因として作用
する。さらに、前記プログラミング工程をコンタクト工
程後に実施するＡＣＰ（after contact programming）
工程を適用する場合、ＢＰＳＧ膜をリフロー（reflow）
させて平坦化層を形成するとき、選択ラインとワードラ
インとが離隔された部位にＢＰＳＧ膜が流入して、第１
及び第ｎワードライン（Ｗ/Ｌ1、Ｗ/Ｌn）上においてＢ
ＰＳＧ膜の厚さが他の部位よりも薄くなる。これは、Ｂ
ＰＳＧ膜を平坦化させた後、プログラミング工程を実施
するとき、プログラム均一性を低下させる要素として作
用する。
【００１２】
【発明が解決しようとする課題】したがって、本発明
は、前述した問題点を解決するためになされたものであ
り、本発明の目的は、ワードラインと選択ラインとが所
定の距離だけ離隔されることにより生じるセルの均一性
の低下を防止し得る不揮発性メモリ装置を提供すること
にある。
は、前述した問題点を解決するためになされたものであ
り、本発明の目的は、ワードラインと選択ラインとが所
定の距離だけ離隔されることにより生じるセルの均一性
の低下を防止し得る不揮発性メモリ装置を提供すること
にある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板上に形成され、メモリセルア
レイを構成するサブビットライン及びセルトランジスタ
のソース／ドレインとして反復的に伸長する複数の埋没
型拡散層と、前記半導体基板上にゲート絶縁膜を介して
形成され、前記埋没型拡散層と直交して反復的に伸長す
る複数のワードラインと、前記サブビットラインと平行
に伸長するメインビットラインを通じて外部の電気的信
号を前記サブビットラインに選択的に伝達するために前
記ワードラインと平行に伸長する選択ラインと、前記選
択ラインとこれに隣接するワードラインとの間の離隔領
域に前記ワードラインと平行に伸長して配置されたダミ
ーラインとを備えることを特徴とする不揮発性メモリ装
置を提供する。
め、本発明は、半導体基板上に形成され、メモリセルア
レイを構成するサブビットライン及びセルトランジスタ
のソース／ドレインとして反復的に伸長する複数の埋没
型拡散層と、前記半導体基板上にゲート絶縁膜を介して
形成され、前記埋没型拡散層と直交して反復的に伸長す
る複数のワードラインと、前記サブビットラインと平行
に伸長するメインビットラインを通じて外部の電気的信
号を前記サブビットラインに選択的に伝達するために前
記ワードラインと平行に伸長する選択ラインと、前記選
択ラインとこれに隣接するワードラインとの間の離隔領
域に前記ワードラインと平行に伸長して配置されたダミ
ーラインとを備えることを特徴とする不揮発性メモリ装
置を提供する。
【００１４】好ましくは、セルの駆動時、前記ダミーラ
インには常に一定の電圧が印加され、また、前記一定の
電圧は接地電圧である。
インには常に一定の電圧が印加され、また、前記一定の
電圧は接地電圧である。
【００１５】好ましくは、前記ダミーラインは、前記ワ
ードラインと同じピッチであり、前記選択ラインと隣接
するワードラインの外側に配置されている。
ードラインと同じピッチであり、前記選択ラインと隣接
するワードラインの外側に配置されている。
【００１６】好ましくは、前記ダミーラインは、前記ワ
ードラインと同じ物質で形成されている。
ードラインと同じ物質で形成されている。
【００１７】好ましくは、前記選択ラインとこれに隣接
するワードラインとの間の離隔距離は、０．１〜１．５
μｍである。
するワードラインとの間の離隔距離は、０．１〜１．５
μｍである。
【００１８】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施例を詳細に説明する。
の好ましい実施例を詳細に説明する。
【００１９】図３は、本発明によるＮＯＲ型フラットセ
ルマスクＲＯＭの平面図であり、図４は、図３のセルの
等価回路図である。
ルマスクＲＯＭの平面図であり、図４は、図３のセルの
等価回路図である。
【００２０】図３及び図４に示すように、本発明のＮＯ
Ｒ型フラットセルマスクＲＯＭは、半導体基板の表面に
セルトランジスタのソース／ドレイン及びサブビットラ
インとして提供される多数の埋没型Ｎ+ 拡散層１０２が
列方向に伸長しつつ行方向に反復され、セルトランジス
タのゲート電極として提供される多数のワードライン
（Ｗ/Ｌ1、…、Ｗ/Ｌn）が埋没型Ｎ+ 拡散層１０２と直
交かつ重畳しつつ反復的に伸長するマトリックス構造を
有する。また、埋没型Ｎ+ 拡散層１０２と平行に多数の
金属ライン（Ｂ/Ｌ1、Ｂ/Ｌ2、…）が配置され、１金属
ラインは埋没型Ｎ+ 拡散層１０２で構成されたサブビッ
トラインの２ピッチに対応する。前記金属ラインは、メ
インビットライン及び接地ラインとして交互に配置され
る。
Ｒ型フラットセルマスクＲＯＭは、半導体基板の表面に
セルトランジスタのソース／ドレイン及びサブビットラ
インとして提供される多数の埋没型Ｎ+ 拡散層１０２が
列方向に伸長しつつ行方向に反復され、セルトランジス
タのゲート電極として提供される多数のワードライン
（Ｗ/Ｌ1、…、Ｗ/Ｌn）が埋没型Ｎ+ 拡散層１０２と直
交かつ重畳しつつ反復的に伸長するマトリックス構造を
有する。また、埋没型Ｎ+ 拡散層１０２と平行に多数の
金属ライン（Ｂ/Ｌ1、Ｂ/Ｌ2、…）が配置され、１金属
ラインは埋没型Ｎ+ 拡散層１０２で構成されたサブビッ
トラインの２ピッチに対応する。前記金属ラインは、メ
インビットライン及び接地ラインとして交互に配置され
る。
【００２１】また、本発明のＮＯＲ型フラットセルマス
クＲＯＭによると、メインビットラインを通じて外部の
電気的信号をサブビットラインに選択的に伝達するため
の選択ライン（Ｓ/Ｌ1、Ｓ/Ｌ2、…）が、ワードライン
と平行に伸長されている。選択ラインは、隣接するワー
ドライン、つまり第１ワードライン（Ｗ/Ｌ1）又は第ｎ
ワードライン（Ｗ/Ｌn）から所定の距離、好ましくは、
０．１〜１．５μｍの距離だけ離隔されて配置されてい
る。
クＲＯＭによると、メインビットラインを通じて外部の
電気的信号をサブビットラインに選択的に伝達するため
の選択ライン（Ｓ/Ｌ1、Ｓ/Ｌ2、…）が、ワードライン
と平行に伸長されている。選択ラインは、隣接するワー
ドライン、つまり第１ワードライン（Ｗ/Ｌ1）又は第ｎ
ワードライン（Ｗ/Ｌn）から所定の距離、好ましくは、
０．１〜１．５μｍの距離だけ離隔されて配置されてい
る。
【００２２】選択ラインとこれに隣接するワードライン
との間の離隔領域には、ワードラインと同じに形成され
るダミーライン（Ｄ/Ｌ）が配置されている。ダミーラ
イン（Ｄ/Ｌ）は、レイアウト面積の増加なしに、ワー
ドラインの反復単位と同じに選択ラインとワードライン
との間に配置される。すなわち、ダミーライン（Ｄ/
Ｌ）は、反復パターンを有するワードライン（Ｗ/Ｌ1、
…、Ｗ/Ｌn）と同一ピッチであり、第１ワードライン
（Ｗ/Ｌ1）及び第ｎワードライン（Ｗ/Ｌn）の外側に配
置されている。好ましくは、ダミーライン（Ｄ/Ｌ）
は、ワードラインの形成段階と同一の段階で形成され、
セル駆動時、常に一定の電圧、つまり接地電圧が印加さ
れる。ダミーライン（Ｄ/Ｌ）は、図４に示すように、
埋没型Ｎ+ 拡散層１０２と重畳して寄生トランジスタを
生成し、該寄生トランジスタのゲート電極となるダミー
ライン（Ｄ/Ｌ）には接地電圧が印加されるので、寄生
トランジスタは十分にターンオフされる。したがって、
本発明のＮＯＲ型フラットセルマスクＲＯＭのセル動作
は、ダミーライン（Ｄ/Ｌ）が形成されない従来のマス
クＲＯＭのセル動作と同じに維持される。また、ダミー
ライン（Ｄ/Ｌ）の挿入により、第１及び第ｎワードラ
イン（Ｗ/Ｌ1、Ｗ/Ｌn）は残りの反復ワードライン（Ｗ
/Ｌ2、…、Ｗ/Ｌn-1）に類似した隣接パターンを有する
ので、ワードラインをパターニングするためのリソグラ
フィ工程及びエッチング工程時にローディング効果が減
少してワードラインの臨界寸法の均一性が改善される。
との間の離隔領域には、ワードラインと同じに形成され
るダミーライン（Ｄ/Ｌ）が配置されている。ダミーラ
イン（Ｄ/Ｌ）は、レイアウト面積の増加なしに、ワー
ドラインの反復単位と同じに選択ラインとワードライン
との間に配置される。すなわち、ダミーライン（Ｄ/
Ｌ）は、反復パターンを有するワードライン（Ｗ/Ｌ1、
…、Ｗ/Ｌn）と同一ピッチであり、第１ワードライン
（Ｗ/Ｌ1）及び第ｎワードライン（Ｗ/Ｌn）の外側に配
置されている。好ましくは、ダミーライン（Ｄ/Ｌ）
は、ワードラインの形成段階と同一の段階で形成され、
セル駆動時、常に一定の電圧、つまり接地電圧が印加さ
れる。ダミーライン（Ｄ/Ｌ）は、図４に示すように、
埋没型Ｎ+ 拡散層１０２と重畳して寄生トランジスタを
生成し、該寄生トランジスタのゲート電極となるダミー
ライン（Ｄ/Ｌ）には接地電圧が印加されるので、寄生
トランジスタは十分にターンオフされる。したがって、
本発明のＮＯＲ型フラットセルマスクＲＯＭのセル動作
は、ダミーライン（Ｄ/Ｌ）が形成されない従来のマス
クＲＯＭのセル動作と同じに維持される。また、ダミー
ライン（Ｄ/Ｌ）の挿入により、第１及び第ｎワードラ
イン（Ｗ/Ｌ1、Ｗ/Ｌn）は残りの反復ワードライン（Ｗ
/Ｌ2、…、Ｗ/Ｌn-1）に類似した隣接パターンを有する
ので、ワードラインをパターニングするためのリソグラ
フィ工程及びエッチング工程時にローディング効果が減
少してワードラインの臨界寸法の均一性が改善される。
【００２３】図５は、本発明のＮＯＲ型フラットセルマ
スクＲＯＭにおける単位セルの構造を概略的に示す平面
図であり、図６乃至図１０は、図５の単位セルをそれぞ
れＡ、Ｂ、Ｃ、Ｄ及びＥ線で切断した断面図である。
スクＲＯＭにおける単位セルの構造を概略的に示す平面
図であり、図６乃至図１０は、図５の単位セルをそれぞ
れＡ、Ｂ、Ｃ、Ｄ及びＥ線で切断した断面図である。
【００２４】以下、図５乃至図１０を参照して本発明の
ＮＯＲ型フラットセルマスクＲＯＭの製造方法を説明す
る。
ＮＯＲ型フラットセルマスクＲＯＭの製造方法を説明す
る。
【００２５】まず、リソグラフィ工程及びイオン注入工
程により、Ｐ- 半導体基板１００の所定部位に、周辺回
路部のＰ- チャネルＭＯＳトランジスタが形成されるＮ
型ウェル（図示せず）と、周辺回路部のＮ- チャネルＭ
ＯＳトランジスタ及びセルトランジスタが形成されるＰ
型ウェル（図示せず）とを形成する。次いで、通常の素
子分離工程により前記基板１００の周辺回路部にフィー
ルド酸化膜（図示せず）を形成してアクティブ領域とフ
ィールド領域とを定義する。このとき、メモリセルアレ
イの全域はアクティブ領域のみで構成される。
程により、Ｐ- 半導体基板１００の所定部位に、周辺回
路部のＰ- チャネルＭＯＳトランジスタが形成されるＮ
型ウェル（図示せず）と、周辺回路部のＮ- チャネルＭ
ＯＳトランジスタ及びセルトランジスタが形成されるＰ
型ウェル（図示せず）とを形成する。次いで、通常の素
子分離工程により前記基板１００の周辺回路部にフィー
ルド酸化膜（図示せず）を形成してアクティブ領域とフ
ィールド領域とを定義する。このとき、メモリセルアレ
イの全域はアクティブ領域のみで構成される。
【００２６】次に、メモリセルアレイの所定部位を選択
的に露出させた後、Ｎ型不純物をイオン注入して、セル
トランジスタのソース／ドレイン及びサブビットライン
として提供される埋没型Ｎ+ 拡散層１０２を形成する。
次いで、埋没型Ｎ+ 拡散層１０２が形成された結果物の
上にゲート絶縁膜１０３を形成した後、その上に導電層
を蒸着し、これをリソグラフィ・エッチング工程でパタ
ーニングすることにより、ワードラインとして提供され
るセルトランジスタのゲート電極１０４及び周辺回路ト
ランジスタのゲート電極を形成する。このとき、ｎ本の
ワードラインが反復されるブロック内にダミーライン１
０５が共に形成される。好ましくは、ワードライン１０
４及びダミーライン１０５は、その抵抗を減少させるた
め、不純物がドーピングされたポリシリコン層と金属シ
リサイド層が積層されたポリサイド（polycide）構造に
形成する。
的に露出させた後、Ｎ型不純物をイオン注入して、セル
トランジスタのソース／ドレイン及びサブビットライン
として提供される埋没型Ｎ+ 拡散層１０２を形成する。
次いで、埋没型Ｎ+ 拡散層１０２が形成された結果物の
上にゲート絶縁膜１０３を形成した後、その上に導電層
を蒸着し、これをリソグラフィ・エッチング工程でパタ
ーニングすることにより、ワードラインとして提供され
るセルトランジスタのゲート電極１０４及び周辺回路ト
ランジスタのゲート電極を形成する。このとき、ｎ本の
ワードラインが反復されるブロック内にダミーライン１
０５が共に形成される。好ましくは、ワードライン１０
４及びダミーライン１０５は、その抵抗を減少させるた
め、不純物がドーピングされたポリシリコン層と金属シ
リサイド層が積層されたポリサイド（polycide）構造に
形成する。
【００２７】次いで、リソグラフィ工程で周辺回路部を
露出させた後、Ｎ型不純物をイオン注入して、周辺回路
部の基板表面にＮ- ソース／ドレイン領域（図示せず）
を形成する。次に、結果物の上に絶縁膜を蒸着し、これ
を前面エッチバックして、ゲート電極１０４及びダミー
ライン１０５の側壁に絶縁膜スペーサ１０６を形成した
後、周辺回路部にＮ型不純物をイオン注入して、Ｎ+ ソ
ース／ドレイン領域（図示せず）を形成する。ここで、
前記Ｎ- 及びＮ+ ソース／ドレイン用不純物がメモリセ
ルアレイに注入されると、メモリセルアレイ内の接合構
造がＮ+ ／Ｐ-からＮ+ ／Ｎ- 又はＮ+ ／Ｎ+ に変化し
て、素子分離がなされない。したがって、メモリセルア
レイ全域を遮った後、Ｎ- 及びＮ+ ソース／ドレインイ
オン注入を実施すべきである。本発明のＮＯＲ型フラッ
トセルマスクＲＯＭにおいては、選択ラインとワードラ
イン１０４との離隔領域にダミーライン１０５が形成さ
れるので、側壁スペーサ１０６を形成するための前面エ
ッチバック工程時、埋没型Ｎ+ 拡散層１０２とＰ- 基板
１００間の接合降伏電圧が劣化されない。
露出させた後、Ｎ型不純物をイオン注入して、周辺回路
部の基板表面にＮ- ソース／ドレイン領域（図示せず）
を形成する。次に、結果物の上に絶縁膜を蒸着し、これ
を前面エッチバックして、ゲート電極１０４及びダミー
ライン１０５の側壁に絶縁膜スペーサ１０６を形成した
後、周辺回路部にＮ型不純物をイオン注入して、Ｎ+ ソ
ース／ドレイン領域（図示せず）を形成する。ここで、
前記Ｎ- 及びＮ+ ソース／ドレイン用不純物がメモリセ
ルアレイに注入されると、メモリセルアレイ内の接合構
造がＮ+ ／Ｐ-からＮ+ ／Ｎ- 又はＮ+ ／Ｎ+ に変化し
て、素子分離がなされない。したがって、メモリセルア
レイ全域を遮った後、Ｎ- 及びＮ+ ソース／ドレインイ
オン注入を実施すべきである。本発明のＮＯＲ型フラッ
トセルマスクＲＯＭにおいては、選択ラインとワードラ
イン１０４との離隔領域にダミーライン１０５が形成さ
れるので、側壁スペーサ１０６を形成するための前面エ
ッチバック工程時、埋没型Ｎ+ 拡散層１０２とＰ- 基板
１００間の接合降伏電圧が劣化されない。
【００２８】次いで、周辺回路部にだけＰ+ ソース／ド
レインイオン注入を実施した後、セルトランジスタのチ
ャネルに不純物をイオン注入して、しきい値電圧を選別
的に移動させるためのプログラミング工程を遂行する。
このとき、選択ラインとワードライン間に挿入されたダ
ミーラインによってセルトランジスタのしきい値電圧を
均一に維持し得る。
レインイオン注入を実施した後、セルトランジスタのチ
ャネルに不純物をイオン注入して、しきい値電圧を選別
的に移動させるためのプログラミング工程を遂行する。
このとき、選択ラインとワードライン間に挿入されたダ
ミーラインによってセルトランジスタのしきい値電圧を
均一に維持し得る。
【００２９】次いで、結果物の上にＢＰＳＧ膜を蒸着
し、これをリフローさせて平坦化層（図示せず）を形成
した後、リソグラフィ・エッチング工程により金属コン
タクト（図示せず）を形成する。本発明では、選択ライ
ンとワードラインとの離隔領域にダミーラインが挿入さ
れるので、選択ラインと隣接する第１及び第ｎワードラ
インの上でＢＰＳＧ膜の厚さが薄くならない。したがっ
て、コンタクト工程後にプログラミング工程を実施する
ＡＣＰ工程を適用してもプログラム均一性が低下されな
い。
し、これをリフローさせて平坦化層（図示せず）を形成
した後、リソグラフィ・エッチング工程により金属コン
タクト（図示せず）を形成する。本発明では、選択ライ
ンとワードラインとの離隔領域にダミーラインが挿入さ
れるので、選択ラインと隣接する第１及び第ｎワードラ
インの上でＢＰＳＧ膜の厚さが薄くならない。したがっ
て、コンタクト工程後にプログラミング工程を実施する
ＡＣＰ工程を適用してもプログラム均一性が低下されな
い。
【００３０】次いで、金属配線工程、保護膜形成工程及
びボンディングパッド工程を順次実施することにより、
本発明のＮＯＲ型フラットセルマスクＲＯＭを完成す
る。
びボンディングパッド工程を順次実施することにより、
本発明のＮＯＲ型フラットセルマスクＲＯＭを完成す
る。
【００３１】以上、本発明の好ましい実施例を参照して
説明したが、当該技術分野の当業者であれば、特許請求
の範囲に記載された本発明の技術的思想及び範囲から離
脱しない範囲内で本発明を多様に修正及び変更し得るこ
とが理解し得る。
説明したが、当該技術分野の当業者であれば、特許請求
の範囲に記載された本発明の技術的思想及び範囲から離
脱しない範囲内で本発明を多様に修正及び変更し得るこ
とが理解し得る。
【００３２】
【発明の効果】以上説明したように、本発明の不揮発性
メモリ装置によると、ワードラインの反復単位と同じに
ワードラインと選択ラインとの離隔領域にダミーライン
を形成するので、ダミーラインによってローディング効
果が減少し、セルの均一性を改善し得る。
メモリ装置によると、ワードラインの反復単位と同じに
ワードラインと選択ラインとの離隔領域にダミーライン
を形成するので、ダミーラインによってローディング効
果が減少し、セルの均一性を改善し得る。
【図１】 従来のＮＯＲ型フラットセルマスクＲＯＭの
平面図である。
平面図である。
【図２】 図１のセルの等価回路図である。
【図３】 本発明によるＮＯＲ型フラットセルマスクＲ
ＯＭの平面図である。
ＯＭの平面図である。
【図４】 図３のセルの等価回路図である。
【図５】 図３のマスクＲＯＭの単位セルの構造を概略
的に示す平面図である。
的に示す平面図である。
【図６】 図５の単位セルをＡ線で切断した断面図であ
る。
る。
【図７】 図５の単位セルをＢ線で切断した断面図であ
る。
る。
【図８】 図５の単位セルをＣ線で切断した断面図であ
る。
る。
【図９】 図５の単位セルをＤ線で切断した断面図であ
る。
る。
【図１０】 図５の単位セルをＥ線で切断した断面図で
ある。
ある。
１００…半導体基板 １０２…埋没型Ｎ+ 拡散層 １０３…ゲート絶縁膜 １０４…ゲート電極 １０５…ダミーライン １０６…スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 義 道 大韓民国京畿道水原市八達區梅灘２洞130 番地36號 Ｆターム(参考） 5F083 CR01 JA35 KA01 KA05 KA06 KA07 KA11 LA12 LA16 PR36 PR39
Claims (6)
- 【請求項１】 半導体基板上に形成され、メモリセルア
レイを構成するサブビットライン及びセルトランジスタ
のソース／ドレインとして反復的に伸長する複数の埋没
型拡散層と、 前記半導体基板上にゲート絶縁膜を介して形成され、前
記埋没型拡散層と直交して反復的に伸長する複数のワー
ドラインと、 前記サブビットラインと平行に伸長するメインビットラ
インを通じて外部の電気的信号を前記サブビットライン
に選択的に伝達するために前記ワードラインと平行に伸
長する選択ラインと、 前記選択ラインとこれに隣接するワードラインとの間の
離隔領域に前記ワードラインと平行に伸長して配置され
たダミーラインと、 を備えることを特徴とする不揮発性メモリ装置。 - 【請求項２】 セルの駆動時、前記ダミーラインには常
に一定の電圧が印加されることを特徴とする請求項１記
載の不揮発性メモリ装置。 - 【請求項３】 前記一定の電圧は、接地電圧であること
を特徴とする請求項２記載の不揮発性メモリ装置。 - 【請求項４】 前記ダミーラインは、前記ワードライン
と同じピッチであり、前記選択ラインと隣接するワード
ラインの外側に配置されていることを特徴とする請求項
１記載の不揮発性メモリ装置。 - 【請求項５】 前記ダミーラインは、前記ワードライン
と同じ物質で形成されていることを特徴とする請求項１
記載の不揮発性メモリ装置。 - 【請求項６】 前記選択ラインとこれに隣接するワード
ラインとの間の離隔距離は、０．１〜１．５μｍである
ことを特徴とする請求項１記載の不揮発性メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026771A KR100289813B1 (ko) | 1998-07-03 | 1998-07-03 | 노아형플렛-셀마스크롬장치 |
| KR98P26771 | 1998-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022001A true JP2000022001A (ja) | 2000-01-21 |
Family
ID=19542957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10302859A Pending JP2000022001A (ja) | 1998-07-03 | 1998-10-23 | 不揮発性メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6346733B1 (ja) |
| JP (1) | JP2000022001A (ja) |
| KR (1) | KR100289813B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200450246Y1 (ko) * | 2008-05-30 | 2010-09-14 | 유달하 | 림락과 힌지기능을 가진 안경테 고정수단 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6478231B1 (en) * | 2001-06-29 | 2002-11-12 | Hewlett Packard Company | Methods for reducing the number of interconnects to the PIRM memory module |
| KR100456579B1 (ko) * | 2002-01-23 | 2004-11-09 | 삼성전자주식회사 | 마스크 롬 장치 및 그 제조 방법 |
| KR100704025B1 (ko) | 2005-09-09 | 2007-04-04 | 삼성전자주식회사 | 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 |
| US7589019B2 (en) * | 2006-05-31 | 2009-09-15 | Infineon Technologies, Ag | Memory cell array and method of forming a memory cell array |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| JPS5693363A (en) * | 1979-12-04 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory |
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| US4760290A (en) * | 1987-05-21 | 1988-07-26 | Vlsi Technology, Inc. | Synchronous logic array circuit with dummy signal lines for controlling "AND" array output |
| JPH02196462A (ja) * | 1989-01-24 | 1990-08-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0775248B2 (ja) * | 1990-06-07 | 1995-08-09 | 株式会社東芝 | ダイナミック型半導体メモリ |
| JPH05291521A (ja) * | 1992-04-13 | 1993-11-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JP3397427B2 (ja) * | 1994-02-02 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
| KR100413652B1 (ko) * | 1995-09-11 | 2004-05-27 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체기억장치및그구동방법 |
| US5899706A (en) * | 1997-06-30 | 1999-05-04 | Siemens Aktiengesellschaft | Method of reducing loading variation during etch processing |
| US6040605A (en) * | 1998-01-28 | 2000-03-21 | Hitachi, Ltd. | Semiconductor memory device |
| US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
-
1998
- 1998-07-03 KR KR1019980026771A patent/KR100289813B1/ko not_active IP Right Cessation
- 1998-10-23 JP JP10302859A patent/JP2000022001A/ja active Pending
-
1999
- 1999-06-30 US US09/345,581 patent/US6346733B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200450246Y1 (ko) * | 2008-05-30 | 2010-09-14 | 유달하 | 림락과 힌지기능을 가진 안경테 고정수단 |
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