JP2000012551A5

JP2000012551A5 -

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Publication number: JP2000012551A5
Application number: JP1998175688A
Authority: JP
Filing date: 1998-06-23
Publication date: 2005-10-20
Anticipated expiration: 2018-06-23

Description

【書類名】明細書
【発明の名称】半導体装置の製造方法
【特許請求の範囲】
【請求項１】一導電型で高濃度のシリコン基板の表面に低濃度のエピタキシャル層が設けられた該エピタキシャル層表面に絶縁膜を形成する絶縁膜形成工程と、該絶縁膜をパターニングして逆導電型のアノード領域を形成するアノード領域形成工程と、前記シリコン基板の裏面にカソード領域を形成するカソード領域形成工程とを含むダイオードの製造方法において、前記アノード領域形成工程後であってパッシベイション膜形成工程以前に、少なくとも前記絶縁膜の表面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を含むことを特徴とするダイオードの製造方法。
【請求項２】請求項１記載のダイオードの製造方法において、前記イオン化ガス照射工程では、前記プラズマの状態により正イオン又は負イオンを生成して前記エピタキシャル層の表面電荷密度が低く、且つダイオードが高耐圧となるように該イオン化ガス照射制御する工程であることを特徴とするダイオードの製造方法。
【請求項３】請求項１又は２記載のダイオードの製造方法において、前記イオン化ガス照射工程は、前記イオン化ガスとしてアルゴンイオンを照射するアルゴンイオン照射工程であることを特徴とするダイオードの製造方法。
【請求項４】一導電型で高濃度のシリコン基板の表面に低濃度のエピタキシャル層が設けられた該エピタキシャル層表面に絶縁膜を形成する絶縁膜形成工程と、該絶縁膜をパターニングして前記一導電型のソース領域及び逆導電型のゲート領域を形成するソース及びゲート領域形成工程と、前記シリコン基板の裏面にドレイン領域を形成するドレイン領域形成工程とを含むトランジスタの製造方法において、前記ソース領域及び前記ゲート領域形成工程後であってパッシベイション膜形成工程以前に、少なくとも前記絶縁膜の表面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を含むことを特徴とするトランジスタの製造方法。
【請求項５】請求項４記載のトランジスタの製造方法において、前記イオン化ガス照射工程では、前記プラズマの状態により正イオン又は負イオンを生成して前記エピタキシャル層の表面電荷密度が低く、且つ高耐圧となるように該表面電荷密度を制御する工程であることを特徴とするトランジスタの製造方法。
【請求項６】請求項４又は５記載のトランジスタの製造方法において、前記イオン化ガス照射工程は、前記イオン化ガスとしてアルゴンイオンを照射するアルゴンイオン照射工程であることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｎ ⁻ などの主として活性層表面の不純物密度が低い高耐圧用の表面型半導体デバイスであるＰ^＋Ｎ⁻ Ｎ^＋プレーナー型のダイオード，トランジスタ等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置として、例えば高耐圧用Ｐ^＋Ｎ⁻ Ｎ^＋プレーナー型ダイオードを製造する場合、図２（ａ）〜（ｆ）の要部側面断面図に示されるような各製造工程手順に従っている。但し、図２（ａ）はエピタキシャル成長工程に関するもの，同図（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン膜形成工程に関するもの，同図（ｄ）はアノード形成及び配線パターン形成工程に関するもの，同図（ｅ）は電極形成工程に関するもの，同図（ｆ）はパッシベイションＳｉＯ_２ −ＣＶＤ膜形成工程に関するものである。
【０００３】ここでは、先ず図２（ａ）に示されるエピタキシャル成長工程として、不純物濃度が１×１０^１８ｃｍ^−３のＮ^＋型シリコン基板１上に不純物濃度が１×１０^１３ｃｍ^−３の低濃度Ｎ⁻ 型エピタキシャル層２を厚さ約５０μｍでエピタキシャル成長させた後、Ｎ^＋型シリコン基板１の裏面及びＮ⁻型エピタキシャル層２表面の全面に熱酸化によりＳｉＯ_２膜３を厚さ約３０００オングストロームで形成する。尚、Ｎ^＋型シリコン基板１の裏面に形成されるＳｉＯ_２膜３は略図する。
【０００４】次に、図２（ｂ）に示されるマスク形成工程として、Ｎ⁻ 型エピタキシャル層２表面上のＳｉＯ_２膜３に一般的なフォトリソグラフィ法によってアノードパターンを形成した後、フッ酸系のエッチング液によりＳｉＯ_２膜３に開孔部を形成することによってＮ⁻ 型エピタキシャル層２の局部を露呈させたＳｉＯ_２膜３１を形成する。
【０００５】更に、図２（ｃ）に示されるポリシリコン膜形成工程として、Ｎ⁻ 型エピタキシャル層２の露呈部分及びＳｉＯ_２膜３１の上にＰ型ガスとしてＢ_２Ｈ_６（ジボラン）をドープしたＰ^＋型ポリシリコン膜４を成長させる。
【０００６】引き続き、図２（ｄ）に示されるアノード形成及び配線パターン形成工程として、Ｐ^＋型ポリシリコン膜４を形成した状態でＮ⁻ 型エピタキシャル層２に対して高温熱処理として約１１００℃の温度条件下でＰ型熱拡散を行ってアノード層５を形成した後、Ｐ^＋型ポリシリコン膜４の配線をフォトリソグラフィ法によってパターニングし、Ｐ^＋型ポリシリコン膜４をエッチングしてパターニングされたＰ^＋型ポリシリコン４１を形成する。
【０００７】又、図２（ｅ）に示される電極形成工程として、蒸着やスパッタリング法等によりアルミニウム膜を表裏全面に形成し、表面に関してはフォトリソグラフィ及びエッチングによりアルミニウム膜をパターニングしてアノード電極６を形成し、裏面に関してはアルミニウム膜によるカソード電極７を形成する。
【０００８】更に、図２（ｆ）に示されるパシベイションＳｉＯ_２−ＣＶＤ膜形成工程として、ＣＶＤ法によりＳｉＯ_２膜を表面全体に形成してからフォトリソグラフィ及びＳｉＯ_２ −ＣＶＤ膜のエッチングを行い、パターニングされたＳｉＯ_２ −ＣＶＤ膜８を形成する。
【０００９】尚、ここでは高耐圧用Ｐ^＋Ｎ⁻ Ｎ^＋プレーナー型ダイオードを製造する場合の製造工程を説明したが、ここでのＮ^＋型シリコン基板１をドレイン層とすると共に、アノード領域（アノード層５，アノード電極６）並びにカソード領域（カソード電極７）をゲート領域並びにドレイン領域に置き換えれば、同様な手順で高耐圧用Ｐ^＋Ｎ⁻ Ｎ^＋プレーナー型トランジスタを製造することができる。
【００１０】
【発明が解決しようとする課題】上述した高耐圧用Ｐ^＋Ｎ⁻ Ｎ^＋プレーナー型ダイオードの製造方法の場合、その製造工程の過程でＳｉＯ_２膜自体の膜質に汚染があったり、或いは後の工程によりＳｉＯ_２膜への汚染があると、エピタキシャル層とＳｉＯ_２膜との間の界面に不純物が溜まってエピタキシャル層表面の不純物密度が見かけ上増加するため、設定したエピタキシャル層の不純物密度より不純物密度が大きくなって高耐圧を得るために必要である空乏層を大きく広げるデバイス動作に支障を来し、結果として高耐圧が得られなくなってしまうという問題がある。即ち、このような汚染があれば、高耐圧を得るために必要なデバイス構造を考慮してＰＮ接合理論値を計算しても不純物の濃度で決められる耐圧が得られず、２００Ｖ以上の耐圧を得ることが困難であった。
【００１１】本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、製造工程の過程で不純物汚染があっても安定して高耐圧特性を確保し得る半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、一導電型で高濃度のシリコン基板の表面に低濃度のエピタキシャル層が設けられた該エピタキシャル層表面に絶縁膜を形成する絶縁膜形成工程と、該絶縁膜をパターニングして逆導電型のアノード領域を形成するアノード領域形成工程と、前記シリコン基板の裏面にカソード領域を形成するカソード領域形成工程とを含むダイオードの製造方法において、前記アノード領域形成工程後であってパッシベイション膜形成工程以前に、少なくとも前記絶縁膜の表面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を含むダイオードの製造方法が得られる。
【００１３】このダイオードの製造方法において、イオン化ガス照射工程では、プラズマの状態により正イオン又は負イオンを生成してシリコン基板の表面電荷密度が低く、且つ高耐圧となるように該表面電荷密度を制御することは好ましく、更に、イオン化ガス照射工程は、イオン化ガスとしてアルゴンを用いアルゴンイオンを照射するアルゴンイオン照射工程であることは好ましい。
【００１４】一方、本発明によれば、一導電型で高濃度のシリコン基板の表面に低濃度のエピタキシャル層が設けられ、そのエピタキシャル層表面に絶縁膜を形成する絶縁膜形成工程と、その絶縁膜をパターニングして前記一導電型のソース領域及び逆導電型のゲート領域を形成するソース及びゲート領域形成工程と、シリコン基板の裏面にドレイン領域を形成するドレイン領域形成工程とを含むトランジスタの製造方法において、ソース領域及びゲート領域形成工程後であってパッシベイション膜形成工程以前に、少なくとも前記絶縁膜の表面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を含むトランジスタの製造方法が得られる。
【００１５】このトランジスタの製造方法において、イオン化ガス照射工程では、プラズマの状態により正イオン又は負イオンを生成してエピタキシャル層の表面電荷密度が低く、且つ高耐圧となるように該表面電荷密度を制御することは好ましく、更に、イオン化ガス照射工程は、例えば正イオン生成の場合、イオン化ガスとアルゴンを用いてアルゴンイオン照射工程であることは好ましい。
【００１６】
【発明の実施の形態】以下に実施例を挙げ、本発明の半導体装置の製造方法について、図面を参照して詳細に説明する。
【００１７】最初に、本発明の半導体装置の製造方法の概要を簡単に説明する。この半導体装置の製造方法は、半導体デバイスとして一導電型の１０ ^１３〜１０ ^１４程度の低濃度のエピタキシャル層の表面に逆導電型のアノード領域が形成されると共に、シリコン基板の裏面にカソード領域が形成されたＰ^＋Ｎ⁻ Ｎ^＋プレーナー型ダイオードや、或いは一導電型の１０ ^１３〜１０ ^１４程度の低濃度のエピタキシャル層の表面に一導電型のソース領域及び逆導電型のゲート領域が形成されると共に、シリコン基板の裏面にドレイン領域が形成された例えばＰ^＋Ｎ⁻ Ｎ^＋プレーナー型トランジスタを対象にして適用されるものである。
【００１８】即ち、ダイオードの製造方法では、一導電型の低濃度のエピタキシャル層の表面に絶縁膜を形成する絶縁膜形成工程と、その絶縁膜をパターニングして逆導電型のアノード領域を形成するアノード領域形成工程と、シリコン基板の裏面にカソード領域を形成するカソード領域形成工程とを含む既存の製造手順以外に、アノード領域形成工程後であってパッシベイション膜形成工程以前に、少なくとも絶縁膜の表面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を実行する。
【００１９】一方、トランジスタの製造方法では、一導電型の１０ ^１３〜１０ ^１４程度の低濃度のエピタキシャル層の表面に絶縁膜を形成する絶縁膜形成工程と、その表面に絶縁膜をパターニングして一導電型のソース領域及び逆導電型のゲート領域を形成するソース及びゲート領域形成工程と、シリコン基板の裏面にドレイン領域を形成するドレイン領域形成工程とを含む既存の製造手順以外に、ソース領域及びゲート領域形成工程後であってパッシベイション膜形成工程以前に、少なくとも絶縁膜の表面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を実行する。
【００２０】但し、何れの半導体デバイスを対象にした場合にも、イオン化ガス照射工程では、プラズマの状態により正イオン又は負イオンを生成して低濃度のエピタキシャル層の表面電荷密度が低く、且つ高耐圧となるように表面電荷密度を制御する。更に、イオン化ガス照射工程は、例えばイオン化ガスとしてアルゴンを用い、アルゴンイオンを照射するアルゴンイオン照射工程とすることが好ましい。即ち、この半導体装置の製造方法の一形態では、既存の製造工程で作製される半導体装置の表面にアルゴンイオンを照射することにより、ＳｉＯ_２などの酸化膜とＮ ⁻ 低濃度のエピタキシャル層との界面の表面電荷密度を減少させ、製造工程の過程で不純物汚染があっても安定して高耐圧特性を確保できるようにしたものである。
【００２１】図１は、本発明の一実施例に係るＰ^＋Ｎ⁻ Ｎ^＋ダイオードの製造工程を説明するために示した要部の側面断面図であり、同図（ａ）はエピタキシャル成長工程に関するもの，同図（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン膜形成工程に関するもの，同図（ｄ）はアノード形成及び配線パターン形成工程に関するもの，同図（ｅ）は電極形成工程に関するもの，同図（ｆ）はアルゴンイオン照射工程に関するもの，同図（ｇ）は同図（ｆ）中のシリコン界面を含む局部領域Ｅの部分拡大図に関するもの．同図（ｈ）はパッシベイションＳｉＯ_２ −ＣＶＤ膜形成工程に関するものである。
【００２２】ここでは、先ず図１（ａ）に示されるエピタキシャル成長工程として、不純物濃度が１×１０^１８ｃｍ^−３のＮ^＋型シリコン基板１上に不純物濃度が１×１０^１３ｃｍ^−３の低濃度Ｎ⁻ 型エピタキシャル層２を厚さ約５０μｍでエピタキシャル成長させた後、Ｎ^＋型シリコン基板１の裏面及びＮ⁻ 型エピタキシャル層２表面の全面に熱酸化によりＳｉＯ_２膜３を厚さ約３０００オングストロームで形成する。尚、このエピタキシャル成長工程は、一導電型であるＮ^＋型シリコン基板１の表面にＮ ⁻ 低濃度のエピタキシャル層を設け、その表面に絶縁膜としてのＳｉＯ_２膜３を形成する一連の絶縁膜形成工程とみなすことができる。又、ここでもＮ^＋型シリコン基板１の裏面に形成されるＳｉＯ_２膜３は略図する。
【００２３】次に、図１（ｂ）に示されるマスク形成工程として、Ｎ⁻ 型エピタキシャル層２表面上のＳｉＯ_２膜３に一般的なフォトリソグラフィ法によってアノードパターンを形成した後、フッ酸系のエッチング液によりＳｉＯ_２膜３に開孔部を形成することによってＮ⁻ 型エピタキシャル層２の局部を露呈させたＳｉＯ_２膜３１を形成する。
【００２４】更に、図１（ｃ）に示されるポリシリコン膜形成工程として、Ｎ⁻ 型エピタキシャル層２の露呈部分及びＳｉＯ_２膜３１の上にＰ型ガスとしてＢ_２Ｈ_６（ジボラン）をドープしたＰ^＋型ポリシリコン膜４を成長させる。
【００２５】引き続き、図１（ｄ）に示されるアノード形成及び配線パターン形成工程として、Ｐ^＋型ポリシリコン膜４を形成した状態でＮ⁻ 型エピタキシャル層２に対して高温熱処理として約１１００℃の温度条件下でＰ型熱拡散を行ってアノード層５を形成した後、Ｐ^＋型ポリシリコン膜４の配線をフォトリソグラフィ法によってパターニングし、Ｐ^＋型ポリシリコン膜４をエッチングしてパターニングされたＰ^＋型ポリシリコン４１を形成する。
【００２６】尚、ここまでのマスク形成工程からアノード形成及び配線パターン形成工程に至る段階は、一導電型であるＮ^＋型シリコン基板１の表面にＳｉＯ_２膜３をパターニングして逆導電型であるＰ型のアノード領域を形成するアノード領域形成工程とみなすことができる。
【００２７】又、図１（ｅ）に示される電極形成工程として、蒸着やスパッタリング法等によりアルミニウム膜を表裏全面に形成し、表面に関してはフォトリソグラフィ及びエッチングによりアルミニウム膜をパターニングしてアノード電極６を形成し、裏面に関してはアルミニウム膜によるカソード電極７を形成する。尚、この電極形成工程は、Ｎ^＋型シリコン基板１の裏面にカソード領域を形成するカソード領域形成工程とみなすことができる。又、上述したアノード領域形成工程は、この電極形成工程に至る段階まで含むものとみなすこともできる。
【００２８】因みに、以上の工程は図２（ａ）〜（ｅ）で説明した従来の場合と全く同じ手順となっている。
【００２９】更に、図１（ｆ）に示されるアルゴンイオン照射工程として、プラズマ発生装置内に比較的原子半径や質量の大きい不活性ガスであるＡｒガスを導入し、基板ホルダー下部電極をマイナス電位としてプラズマを発生させ、イオン化されたＡｒ原子によるＡｒ^＋イオン９を基板側に向けて照射する。これにより、アノード領域（アノード電極６）及び絶縁膜（ＳｉＯ_２膜３１）の表面にプラズマによりイオン化されたＡｒ^＋イオン９が照射されることになる。
【００３０】図１（ｇ）は、図１（ｆ）中のＮ⁻ 型エピタキシャル層２及びＳｉＯ_２膜３１のシリコン界面を含む局部領域Ｅを部分的に拡大して示したものである。このようなエピタキシャル層界面の準位発生は、ＳｉＯ_２膜３１形成時のエピタキシャル層と酸素との結合不良によって生成されるＳｉＯ_２欠陥が原因となる場合や、製造工程における汚染が原因となる場合があり、こうしたエピタキシャル層界面では新たな準位発生により表面電荷密度Ｑｓｓが上昇する。この表面電荷密度Ｑｓｓの上昇に伴い、見かけ上ドナー不純物が発生し、Ｎ⁻ 型エピタキシャル層２においてはこれを加えた新たなエピタキシャル層２１が生成されている。
【００３１】Ｎ⁻ 型エピタキシャル層２自体は、ドナー不純物の方がアクセプタ不純物よりも勝る不純物密度の低い層であるが、新たに生成される表面電荷密度によるドナー不純物を加えたエピタキシャル層界面２１では、Ｎ⁻ 型エピタキシャル層２よりも見かけ上の不純物密度がずっと大きくなる。このエピタキシャル層界面では不純物密度が大きくなるため、このままの状態では空乏層が広がり難くなり、高耐圧が得られない。
【００３２】そこで、正の電荷を持ったＡｒ^＋イオン９の照射を行うと、Ａｒ^＋イオン９はＳｉＯ_２膜３１の表面に衝突し、正の電荷を持ったＳｉＯ_２ ^＋膜の電荷３２を形成する。ここで、Ａｒ^＋イオン９の運動エネルギーは衝突後にＡｒ原子９１へ、ＳｉＯ_２膜３１は衝突後にＳｉＯ_２ ^＋膜の電荷３２へ引き継がれるような形態で荷電交換が行われる。この荷電交換により正に帯電したＳｉＯ_２ ^＋膜の電荷３２はエピタキシャル層界面方向へ拡散してエピタキシャル層界面２１の界面に辿り着く。エピタキシャル層界面２１までＳｉＯ_２ ^＋膜の電荷３２が辿り着くと、結果として、正に帯電したＳｉＯ_２ ^＋膜の電荷３２とドナー不純物が見かけ上大きく見えるエピタキシャル層界面２１との間で双方の電荷が結合し、ＳｉＯ_２ ^＋膜の電荷３２側が正でありエピタキシャル層界面２１側が負であるので見かけ上、電荷が削減することになる。
【００３３】このような反応により、ＳｉＯ_２などの絶縁膜との表面電荷密度を減少させてエピタキシャル層界面２１の見かけ上生成されたドナー不純物を削減し、Ｎ⁻ 型エピタキシャル層２を不純物密度の低い状態に維持できるように制御できる。ここでは例えばＡｒ^＋イオン９の生成条件として、比較的原子半径や質量の大きいＡｒガスを用いているので、Ａｒ原子９１はＳｉＯ_２膜３１の内部に進入しても、ＳｉＯ_２膜３１内部に守られているＮ⁻ 型エピタキシャル層２の表面にはダメージを少なく制御できる。
【００３４】因みに、こうした技術を応用すれば、ここで説明したＮ^＋型シリコン基板１以外のものを対象にしても、プラズマの状態により正イオン又は負イオンを生成してシリコン基板の表面電荷密度Ｑｓｓが低く、且つ高耐圧となるように表面電荷密度Ｑｓｓを制御することができる。具体的に言えば、シリコン基板がＮ型半導体であるかＰ型半導体であるかに応じ、正イオンを発生させたい場合にはＨｅ，Ｎｅ，Ａｒ等の不活性ガスを用い、負イオンを発生させたい場合にはＦ，Ｃｌ，Ｂｒ，Ｉ等のハロゲン族及びＯ，Ｏ_２等の原子，分子を導入してプラズマを発生させ、イオンの照射エネルギー及び照射量を的確に与えれば良い。
【００３５】最後に、図１（ｈ）に示されるパッシベイションＳｉＯ_２ −ＣＶＤ膜形成工程として、ＣＶＤ法によりＳｉＯ_２膜を表面全体に形成してからフォトリソグラフィ及びＳｉＯ_２ −ＣＶＤ膜のエッチングを行い、パターニングされたＳｉＯ_２ −ＣＶＤ膜８を形成する。上述したように、パッシベイションＳｉＯ _２ −ＣＶＤ膜形成工程はアルゴンイオン照射工程後が望ましい。つまり、アルゴンイオン照射工程はアノード領域形成工程後とパッシベイションＳｉＯ _２ −ＣＶＤ膜形成工程との間の工程に実施することが望ましい。
【００３６】尚、ここでも高耐圧用Ｐ^＋Ｎ⁻ Ｎ^＋プレーナー型ダイオードを製造する場合の製造工程を説明したが、ここでのＮ^＋型シリコン基板１をドレイン層とすると共に、アノード領域（アノード層５，アノード電極６）並びにカソード領域（カソード電極７）をゲート領域並びにドレイン領域に置き換えれば、同様な手順で高耐圧用Ｐ^＋Ｎ⁻ Ｎ^＋プレーナー型トランジスタを製造することができる。
【００３７】
【発明の効果】以上に述べた通り、本発明の半導体装置の製造方法によれば、低濃度のエピタキシャル層が活性層となる半導体デバイスとしてＰ^＋Ｎ⁻ Ｎ^＋プレーナー型のダイオードやトランジスタに対し、空乏層が広がるデバイス領域の表面に酸化膜を形成し、その酸化膜を介してエピタキシャル層界面にプラズマによりイオン化されたイオン化ガスを照射するイオン化ガス照射工程を実行しているため、エピタキシャル層界面の表面電荷密度を低下させた上で高耐圧を得るために必要とする空乏層の広がりを助ける作用が得られ、製造工程における汚染の増大を防いで安定して高耐圧特性が確保されるようになる。特に、イオン化ガス照射工程でプラズマの状態により正イオン又は負イオンを生成して、エピタキシャル層界面の電荷密度が低く、且つ高耐圧となるように表面電荷密度を制御するようにしているため、プラズマの条件や導入ガスの種類によって表面電荷密度を自由に制御した上でＳｉＯ_２などの酸化膜による絶縁膜との界面の表面電荷密度を減少させられるようになり、結果として、低濃度のエピタキシャル層を活性層とする様々な半導体デバイスの製造に際して製造工程の過程で不純物汚染があっても安定して高耐圧が得られるようになる。
【図面の簡単な説明】
【図１】
本発明の一実施例に係るＰ^＋Ｎ⁻ Ｎ^＋ダイオードの製造工程を説明するために示した要部の側面断面図であり、（ａ）はエピタキシャル成長工程に関するもの，（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポリシリコン膜形成工程に関するもの，（ｄ）はアノード形成及び配線パターン形成工程に関するもの，（ｅ）は電極形成工程に関するもの，（ｆ）はアルゴンイオン照射工程に関するもの，（ｇ）は（ｆ）中のシリコン界面を含む局部領域Ｅの部分拡大図に関するもの．（ｈ）はパッシベイションＳｉＯ_２−ＣＶＤ膜形成工程に関するものである。
【図２】
従来のＰ^＋Ｎ⁻ Ｎ^＋プレーナー型ダイオードの製造工程を説明するために示した要部の側面断面図であり、（ａ）はエピタキシャル成長工程に関するもの，（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシリコン膜形成工程に関するもの，（ｄ）はアノード形成及び配線パターン形成工程に関するもの，（ｅ）は電極形成工程に関するもの，（ｆ）はパッシベイションＳｉＯ_２−ＣＶＤ膜形成工程に関するものである。
【符号の説明】
１Ｎ^＋型シリコン基板
２Ｎ⁻ 型エピタキシャル層
３，３１ＳｉＯ_２膜
４，４１Ｐ^＋型ポリシリコン膜
５アノード層
６アノード電極
７カソード電極
８ＳｉＯ_２ −ＣＶＤ膜
９Ａｒ^＋イオン
２１エピタキシャル層界面
３２ＳｉＯ_２ ^＋膜の電荷
９１Ａｒ原子