JP2000012551A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000012551A JP2000012551A JP10175688A JP17568898A JP2000012551A JP 2000012551 A JP2000012551 A JP 2000012551A JP 10175688 A JP10175688 A JP 10175688A JP 17568898 A JP17568898 A JP 17568898A JP 2000012551 A JP2000012551 A JP 2000012551A
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Abstract
(57)【要約】
【課題】 製造工程の過程で不純物汚染があっても安定
して高耐圧特性を確保し得る半導体装置の製造方法を提
供すること。 【解決手段】 このダイオードの製造方法では、Ｎ+ 型
シリコン基板１の表面にＮ- 型エピタキシャル層２及び
絶縁膜としてのＳｉＯ2 膜３を形成するエピタキシャル
成長工程（ａ）と、Ｎ+ 型シリコン基板１の表面にＳｉ
Ｏ2 膜３をパターニングしてＰ型のアノード領域（アノ
ード層５，アノード電極６）を形成するアノード領域形
成工程（ｂ〜ｅ）と、Ｎ+ 型シリコン基板１の裏面にカ
ソード領域（カソード電極７）を形成するカソード領域
形成工程（ｅ）とを含む既存の手順以外に、アノード領
域（アノード電極６）及び絶縁膜（ＳｉＯ2 膜３１）の
表面にプラズマによりイオン化されたＡｒ+ イオン９を
照射するアルゴンイオン照射工程（ｆ）を実行してＳｉ
Ｏ2 及び酸化膜の表面電荷密度を減少させている。
して高耐圧特性を確保し得る半導体装置の製造方法を提
供すること。 【解決手段】 このダイオードの製造方法では、Ｎ+ 型
シリコン基板１の表面にＮ- 型エピタキシャル層２及び
絶縁膜としてのＳｉＯ2 膜３を形成するエピタキシャル
成長工程（ａ）と、Ｎ+ 型シリコン基板１の表面にＳｉ
Ｏ2 膜３をパターニングしてＰ型のアノード領域（アノ
ード層５，アノード電極６）を形成するアノード領域形
成工程（ｂ〜ｅ）と、Ｎ+ 型シリコン基板１の裏面にカ
ソード領域（カソード電極７）を形成するカソード領域
形成工程（ｅ）とを含む既存の手順以外に、アノード領
域（アノード電極６）及び絶縁膜（ＳｉＯ2 膜３１）の
表面にプラズマによりイオン化されたＡｒ+ イオン９を
照射するアルゴンイオン照射工程（ｆ）を実行してＳｉ
Ｏ2 及び酸化膜の表面電荷密度を減少させている。
Description
【０００１】
【発明の属する技術分野】本発明は、主として表面の不
純物密度が低い高耐圧用の表面型半導体デバイスである
Ｐ+ Ｎ- Ｎ+ プレーナー型のダイオード，トランジスタ
等の半導体装置の製造方法に関する。
純物密度が低い高耐圧用の表面型半導体デバイスである
Ｐ+ Ｎ- Ｎ+ プレーナー型のダイオード，トランジスタ
等の半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置として、例え
ば高耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型ダイオードを製造
する場合、図２（ａ）〜（ｆ）の要部側面断面図に示さ
れるような各製造工程手順に従っている。但し、図２
（ａ）はエピタキシャル成長工程に関するもの，同図
（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポ
リシリコン膜形成工程に関するもの，同図（ｄ）はアノ
ード形成及び配線パターン形成工程に関するもの，同図
（ｅ）は電極形成工程に関するもの，同図（ｆ）はパシ
ベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するもので
ある。
ば高耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型ダイオードを製造
する場合、図２（ａ）〜（ｆ）の要部側面断面図に示さ
れるような各製造工程手順に従っている。但し、図２
（ａ）はエピタキシャル成長工程に関するもの，同図
（ｂ）はマスク形成工程に関するもの，同図（ｃ）はポ
リシリコン膜形成工程に関するもの，同図（ｄ）はアノ
ード形成及び配線パターン形成工程に関するもの，同図
（ｅ）は電極形成工程に関するもの，同図（ｆ）はパシ
ベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するもので
ある。
【０００３】ここでは、先ず図２（ａ）に示されるエピ
タキシャル成長工程として、不純物濃度が１×１０18ｃ
ｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０
13ｃｍ-3の低濃度Ｎ- 型エピタキシャル層２を厚さ約５
０μｍでエピタキシャル成長させた後、Ｎ+ 型シリコン
基板１の裏面及びＮ- 型エピタキシャル層２表面の全面
に熱酸化によりＳｉＯ2 膜３を厚さ約３０００オングス
トロームで形成する。尚、Ｎ+ 型シリコン基板１の裏面
に形成されるＳｉＯ2 膜３は略図する。
タキシャル成長工程として、不純物濃度が１×１０18ｃ
ｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０
13ｃｍ-3の低濃度Ｎ- 型エピタキシャル層２を厚さ約５
０μｍでエピタキシャル成長させた後、Ｎ+ 型シリコン
基板１の裏面及びＮ- 型エピタキシャル層２表面の全面
に熱酸化によりＳｉＯ2 膜３を厚さ約３０００オングス
トロームで形成する。尚、Ｎ+ 型シリコン基板１の裏面
に形成されるＳｉＯ2 膜３は略図する。
【０００４】次に、図２（ｂ）に示されるマスク形成工
程として、Ｎ- 型エピタキシャル層２表面上のＳｉＯ2
膜３に一般的なフォトリソグラフィ法によってアノード
パターンを形成した後、フッ酸系のエッチング液により
ＳｉＯ2 膜３に開孔部を形成することによってＮ- 型エ
ピタキシャル層２の局部を露呈させてＳｉＯ2 膜３１を
形成する。
程として、Ｎ- 型エピタキシャル層２表面上のＳｉＯ2
膜３に一般的なフォトリソグラフィ法によってアノード
パターンを形成した後、フッ酸系のエッチング液により
ＳｉＯ2 膜３に開孔部を形成することによってＮ- 型エ
ピタキシャル層２の局部を露呈させてＳｉＯ2 膜３１を
形成する。
【０００５】更に、図２（ｃ）に示されるポリシリコン
膜形成工程として、Ｎ- 型エピタキシャル層２の露呈部
分及びＳｉＯ2 膜３１の上にＰ型ガスとしてＢ2 Ｈ
6 （ジボラン）をドープしたＰ+ 型ポリシリコン膜４を
成長させる。
膜形成工程として、Ｎ- 型エピタキシャル層２の露呈部
分及びＳｉＯ2 膜３１の上にＰ型ガスとしてＢ2 Ｈ
6 （ジボラン）をドープしたＰ+ 型ポリシリコン膜４を
成長させる。
【０００６】引き続き、図２（ｄ）に示されるアノード
形成及び配線パターン形成工程として、Ｐ+ 型ポリシリ
コン膜４を形成した状態でＮ- 型エピタキシャル層２に
対して高温熱処理として約１１００℃の温度条件下でＰ
型熱拡散を行ってアノード層５を形成した後、Ｐ+ 型ポ
リシリコン膜４の配線をフォトリソグラフィ法によって
パターニングし、Ｐ+ 型ポリシリコン膜４をエッチング
してパターニングされたＰ+ 型ポリシリコン４１を形成
する。
形成及び配線パターン形成工程として、Ｐ+ 型ポリシリ
コン膜４を形成した状態でＮ- 型エピタキシャル層２に
対して高温熱処理として約１１００℃の温度条件下でＰ
型熱拡散を行ってアノード層５を形成した後、Ｐ+ 型ポ
リシリコン膜４の配線をフォトリソグラフィ法によって
パターニングし、Ｐ+ 型ポリシリコン膜４をエッチング
してパターニングされたＰ+ 型ポリシリコン４１を形成
する。
【０００７】又、図２（ｅ）に示される電極形成工程と
して、蒸着やスパッタリング法等によりアルミニウム膜
を表裏全面に形成し、表面に関してはフォトリソグラフ
ィ及びエッチングによりアルミニウム膜をパターニング
してアノード電極６を形成し、裏面に関してはアルミニ
ウム膜によるカソード電極７を形成する。
して、蒸着やスパッタリング法等によりアルミニウム膜
を表裏全面に形成し、表面に関してはフォトリソグラフ
ィ及びエッチングによりアルミニウム膜をパターニング
してアノード電極６を形成し、裏面に関してはアルミニ
ウム膜によるカソード電極７を形成する。
【０００８】更に、図２（ｆ）に示されるパシベイショ
ンＳｉＯ2 −ＣＶＤ膜形成工程として、ＣＶＤ法により
ＳｉＯ2 膜を表面全体に形成してからフォトリソグラフ
ィ及びＳｉＯ2 −ＣＶＤ膜のエッチングを行い、パター
ニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
ンＳｉＯ2 −ＣＶＤ膜形成工程として、ＣＶＤ法により
ＳｉＯ2 膜を表面全体に形成してからフォトリソグラフ
ィ及びＳｉＯ2 −ＣＶＤ膜のエッチングを行い、パター
ニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
【０００９】尚、ここでは高耐圧用Ｐ+ Ｎ- Ｎ+ プレー
ナー型ダイオードを製造する場合の製造工程を説明した
が、ここでのＮ+ 型シリコン基板１をドレイン層とする
と共に、アノード領域（アノード層５，アノード電極
６）並びにカソード領域（カソード電極７）をゲート領
域並びにドレイン領域に置き換えれば、同様な手順で高
耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型トランジスタを製造す
ることができる。
ナー型ダイオードを製造する場合の製造工程を説明した
が、ここでのＮ+ 型シリコン基板１をドレイン層とする
と共に、アノード領域（アノード層５，アノード電極
６）並びにカソード領域（カソード電極７）をゲート領
域並びにドレイン領域に置き換えれば、同様な手順で高
耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型トランジスタを製造す
ることができる。
【００１０】
【発明が解決しようとする課題】上述した高耐圧用Ｐ+
Ｎ- Ｎ+ プレーナー型ダイオードの製造方法の場合、そ
の製造工程の過程でＳｉＯ2 膜自体の膜質に汚染があっ
たり、或いは後の工程によりＳｉＯ2 膜への汚染がある
と、エピタキシャル層及びＳｉＯ2 膜の間のシリコン界
面に不純物が溜まってシリコン基板表面の不純物密度が
見かけ上増加するため、設定したシリコン基板の不純物
密度より不純物密度が大きくなって高耐圧を得るために
必要な空乏層を大きく広げる工程に支障を来し、結果と
して高耐圧が得られなくなってしまうという問題があ
る。即ち、このような汚染があれば、高耐圧を得るため
に必要なデバイス構造を考慮してＰＮ接合理論値を計算
しても、高耐圧が得られない。
Ｎ- Ｎ+ プレーナー型ダイオードの製造方法の場合、そ
の製造工程の過程でＳｉＯ2 膜自体の膜質に汚染があっ
たり、或いは後の工程によりＳｉＯ2 膜への汚染がある
と、エピタキシャル層及びＳｉＯ2 膜の間のシリコン界
面に不純物が溜まってシリコン基板表面の不純物密度が
見かけ上増加するため、設定したシリコン基板の不純物
密度より不純物密度が大きくなって高耐圧を得るために
必要な空乏層を大きく広げる工程に支障を来し、結果と
して高耐圧が得られなくなってしまうという問題があ
る。即ち、このような汚染があれば、高耐圧を得るため
に必要なデバイス構造を考慮してＰＮ接合理論値を計算
しても、高耐圧が得られない。
【００１１】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、製造工程の過程で
不純物汚染があっても安定して高耐圧特性を確保し得る
半導体装置の製造方法を提供することにある。
なされたもので、その技術的課題は、製造工程の過程で
不純物汚染があっても安定して高耐圧特性を確保し得る
半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、一導電
型のシリコン基板の表面に絶縁膜を形成する絶縁膜形成
工程と、シリコン基板の表面に絶縁膜をパターニングし
て逆導電型のアノード領域を形成するアノード領域形成
工程と、シリコン基板の裏面にカソード領域を形成する
カソード領域形成工程とを含むダイオードの製造方法に
おいて、アノード領域及び絶縁膜の表面にプラズマによ
りイオン化されたイオン化ガスを照射するイオン化ガス
照射工程を含むダイオードの製造方法が得られる。
型のシリコン基板の表面に絶縁膜を形成する絶縁膜形成
工程と、シリコン基板の表面に絶縁膜をパターニングし
て逆導電型のアノード領域を形成するアノード領域形成
工程と、シリコン基板の裏面にカソード領域を形成する
カソード領域形成工程とを含むダイオードの製造方法に
おいて、アノード領域及び絶縁膜の表面にプラズマによ
りイオン化されたイオン化ガスを照射するイオン化ガス
照射工程を含むダイオードの製造方法が得られる。
【００１３】このダイオードの製造方法において、イオ
ン化ガス照射工程では、プラズマの状態により正イオン
又は負イオンを生成してシリコン基板の表面電荷密度が
低く、且つ高耐圧となるように該表面電荷密度を制御す
ることは好ましく、更に、イオン化ガス照射工程は、イ
オン化ガスとしてアルゴンイオンを照射するアルゴンイ
オン照射工程であることは好ましい。
ン化ガス照射工程では、プラズマの状態により正イオン
又は負イオンを生成してシリコン基板の表面電荷密度が
低く、且つ高耐圧となるように該表面電荷密度を制御す
ることは好ましく、更に、イオン化ガス照射工程は、イ
オン化ガスとしてアルゴンイオンを照射するアルゴンイ
オン照射工程であることは好ましい。
【００１４】一方、本発明によれば、一導電型のシリコ
ン基板の表面に絶縁膜を形成する絶縁膜形成工程と、シ
リコン基板の表面に絶縁膜をパターニングして一導電型
のソース領域及び逆導電型のゲート領域を形成するソー
ス及びゲート領域形成工程と、シリコン基板の裏面にド
レイン領域を形成するドレイン領域形成工程とを含むト
ランジスタの製造方法において、ソース領域及びゲート
領域と絶縁膜との表面にプラズマによりイオン化された
イオン化ガスを照射するイオン化ガス照射工程を含むト
ランジスタの製造方法が得られる。
ン基板の表面に絶縁膜を形成する絶縁膜形成工程と、シ
リコン基板の表面に絶縁膜をパターニングして一導電型
のソース領域及び逆導電型のゲート領域を形成するソー
ス及びゲート領域形成工程と、シリコン基板の裏面にド
レイン領域を形成するドレイン領域形成工程とを含むト
ランジスタの製造方法において、ソース領域及びゲート
領域と絶縁膜との表面にプラズマによりイオン化された
イオン化ガスを照射するイオン化ガス照射工程を含むト
ランジスタの製造方法が得られる。
【００１５】このトランジスタの製造方法において、イ
オン化ガス照射工程では、プラズマの状態により正イオ
ン又は負イオンを生成してシリコン基板の表面電荷密度
が低く、且つ高耐圧となるように該表面電荷密度を制御
することは好ましく、更に、イオン化ガス照射工程は、
イオン化ガスとしてアルゴンイオンを照射するアルゴン
イオン照射工程であることは好ましい。
オン化ガス照射工程では、プラズマの状態により正イオ
ン又は負イオンを生成してシリコン基板の表面電荷密度
が低く、且つ高耐圧となるように該表面電荷密度を制御
することは好ましく、更に、イオン化ガス照射工程は、
イオン化ガスとしてアルゴンイオンを照射するアルゴン
イオン照射工程であることは好ましい。
【００１６】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置の製造方法について、図面を参照して詳細に説
明する。
導体装置の製造方法について、図面を参照して詳細に説
明する。
【００１７】最初に、本発明の半導体装置の製造方法の
概要を簡単に説明する。この半導体装置の製造方法は、
半導体デバイスとして一導電型のシリコン基板の表面に
逆導電型のアノード領域が形成されると共に、シリコン
基板の裏面にカソード領域が形成されたＰ+ Ｎ- Ｎ+ プ
レーナー型ダイオードや、或いは一導電型のシリコン基
板の表面に一導電型のソース領域及び逆導電型のゲート
領域が形成されると共に、シリコン基板の裏面にドレイ
ン領域が形成されたＰ+ Ｎ- Ｎ+ プレーナー型トランジ
スタを対象にして適用されるものである。
概要を簡単に説明する。この半導体装置の製造方法は、
半導体デバイスとして一導電型のシリコン基板の表面に
逆導電型のアノード領域が形成されると共に、シリコン
基板の裏面にカソード領域が形成されたＰ+ Ｎ- Ｎ+ プ
レーナー型ダイオードや、或いは一導電型のシリコン基
板の表面に一導電型のソース領域及び逆導電型のゲート
領域が形成されると共に、シリコン基板の裏面にドレイ
ン領域が形成されたＰ+ Ｎ- Ｎ+ プレーナー型トランジ
スタを対象にして適用されるものである。
【００１８】即ち、ダイオードの製造方法では、一導電
型のシリコン基板の表面に絶縁膜を形成する絶縁膜形成
工程と、シリコン基板の表面に絶縁膜をパターニングし
て逆導電型のアノード領域を形成するアノード領域形成
工程と、シリコン基板の裏面にカソード領域を形成する
カソード領域形成工程とを含む既存の製造手順以外に、
アノード領域及び絶縁膜の表面にプラズマによりイオン
化されたイオン化ガスを照射するイオン化ガス照射工程
を実行する。
型のシリコン基板の表面に絶縁膜を形成する絶縁膜形成
工程と、シリコン基板の表面に絶縁膜をパターニングし
て逆導電型のアノード領域を形成するアノード領域形成
工程と、シリコン基板の裏面にカソード領域を形成する
カソード領域形成工程とを含む既存の製造手順以外に、
アノード領域及び絶縁膜の表面にプラズマによりイオン
化されたイオン化ガスを照射するイオン化ガス照射工程
を実行する。
【００１９】一方、トランジスタの製造方法では、一導
電型のシリコン基板の表面に絶縁膜を形成する絶縁膜形
成工程と、シリコン基板の表面に絶縁膜をパターニング
して一導電型のソース領域及び逆導電型のゲート領域を
形成するソース及びゲート領域形成工程と、シリコン基
板の裏面にドレイン領域を形成するドレイン領域形成工
程とを含む既存の製造手順以外に、ソース領域及びゲー
ト領域と絶縁膜との表面にプラズマによりイオン化され
たイオン化ガスを照射するイオン化ガス照射工程を実行
する。
電型のシリコン基板の表面に絶縁膜を形成する絶縁膜形
成工程と、シリコン基板の表面に絶縁膜をパターニング
して一導電型のソース領域及び逆導電型のゲート領域を
形成するソース及びゲート領域形成工程と、シリコン基
板の裏面にドレイン領域を形成するドレイン領域形成工
程とを含む既存の製造手順以外に、ソース領域及びゲー
ト領域と絶縁膜との表面にプラズマによりイオン化され
たイオン化ガスを照射するイオン化ガス照射工程を実行
する。
【００２０】但し、何れの半導体デバイスを対象にした
場合にも、イオン化ガス照射工程では、プラズマの状態
により正イオン又は負イオンを生成してシリコン基板の
表面電荷密度が低く、且つ高耐圧となるように表面電荷
密度を制御する。更に、イオン化ガス照射工程は、イオ
ン化ガスとしてアルゴンイオンを照射するアルゴンイオ
ン照射工程とすることが好ましい。即ち、この半導体装
置の製造方法の一形態では、既存の製造工程で作製され
る半導体装置の周囲にアルゴンイオンを照射することに
より、表面電荷密度を自由に制御した上でＳｉＯ2 及び
酸化膜の表面電荷密度を減少させ、製造工程の過程で不
純物汚染があっても安定して高耐圧特性を確保できるよ
うにしたものである。
場合にも、イオン化ガス照射工程では、プラズマの状態
により正イオン又は負イオンを生成してシリコン基板の
表面電荷密度が低く、且つ高耐圧となるように表面電荷
密度を制御する。更に、イオン化ガス照射工程は、イオ
ン化ガスとしてアルゴンイオンを照射するアルゴンイオ
ン照射工程とすることが好ましい。即ち、この半導体装
置の製造方法の一形態では、既存の製造工程で作製され
る半導体装置の周囲にアルゴンイオンを照射することに
より、表面電荷密度を自由に制御した上でＳｉＯ2 及び
酸化膜の表面電荷密度を減少させ、製造工程の過程で不
純物汚染があっても安定して高耐圧特性を確保できるよ
うにしたものである。
【００２１】図１は、本発明の一実施例に係るＰ+ Ｎ-
Ｎ+ ダイオードの製造工程を説明するために示した要部
の側面断面図であり、同図（ａ）はエピタキシャル成長
工程に関するもの，同図（ｂ）はマスク形成工程に関す
るもの，同図（ｃ）はポリシリコン膜形成工程に関する
もの，同図（ｄ）はアノード形成及び配線パターン形成
工程に関するもの，同図（ｅ）は電極形成工程に関する
もの，同図（ｆ）はアルゴンイオン照射工程に関するも
の，同図（ｇ）は同図（ｆ）中のシリコン界面を含む局
部領域Ｅの部分拡大図に関するもの．同図（ｈ）はパシ
ベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するもので
ある。
Ｎ+ ダイオードの製造工程を説明するために示した要部
の側面断面図であり、同図（ａ）はエピタキシャル成長
工程に関するもの，同図（ｂ）はマスク形成工程に関す
るもの，同図（ｃ）はポリシリコン膜形成工程に関する
もの，同図（ｄ）はアノード形成及び配線パターン形成
工程に関するもの，同図（ｅ）は電極形成工程に関する
もの，同図（ｆ）はアルゴンイオン照射工程に関するも
の，同図（ｇ）は同図（ｆ）中のシリコン界面を含む局
部領域Ｅの部分拡大図に関するもの．同図（ｈ）はパシ
ベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するもので
ある。
【００２２】ここでは、先ず図１（ａ）に示されるエピ
タキシャル成長工程として、不純物濃度が１×１０18ｃ
ｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０
13ｃｍ-3の低濃度Ｎ- 型エピタキシャル層２を厚さ約５
０μｍでエピタキシャル成長させた後、Ｎ+ 型シリコン
基板１の裏面及びＮ- 型エピタキシャル層２表面の全面
に熱酸化によりＳｉＯ2 膜３を厚さ約３０００オングス
トロームで形成する。尚、このエピタキシャル成長工程
は、一導電型であるＮ+ 型シリコン基板１の表面に絶縁
膜としてのＳｉＯ2 膜３を形成する絶縁膜形成工程とみ
なすことができる。又、ここでもＮ+ 型シリコン基板１
の裏面に形成されるＳｉＯ2 膜３は略図する。
タキシャル成長工程として、不純物濃度が１×１０18ｃ
ｍ-3のＮ+ 型シリコン基板１上に不純物濃度が１×１０
13ｃｍ-3の低濃度Ｎ- 型エピタキシャル層２を厚さ約５
０μｍでエピタキシャル成長させた後、Ｎ+ 型シリコン
基板１の裏面及びＮ- 型エピタキシャル層２表面の全面
に熱酸化によりＳｉＯ2 膜３を厚さ約３０００オングス
トロームで形成する。尚、このエピタキシャル成長工程
は、一導電型であるＮ+ 型シリコン基板１の表面に絶縁
膜としてのＳｉＯ2 膜３を形成する絶縁膜形成工程とみ
なすことができる。又、ここでもＮ+ 型シリコン基板１
の裏面に形成されるＳｉＯ2 膜３は略図する。
【００２３】次に、図１（ｂ）に示されるマスク形成工
程として、Ｎ- 型エピタキシャル層２表面上のＳｉＯ2
膜３に一般的なフォトリソグラフィ法によってアノード
パターンを形成した後、フッ酸系のエッチング液により
ＳｉＯ2 膜３に開孔部を形成することによってＮ- 型エ
ピタキシャル層２の局部を露呈させてＳｉＯ2 膜３１を
形成する。
程として、Ｎ- 型エピタキシャル層２表面上のＳｉＯ2
膜３に一般的なフォトリソグラフィ法によってアノード
パターンを形成した後、フッ酸系のエッチング液により
ＳｉＯ2 膜３に開孔部を形成することによってＮ- 型エ
ピタキシャル層２の局部を露呈させてＳｉＯ2 膜３１を
形成する。
【００２４】更に、図１（ｃ）に示されるポリシリコン
膜形成工程として、Ｎ- 型エピタキシャル層２の露呈部
分及びＳｉＯ2 膜３１の上にＰ型ガスとしてＢ2 Ｈ
6 （ジボラン）をドープしたＰ+ 型ポリシリコン膜４を
成長させる。
膜形成工程として、Ｎ- 型エピタキシャル層２の露呈部
分及びＳｉＯ2 膜３１の上にＰ型ガスとしてＢ2 Ｈ
6 （ジボラン）をドープしたＰ+ 型ポリシリコン膜４を
成長させる。
【００２５】引き続き、図１（ｄ）に示されるアノード
形成及び配線パターン形成工程として、Ｐ+ 型ポリシリ
コン膜４を形成した状態でＮ- 型エピタキシャル層２に
対して高温熱処理として約１１００℃の温度条件下でＰ
型熱拡散を行ってアノード層５を形成した後、Ｐ+ 型ポ
リシリコン膜４の配線をフォトリソグラフィ法によって
パターニングし、Ｐ+ 型ポリシリコン膜４をエッチング
してパターニングされたＰ+ 型ポリシリコン４１を形成
する。
形成及び配線パターン形成工程として、Ｐ+ 型ポリシリ
コン膜４を形成した状態でＮ- 型エピタキシャル層２に
対して高温熱処理として約１１００℃の温度条件下でＰ
型熱拡散を行ってアノード層５を形成した後、Ｐ+ 型ポ
リシリコン膜４の配線をフォトリソグラフィ法によって
パターニングし、Ｐ+ 型ポリシリコン膜４をエッチング
してパターニングされたＰ+ 型ポリシリコン４１を形成
する。
【００２６】尚、ここまでのマスク形成工程からアノー
ド形成及び配線パターン形成工程に至る段階は、一導電
型であるＮ+ 型シリコン基板１の表面にＳｉＯ2 膜３を
パターニングして逆導電型であるＰ型のアノード領域を
形成するアノード領域形成工程とみなすことができる。
ド形成及び配線パターン形成工程に至る段階は、一導電
型であるＮ+ 型シリコン基板１の表面にＳｉＯ2 膜３を
パターニングして逆導電型であるＰ型のアノード領域を
形成するアノード領域形成工程とみなすことができる。
【００２７】又、図１（ｅ）に示される電極形成工程と
して、蒸着やスパッタリング法等によりアルミニウム膜
を表裏全面に形成し、表面に関してはフォトリソグラフ
ィ及びエッチングによりアルミニウム膜をパターニング
してアノード電極６を形成し、裏面に関してはアルミニ
ウム膜によるカソード電極７を形成する。尚、この電極
形成工程は、Ｎ+ 型シリコン基板１の裏面にカソード領
域を形成するカソード領域形成工程とみなすことができ
る。又、上述したアノード領域形成工程は、この電極形
成工程に至る段階まで含むものとみなすことができる。
して、蒸着やスパッタリング法等によりアルミニウム膜
を表裏全面に形成し、表面に関してはフォトリソグラフ
ィ及びエッチングによりアルミニウム膜をパターニング
してアノード電極６を形成し、裏面に関してはアルミニ
ウム膜によるカソード電極７を形成する。尚、この電極
形成工程は、Ｎ+ 型シリコン基板１の裏面にカソード領
域を形成するカソード領域形成工程とみなすことができ
る。又、上述したアノード領域形成工程は、この電極形
成工程に至る段階まで含むものとみなすことができる。
【００２８】因みに、以上の工程は図２（ａ）〜（ｅ）
で説明した従来の場合と全く同じ手順となっている。
で説明した従来の場合と全く同じ手順となっている。
【００２９】更に、図１（ｆ）に示されるアルゴンイオ
ン照射工程として、プラズマ発生装置内に比較的原子半
径や質量の大きい不活性ガスであるＡｒガスを導入し、
基板下部電極をマイナス，基板上部電極をアースとして
プラズマを発生させ、イオン化されたＡｒ+ 原子による
Ａｒ+ イオン９を基板側に向けて照射する。これによ
り、アノード領域（アノード電極６）及び絶縁膜（Ｓｉ
Ｏ2 膜３１）の表面にプラズマによりイオン化されたＡ
ｒ+ イオン９が照射されることになる。
ン照射工程として、プラズマ発生装置内に比較的原子半
径や質量の大きい不活性ガスであるＡｒガスを導入し、
基板下部電極をマイナス，基板上部電極をアースとして
プラズマを発生させ、イオン化されたＡｒ+ 原子による
Ａｒ+ イオン９を基板側に向けて照射する。これによ
り、アノード領域（アノード電極６）及び絶縁膜（Ｓｉ
Ｏ2 膜３１）の表面にプラズマによりイオン化されたＡ
ｒ+ イオン９が照射されることになる。
【００３０】図１（ｇ）は、図１（ｆ）中のＮ- 型エピ
タキシャル層２及びＳｉＯ2 膜３１のシリコン界面を含
む局部領域Ｅを部分的に拡大して示したものである。こ
のシリコン界面の発生は、ＳｉＯ2 膜３１形成時のシリ
コンと酸素との結合不良によって生成されるＳｉＯ2 欠
陥が原因となる場合や、製造工程における汚染が原因と
なる場合があり、こうしたシリコン界面では表面電荷密
度Ｑｓｓが上昇する。この表面電荷密度Ｑｓｓの上昇に
伴い、見かけ上ドナー不純物が発生し、Ｎ- 型エピタキ
シャル層２においてはこれを加えた新たなエピタキシャ
ル層２１が生成されている。
タキシャル層２及びＳｉＯ2 膜３１のシリコン界面を含
む局部領域Ｅを部分的に拡大して示したものである。こ
のシリコン界面の発生は、ＳｉＯ2 膜３１形成時のシリ
コンと酸素との結合不良によって生成されるＳｉＯ2 欠
陥が原因となる場合や、製造工程における汚染が原因と
なる場合があり、こうしたシリコン界面では表面電荷密
度Ｑｓｓが上昇する。この表面電荷密度Ｑｓｓの上昇に
伴い、見かけ上ドナー不純物が発生し、Ｎ- 型エピタキ
シャル層２においてはこれを加えた新たなエピタキシャ
ル層２１が生成されている。
【００３１】Ｎ- 型エピタキシャル層２自体は、ドナー
不純物の方がアクセプタ不純物よりも勝る不純物密度の
低い層であるが、新たに生成されるドナー不純物を加え
たエピタキシャル層２１では、Ｎ- 型エピタキシャル層
２よりも見かけ上の不純物密度がずっと大きくなる。こ
のシリコン界面では不純物密度が大きくなるため、この
ままの状態では空乏層が広がり難くなり、高耐圧が得ら
れない。
不純物の方がアクセプタ不純物よりも勝る不純物密度の
低い層であるが、新たに生成されるドナー不純物を加え
たエピタキシャル層２１では、Ｎ- 型エピタキシャル層
２よりも見かけ上の不純物密度がずっと大きくなる。こ
のシリコン界面では不純物密度が大きくなるため、この
ままの状態では空乏層が広がり難くなり、高耐圧が得ら
れない。
【００３２】そこで、正の電荷を持ったＡｒ+ イオン９
の照射を行うと、Ａｒ+ イオン９はＳｉＯ2 膜３１の表
面に衝突し、正の電荷を持ったＳｉＯ2 + 膜３２を形成
する。ここで、Ａｒ+ イオン９の運動エネルギーは衝突
後にＡｒ原子９１へ、ＳｉＯ2 膜３１は衝突後にＳｉＯ
2 + 膜３２へ引き継がれるような形態で荷電交換が行わ
れる。この荷電交換により正に帯電したＳｉＯ2 + 膜３
２はシリコン界面方向へ拡散してエピタキシャル層２１
との界面に辿り着く。エピタキシャル層２１までＳｉＯ
2 + 膜３２が辿り着くと、正に帯電したＳｉＯ2 + 膜３
２とドナー不純物が見かけ上大きく見えるエピタキシャ
ル層２１との間で双方の電荷が結合し、ＳｉＯ2 + 膜３
２側が正でありエピタキシャル層２１側が負であるので
見かけ上、電荷が削減することになる。
の照射を行うと、Ａｒ+ イオン９はＳｉＯ2 膜３１の表
面に衝突し、正の電荷を持ったＳｉＯ2 + 膜３２を形成
する。ここで、Ａｒ+ イオン９の運動エネルギーは衝突
後にＡｒ原子９１へ、ＳｉＯ2 膜３１は衝突後にＳｉＯ
2 + 膜３２へ引き継がれるような形態で荷電交換が行わ
れる。この荷電交換により正に帯電したＳｉＯ2 + 膜３
２はシリコン界面方向へ拡散してエピタキシャル層２１
との界面に辿り着く。エピタキシャル層２１までＳｉＯ
2 + 膜３２が辿り着くと、正に帯電したＳｉＯ2 + 膜３
２とドナー不純物が見かけ上大きく見えるエピタキシャ
ル層２１との間で双方の電荷が結合し、ＳｉＯ2 + 膜３
２側が正でありエピタキシャル層２１側が負であるので
見かけ上、電荷が削減することになる。
【００３３】このような反応により、ＳｉＯ2 及び酸化
膜の表面電荷密度を減少させてエピタキシャル層２１の
見かけ上生成されたドナー不純物を削減し、Ｎ- 型エピ
タキシャル層２を不純物密度の低い状態にする。ここで
はＡｒ+ イオン９の生成条件として、比較的原子半径や
質量の大きいＡｒガスを用いているので、Ａｒ原子９１
はＳｉＯ2 膜３１の内部に進入せず、ＳｉＯ2 膜３１内
部に守られているＮ-型エピタキシャル層２の表面には
ダメージを及ぼさない。
膜の表面電荷密度を減少させてエピタキシャル層２１の
見かけ上生成されたドナー不純物を削減し、Ｎ- 型エピ
タキシャル層２を不純物密度の低い状態にする。ここで
はＡｒ+ イオン９の生成条件として、比較的原子半径や
質量の大きいＡｒガスを用いているので、Ａｒ原子９１
はＳｉＯ2 膜３１の内部に進入せず、ＳｉＯ2 膜３１内
部に守られているＮ-型エピタキシャル層２の表面には
ダメージを及ぼさない。
【００３４】因みに、こうした技術を応用すれば、ここ
で説明したＮ+ 型シリコン基板１以外のものを対象にし
ても、プラズマの状態により正イオン又は負イオンを生
成してシリコン基板の表面電荷密度Ｑｓｓが低く、且つ
高耐圧となるように表面電荷密度Ｑｓｓを制御すること
ができる。具体的に言えば、シリコン基板がＮ型半導体
であるかＰ型半導体であるかに応じ、正イオンを発生さ
せたい場合にはＨｅ，Ｎｅ，Ａｒ等の不活性ガスを用
い、負イオンを発生させたい場合にはＦ，Ｃｌ，Ｂｒ，
Ｉ等のハロゲン族及びＯ，Ｏ2 等の原子，分子を導入し
てプラズマを発生させ、イオンの照射エネルギー及び照
射量を的確に与えれば良い。
で説明したＮ+ 型シリコン基板１以外のものを対象にし
ても、プラズマの状態により正イオン又は負イオンを生
成してシリコン基板の表面電荷密度Ｑｓｓが低く、且つ
高耐圧となるように表面電荷密度Ｑｓｓを制御すること
ができる。具体的に言えば、シリコン基板がＮ型半導体
であるかＰ型半導体であるかに応じ、正イオンを発生さ
せたい場合にはＨｅ，Ｎｅ，Ａｒ等の不活性ガスを用
い、負イオンを発生させたい場合にはＦ，Ｃｌ，Ｂｒ，
Ｉ等のハロゲン族及びＯ，Ｏ2 等の原子，分子を導入し
てプラズマを発生させ、イオンの照射エネルギー及び照
射量を的確に与えれば良い。
【００３５】最後に、図１（ｈ）に示されるパシベイシ
ョンＳｉＯ2 −ＣＶＤ膜形成工程として、ＣＶＤ法によ
りＳｉＯ2 膜を表面全体に形成してからフォトリソグラ
フィ及びＳｉＯ2 −ＣＶＤ膜のエッチングを行い、パタ
ーニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
ョンＳｉＯ2 −ＣＶＤ膜形成工程として、ＣＶＤ法によ
りＳｉＯ2 膜を表面全体に形成してからフォトリソグラ
フィ及びＳｉＯ2 −ＣＶＤ膜のエッチングを行い、パタ
ーニングされたＳｉＯ2 −ＣＶＤ膜８を形成する。
【００３６】尚、ここでも高耐圧用Ｐ+ Ｎ- Ｎ+ プレー
ナー型ダイオードを製造する場合の製造工程を説明した
が、ここでのＮ+ 型シリコン基板１をドレイン層とする
と共に、アノード領域（アノード層５，アノード電極
６）並びにカソード領域（カソード電極７）をゲート領
域並びにドレイン領域に置き換えれば、同様な手順で高
耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型トランジスタを製造す
ることができる。
ナー型ダイオードを製造する場合の製造工程を説明した
が、ここでのＮ+ 型シリコン基板１をドレイン層とする
と共に、アノード領域（アノード層５，アノード電極
６）並びにカソード領域（カソード電極７）をゲート領
域並びにドレイン領域に置き換えれば、同様な手順で高
耐圧用Ｐ+ Ｎ- Ｎ+ プレーナー型トランジスタを製造す
ることができる。
【００３７】
【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、半導体デバイスとしてＰ+ Ｎ- Ｎ
+ プレーナー型のダイオードやトランジスタに対し、空
乏層が広がるデバイス領域の表面に酸化膜を形成し、そ
の酸化膜を介してシリコン表面にプラズマによりイオン
化されたイオン化ガスを照射するイオン化ガス照射工程
を実行しているため、シリコン基板の表面の表面電荷密
度を低下させた上で高耐圧を得るために必要とする空乏
層の広がりを助ける作用が得られ、製造工程における汚
染の増大を防いで安定して高耐圧特性が確保されるよう
になる。特に、イオン化ガス照射工程でプラズマの状態
により正イオン又は負イオンを生成してシリコン基板の
表面電荷密度が低く、且つ高耐圧となるように表面電荷
密度を制御するようにしているため、プラズマの条件や
導入ガスの種類によって表面電荷密度を自由に制御した
上でＳｉＯ2 及び酸化膜の表面電荷密度を減少させられ
るようになり、結果として様々な半導体デバイスの製造
に際して製造工程の過程で不純物汚染があっても安定し
て高耐圧が得られるようになる。
の製造方法によれば、半導体デバイスとしてＰ+ Ｎ- Ｎ
+ プレーナー型のダイオードやトランジスタに対し、空
乏層が広がるデバイス領域の表面に酸化膜を形成し、そ
の酸化膜を介してシリコン表面にプラズマによりイオン
化されたイオン化ガスを照射するイオン化ガス照射工程
を実行しているため、シリコン基板の表面の表面電荷密
度を低下させた上で高耐圧を得るために必要とする空乏
層の広がりを助ける作用が得られ、製造工程における汚
染の増大を防いで安定して高耐圧特性が確保されるよう
になる。特に、イオン化ガス照射工程でプラズマの状態
により正イオン又は負イオンを生成してシリコン基板の
表面電荷密度が低く、且つ高耐圧となるように表面電荷
密度を制御するようにしているため、プラズマの条件や
導入ガスの種類によって表面電荷密度を自由に制御した
上でＳｉＯ2 及び酸化膜の表面電荷密度を減少させられ
るようになり、結果として様々な半導体デバイスの製造
に際して製造工程の過程で不純物汚染があっても安定し
て高耐圧が得られるようになる。
【図１】本発明の一実施例に係るＰ+ Ｎ- Ｎ+ ダイオー
ドの製造工程を説明するために示した要部の側面断面図
であり、（ａ）はエピタキシャル成長工程に関するも
の，（ｂ）はマスク形成工程に関するもの，（ｃ）はポ
リシリコン膜形成工程に関するもの，（ｄ）はアノード
形成及び配線パターン形成工程に関するもの，（ｅ）は
電極形成工程に関するもの，（ｆ）はアルゴンイオン照
射工程に関するもの，（ｇ）は（ｆ）中のシリコン界面
を含む局部領域Ｅの部分拡大図に関するもの．（ｈ）は
パシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するも
のである。
ドの製造工程を説明するために示した要部の側面断面図
であり、（ａ）はエピタキシャル成長工程に関するも
の，（ｂ）はマスク形成工程に関するもの，（ｃ）はポ
リシリコン膜形成工程に関するもの，（ｄ）はアノード
形成及び配線パターン形成工程に関するもの，（ｅ）は
電極形成工程に関するもの，（ｆ）はアルゴンイオン照
射工程に関するもの，（ｇ）は（ｆ）中のシリコン界面
を含む局部領域Ｅの部分拡大図に関するもの．（ｈ）は
パシベイションＳｉＯ2 −ＣＶＤ膜形成工程に関するも
のである。
【図２】従来のＰ+ Ｎ- Ｎ+ プレーナー型ダイオードの
製造工程を説明するために示した要部の側面断面図であ
り、（ａ）はエピタキシャル成長工程に関するもの，
（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシ
リコン膜形成工程に関するもの，（ｄ）はアノード形成
及び配線パターン形成工程に関するもの，（ｅ）は電極
形成工程に関するもの，（ｆ）はパシベイションＳｉＯ
2 −ＣＶＤ膜形成工程に関するものである。
製造工程を説明するために示した要部の側面断面図であ
り、（ａ）はエピタキシャル成長工程に関するもの，
（ｂ）はマスク形成工程に関するもの，（ｃ）はポリシ
リコン膜形成工程に関するもの，（ｄ）はアノード形成
及び配線パターン形成工程に関するもの，（ｅ）は電極
形成工程に関するもの，（ｆ）はパシベイションＳｉＯ
2 −ＣＶＤ膜形成工程に関するものである。
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル成長層 ３，３１ ＳｉＯ2 膜 ４，４１ Ｐ+ 型ポリシリコン ５ アノード層 ６ アノード電極 ７ カソード電極 ８ ＳｉＯ2 −ＣＶＤ膜 ９ Ａｒ+ イオン ２１ エピタキシャル成長層 ３２ ＳｉＯ2 + 膜 ９１ Ａｒ原子
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面に絶縁膜
を形成する絶縁膜形成工程と、前記シリコン基板の表面
に前記絶縁膜をパターニングして逆導電型のアノード領
域を形成するアノード領域形成工程と、前記シリコン基
板の裏面にカソード領域を形成するカソード領域形成工
程とを含むダイオードの製造方法において、前記アノー
ド領域及び前記絶縁膜の表面にプラズマによりイオン化
されたイオン化ガスを照射するイオン化ガス照射工程を
含むことを特徴とするダイオードの製造方法。 - 【請求項２】 請求項１記載のダイオードの製造方法に
おいて、前記イオン化ガス照射工程では、前記プラズマ
の状態により正イオン又は負イオンを生成して前記シリ
コン基板の表面電荷密度が低く、且つ高耐圧となるよう
に該表面電荷密度を制御することを特徴とするダイオー
ドの製造方法。 - 【請求項３】 請求項１又は２記載のダイオードの製造
方法において、前記イオン化ガス照射工程は、前記イオ
ン化ガスとしてアルゴンイオンを照射するアルゴンイオ
ン照射工程であることを特徴とするダイオードの製造方
法。 - 【請求項４】 一導電型のシリコン基板の表面に絶縁膜
を形成する絶縁膜形成工程と、前記シリコン基板の表面
に前記絶縁膜をパターニングして前記一導電型のソース
領域及び逆導電型のゲート領域を形成するソース及びゲ
ート領域形成工程と、前記シリコン基板の裏面にドレイ
ン領域を形成するドレイン領域形成工程とを含むトラン
ジスタの製造方法において、前記ソース領域及び前記ゲ
ート領域と前記絶縁膜との表面にプラズマによりイオン
化されたイオン化ガスを照射するイオン化ガス照射工程
を含むことを特徴とするトランジスタの製造方法。 - 【請求項５】 請求項４記載のトランジスタの製造方法
において、前記イオン化ガス照射工程では、前記プラズ
マの状態により正イオン又は負イオンを生成して前記シ
リコン基板の表面電荷密度が低く、且つ高耐圧となるよ
うに該表面電荷密度を制御することを特徴とするトラン
ジスタの製造方法。 - 【請求項６】 請求項４又は５記載のトランジスタの製
造方法において、前記イオン化ガス照射工程は、前記イ
オン化ガスとしてアルゴンイオンを照射するアルゴンイ
オン照射工程であることを特徴とするトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17568898A JP4061413B2 (ja) | 1998-06-23 | 1998-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17568898A JP4061413B2 (ja) | 1998-06-23 | 1998-06-23 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000012551A true JP2000012551A (ja) | 2000-01-14 |
| JP2000012551A5 JP2000012551A5 (ja) | 2005-10-20 |
| JP4061413B2 JP4061413B2 (ja) | 2008-03-19 |
Family
ID=16000511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17568898A Expired - Fee Related JP4061413B2 (ja) | 1998-06-23 | 1998-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4061413B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109166936A (zh) * | 2018-08-09 | 2019-01-08 | 镇江镓芯光电科技有限公司 | 一种高阻AlGaN基光导开关器件及其制备方法 |
-
1998
- 1998-06-23 JP JP17568898A patent/JP4061413B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109166936A (zh) * | 2018-08-09 | 2019-01-08 | 镇江镓芯光电科技有限公司 | 一种高阻AlGaN基光导开关器件及其制备方法 |
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|---|---|
| JP4061413B2 (ja) | 2008-03-19 |
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