JP2000009491A - 位置検出方法ならびにその回路 - Google Patents

Abstract

(57)【要約】 【課題】 倍の密度を持つ位置検出信号を、安定に生成
することのできる位置検出方法と、倍の検出精度をあげ
つつも、全体の回路規模、特にアナログ部の回路規模を
抑えた位置検出の方法ならびにその回路を提供すること
にある。 【解決手段】チョッパ型コンパレータを用い（例えば、
ＣＨ１とＣＨ２）、ピーク点の検出と、ゼロクロス点の
検出（例えばＣＨ2による）を行ない、検出したピーク
点とゼロクロス点を論理合成（排他的論理輪４７）する
ことにより、２倍精度の位置を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位置検出方法並びに
位置検出回路に関するものであり、例えば電子写真式複
写機の画像読取り部の駆動系や、インクジェットプリン
タ等のキャリッジの送り系での送り位置を検出するリニ
アエンコーダなどに使用できる。

【０００２】

【従来の技術】従来、書き込みヘッドを有するシリアル
プリンタについて例をあげると、書き込み精度（印字精
度）を確保するため、そのヘッドを含むキャリッジがど
れ位移動したかを検出し、検出結果に応じて書き込み
（印字）を実施していた。ここで、キャリッジがどれ位
移動したかを、例えば、磁気パターン等が記録されたリ
ニアスケールを本体に固定し、印字ヘッドを含むキャリ
ッジを、前記リニアスケールに近接して配置し、前記キ
ャリッジ上にＭＲヘッド等の磁気（パターン）検出手段
を設け、キャリッジの位置検出をすることにより、リニ
アエンコーダを実現し、印字ヘッドの位置を把握して印
字の高精度化に対処していた。

【０００３】図９はキャリッジの位置検出回路の従来の
一例の回路のブロック図である。図９の参照番号１０は
リニアスケールの磁気パターンを読取る磁気ヘッドであ
り、１１は、読み出した微小信号を適当な大きさの振幅
まで増幅する増幅回路、１２は前記増幅された信号を２
値化するためのコンパレータ、１３は信号比較動作時の
比較基準電圧を定めるためのＤＡ変換器、１４は信号比
較結果からその変化点をもとめるエッジ検出回路、１５
はエッジ検出回路の出力パルスをカウントする位置検出
カウンタである。

【０００４】図９に示す従来例の動作を図１０の波形図
を用いて説明すると次のようになる。磁気ヘッド１０で
検出され増幅器１１に入力される信号の波形は、リニア
スケールの磁気パターンを反映して概正弦波をなしてお
り、波形整形を含む増幅回路１１により、その出力波形
は、図１０の（１）に示すように、概正弦波となる。

【０００５】いま、磁気パターンの間隔がｄ、ヘッドの
移動速度をｖとすると、出力波形の周期となるピークの
時間間隔λは λ＝ｄ／ｖ となる。ここで、図示していないプロセッサから、設定
の指示出力による比較基準電圧のデータがＤＡ変換器１
３に設定されると、図１０の（１）の横軸方向に描かれ
ている破線の出力をＤＡ変換器１３は出力レベルとす
る。

【０００６】コンパレータ１２には、前記増幅回路１１
の出力と、ＤＡ変換器１３の出力との両電圧値が入力さ
れ、比較され、図１０（２）に示すような２値信号がコ
ンパレータ１２から出力される。コンパレータ１２より
出力された２値信号は、フリップフロップ（Ｆ／Ｆ）回
路等を用いて容易に生成可能なエッジ検出回路１４によ
り、図１０（２）の波形のエッジ部分を検出し、図１０
（３）に示すような細い時間幅でのパルス信号を出力す
る。

【０００７】従って、前記パルス信号すなわち位置検出
信号をカウンタ１５でカウントすることにより、これを
プロセッサにより読み取り、ヘッドのホームポジション
からの位置をプロセッサが把握できるが、磁気パターン
の間隔ｄ（すなわち分解能）は、前記図１０（３）のパ
ルス信号の周期λで位置を把握するので、精度を向上さ
せるためには、リニアスケール上の磁気パターンを細か
くすることが考えられる。しかしながら、磁気特性上か
ら磁気パターンを細かくするのには限度がある。

【０００８】この限度を越える方法として、次に示すよ
うに、回路技術を用い磁気パターンの分解能以上のパル
ス信号を生成する方法が幾つか考えられている。第１の
従来の方法としては、前記パルス信号λの周期を別途高
周波でカウントすることでλを計測し、パルス信号出力
後のλ／２の時刻に、第２のパルス信号を出力し、両パ
ルス信号を混合することで、２倍の周波数の、つまり原
パルス信号の１／２の周期での位置検出が可能とする方
法がある。しかし、この方法では、高精度な周期計測手
段が必要となり、回路規模が増大する。それに加え、原
パルス信号の間に半分のタイミングで第２のパルスを生
成してしているので、その間ではヘッドを含むキャリッ
ジが等速運動をしていることが前提となっている。も
し、等速でないときには逆に印字位置にジッタなどが発
生し、印字出力結果に目障りなムラが発生する恐れがあ
る。従来に行われていた他の方法としては、磁気ヘッド
出力信号のピークを検出し、そのピーク位置で変化する
２値信号を生成する方法が考えられている。この方法で
は、ピーク検出に、磁気ヘッドの出力信号が概正弦波で
あることを利用し、オペアンプ等を用いた微分回路もし
くは積分回路を構成し、λ／２の位置を生成しているて
いる。しかし、この方法は、微分回路や積分回路をアナ
ログ回路で構成しているため、アナログ回路としてみれ
ばノイズ発生源となるデジタル回路の近傍に配置せざる
をえない。従って、微分回路では外来ノイズ等で不要な
ピーク位置を検出することが生じたり、積分回路ではノ
イズ等で誤差が蓄積されることが生じ、印字ヘッドの送
り位置が後方になる程、位置精度が悪くなる恐れがあ
る。更に、第１の従来の方法と同じように、回路規模が
増大する。特にアナログ回路の部分が増大するため、後
段のシステムを含め、大規模ＬＳＩ等で集積化すること
が難しい。

【０００９】

【発明が解決しようとする課題】このような従来例に鑑
み本発明は、ゼロクロス点の検出とピーク点の検出を行
うことにより、従来の倍の位置検出信号を、安定に生成
することのできる位置検出方法を提供することにある。
また本発明は、従来の倍の検出精度をあげつつも、全体
の回路規模、特にアナログ部の回路規模を抑えた位置検
出の方法ならびにその回路を提供することにある。

【００１０】更に本発明は、大規模ＬＳＩ等に集積化す
る際に、構築しやすい回路構成を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、以上の従来例
の課題に鑑みてなされた発明の位置検出方法は、位置に
対応して記録してある位置情報記録部より読み取ったほ
ぼ正弦波の持つ位置情報から、前記位置情報の２倍精度
の位置を検出する方法であって、前記位置情報記録部よ
り読み取ったほぼ正弦波の位置情報のゼロクロス点とピ
ーク点を検出し、前記両方の検出点の信号に基づいて、
位置情報とする。

【００１２】ここで、前記位置情報記録部には、磁気パ
ターンで位置情報が記録されていることを特徴とし、ま
た、第１と第２のチョッパ型コンパレータを備え、第１
のチョッパ型コンパレータではピーク点の検出を行な
い、第２のチョッパ型コンパレータではゼロクロス点の
検出を行ない、第１と第２のチョッパ型コンパレータの
検出点を合成することにより、２倍精度の位置を検出す
る位置検出方法を提供する。

【００１３】更に、本発明の位置検出回路は以下の構成
を備える。即ち、第１の入力または第２の入力を選択し
出力する第１の切り替えスイッチを備え、第１の入力に
は位置に対応して記録してある位置情報を読み取り部に
より読み取り増幅回路により増幅した概正弦波の信号を
被比較電圧として与え、第２の入力には前記被比較電圧
をサンプルホールドして第１の比較電圧として与え、前
記第１の切り替えスイッチの出力は入力信号により充電
される第１のコンデンサの片方の端子に接続し、該コン
デンサの他方の端子は第１のインバータの入力に接続
し、更に前記第１のインバータの入力と出力を導通させ
る第１の導通スイッチとより構成される第１のチョッパ
型コンパレータと、前記第１のチョッパ型コンパレータ
に対応して第１のラッチを備え、第１の期間に前記第１
のチョッパ型コンパレータは、第１の切り替えスイッチ
により第２の入力を選択し、第１のコンデンサの入力側
を第１の比較電圧とすると共に、第１の導通スイッチを
導通させ、第１のコンデンサと第１のインバータとの接
続点を第１のインバータのスレシホールド電圧に設定し
て、第１のコンデンサの充電を行い、所定の時間経過
後、続く第２の期間に前記第１のチョッパ型コンパレー
タは、第１の導通スイッチを遮断すると共に、第１の切
り替えスイッチにより第２の入力を選択し第１の比較電
圧を選択し、所定の時間経過後に第１のインバータから
出力される、前記被比較電圧と前記第１の比較電圧の大
小に対応する信号を前記第１のラッチにセットし、更
に、第３の入力または第４の入力を選択し出力する第２
の切り替えスイッチを備え、第３の入力には前記被比較
電圧を与え、第４の入力には前記被比較電圧のゼロクロ
ス点の電圧に相当するアナログ電圧としての第２の比較
電圧を与え、前記第２の切り替えスイッチの出力は入力
信号により充電される第２のコンデンサの片方の端子に
接続し、該コンデンサの他方の端子は第２のインバータ
の入力に接続し、更に前記第２のインバータの入力と出
力を導通させる第２の導通スイッチとより構成される第
２のチョッパ型コンパレータと、前記第２のチョッパ型
コンパレータに対応して第２のラッチとを備え、前記第
１の期間に前記第２のチョッパ型コンパレータは、第２
の切り替えスイッチにより第４の入力を選択し、第２の
コンデンサの入力側を第２の比較電圧とすると共に、第
２の導通スイッチを導通させ、第２のコンデンサと第２
のインバータとの接続点を第２のインバータのスレシホ
ールド電圧として、第２のコンデンサの充電を行い、所
定の時間経過後、続く前記第２の期間に第２のチョッパ
型コンパレータは、第２の導通スイッチを遮断すると共
に、第２の切り替えスイッチで第３の入力を選択し、所
定の時間経過後に第２のインバータから出力される、前
記被比較電圧と前記第２の比較電圧の大小に対応する信
号を前記第２のラッチにセットし、前記第１の期間と続
く第２の期間を前記被比較電圧の周波数よりも十分に高
い周波数で繰り返し、前記第１のラッチ出力の極性が変
わったことにより、被比較電圧のピーク点を検出し、前
記第２のラッチ出力の極性が変わったことにより、前記
被比較電圧のゼロクロス点を検出し、前記第１のラッチ
出力と、前記第２のラッチ出力の排他的論理和をとり、
前記排他的論理和の出力の変化点を検出位置とする位置
検出回路を提供し、また、前記アナログ電圧は、外部装
置からディジタル信号を与え、ＤＡコンバータによりア
ナログ電圧に変換するように構成されている位置検出回
路を提供する。

【００１４】更に本発明の他の様態に従えば、第１の入
力または第２の入力を選択し出力する切り替えスイッチ
を備え、前記第１の入力には位置に対応して記録してあ
る位置情報を読み取り部により読み取り増幅回路により
増幅した概正弦波の信号を被比較電圧として与え、前記
第２の入力には前記被比較電圧のゼロクロス点の電圧に
相当するアナログ電圧としての比較電圧を与え、前記切
り替えスイッチの出力は入力信号により充電されるコン
デンサの片方の端子に接続し、該コンデンサの他方の端
子はインバータの入力に接続し、更に前記インバータの
入力と出力を導通させる導通スイッチとより構成される
チョッパ型コンパレータと、第１のラッチと、第２のラ
ッチを備え、第１の期間では前記切り替えスイッチを被
比較電圧側にし、最初に前記導通スイッチを導通させ前
記コンデンサと前記インバータとの接続点を前記インバ
ータのスレシホールド電圧とし、また前記コンデンサの
入力側を前記被比較電圧として前記コンデンサの充電を
行い、所定の時間経過後に前記導通スイッチを遮断し、
更に所定の時間経過後に前記インバータから出力される
前記被比較電圧が増加したか減少したかに対応する信号
を前記第１のラッチにセットし、続く第２の期間では前
記切り替えスイッチを前記比較電圧側にし、最初に前記
導通スイッチを導通させ前記コンデンサと前記インバー
タとの接続点を前記インバータのスレシホールド電圧と
し、また前記コンデンサの入力側を前記アナログ電圧と
して前記コンデンサの充電を行い、所定の時間経過後に
前記切り替えスイッチを被比較電圧側にすると共に前記
導通スイッチを遮断し、更に所定の時間経過後に前記イ
ンバータから出力される前記被比較電圧の前記比較電圧
に対する大小対応する信号を前記第２のラッチにセット
し、前記第１の期間と続く第２の期間を前記被比較電圧
の周波数よりも十分に高い周波数で繰り返し、前記第１
のラッチ出力の極性が変わったことにより、被比較電圧
のピーク点を検出し、前記第２のラッチ出力の極性が変
わったことにより、前記被比較電圧のゼロクロス点を検
出し、前記第１のラッチ出力と、前記第２のラッチ出力
の排他的論理和をとり、前記排他的論理和の出力の変化
点を検出位置とする位置検出回路を提供する。

【００１５】ここで、前記アナログ電圧は、外部装置か
らディジタル信号を与え、ＤＡコンバータによりアナロ
グ電圧に変換するように構成されていることを特徴とす
る。他の様態に従えば、第１の入力または第２の入力を
選択し出力する第１の切り替えスイッチを備え、第１の
入力には位置に対応して記録してある位置情報を読み取
り部により読み取り、増幅部により増幅した概正弦波の
信号を被比較電圧として与え、第２の入力には比較電圧
側として、第２の切り替えスイッチの出力を与え、前記
第１の切り替えスイッチの出力は入力信号により充電さ
れるコンデンサの片方の端子に接続し、該コンデンサの
他方の端子はインバータの入力に接続し、またインバー
タの入力と出力を導通させる導通スイッチとより構成さ
れるチョッパ型コンパレータと、前記第２の切り替えス
イッチは第３の入力または第４の入力を選択し出力する
スイッチであって、第３の入力には前記被比較電圧をサ
ンプルホールドした出力を第１の比較電圧として与え、
第４の入力には前記被比較電圧のゼロクロス点の電圧に
相当するアナログ電圧を第２の比較電圧として与え、更
に前記チョッパ型コンパレータの前記第１の比較電圧と
比較した結果である第１の出力に対応する第１のラッチ
と、前記チョッパ型コンパレータの前記第２の比較電圧
と比較した結果である第２の出力に対応する第２のラッ
チとを備え、第１の期間には前記第２の切り替えスイッ
チにより前記第３の入力の、被比較電圧をサンプルホー
ルドした第１の比較電圧を選択し、前記チョッパ型コン
パレータは、第１の切り替えスイッチにより第２の入力
を選択しコンデンサの入力側を第１の比較電圧とすると
共に、前記導通スイッチを導通させ、前記コンデンサと
第１のインバータとの接続点を前記インバータのスレシ
ホールド電圧に設定して該コンデンサの充電を行い、所
定の時間経過後、前記導通スイッチを遮断すると共に、
前記第１の切り替えスイッチにより前記第１の入力を選
択し、所定の時間経過後に前記インバータから出力され
る、前記被比較電圧と前記第１の比較電圧との大小に対
応する信号を前記第１のラッチにセットし、第２の期間
には前記第２の切り替えスイッチにより前記第４の入力
の第２の比較電圧を選択し、前記チョッパ型コンパレー
タは、第１の切り替えスイッチにより第２の入力を選択
しコンデンサの入力側を第２の比較電圧とすると共に、
前記導通スイッチを導通させ、前記コンデンサと第１の
インバータとの接続点を前記インバータのスレシホール
ド電圧に設定して該コンデンサの充電を行い、所定の時
間経過後、前記導通スイッチを遮断すると共に、前記第
１の切り替えスイッチにより前記第１の入力を選択し、
所定の時間経過後に前記インバータから出力される、前
記被比較電圧と前記第２の比較電圧との大小に対応する
信号を前記第２のラッチにセットし、前記第１の期間お
よび第２の期間を前記被比較電圧の周波数よりも十分に
高い周波数で繰り返し、前記第１のラッチ出力の極性が
変わったことにより、被比較電圧のピーク点を検出し、
前記第２のラッチ出力の極性が変わったことにより、前
記被比較電圧のゼロクロス点を検出し、前記第１のラッ
チ出力と、前記第２のラッチ出力の排他的論理和をと
り、前記排他的論理和の出力の変化点を検出位置とする
位置検出回路を提供し、ここで、前記アナログ電圧は、
外部装置からディジタル信号を与え、ＤＡコンバータに
よりアナログ電圧に変換するように構成され、更に、前
記第１の期間と、第２の期間は、前記排他的論理輪の出
力が偽の時に前記第１の期間を選択し、真のときに第２
の期間を選択する位置検出回路を提供することにより、
前記問題を解決するものである。

【００１６】

【発明の実施の形態】本発明の実施の形態の全体の構成
を説明する。 図１において、１０は位置に対応するリ
ニアスケールの磁気パターンを読取る磁気ヘッドＨ、１
１は、読み出した微小信号を波形整形し適当な大きさの
振幅まで増幅する増幅回路Ａ、１３は信号比較動作時の
比較基準電圧を出力するＤＡ変換器である。

【００１７】１７は、被比較信号である増幅回路１１の
出力と、プロセッサから設定されたＤＡ変換器１３の出
力とを用い、信号の処理、比較を行う本発明の中核をな
す複合型コンパレータで、被比較信号のピーク点毎に反
転する出力を端子１８に出力し、ゼロクロス毎に反転す
る出力を端子１９に出力する。１６は排他的論理輪回
路、１４は排他的論理和の出力結果からその変化点をも
とめるエッジ検出回路、１５はエッジ検出回路の出力パ
ルスをカウントする位置検出カウンタである。

【００１８】次に図２を用い、本発明の概略の動作を説
明する。図１に示す磁気ヘッドＨ（１０）で検出された
信号はリニアスケールの磁気パターンを反映して概正弦
波をなしている。従って、波形整形を含む増幅回路（１
１）で増幅した出力波形、即ち被比較電圧は、図２の
（１）のようになる。いま、磁気パターンの間隔をｄ、
ヘッドの移動速度をｖとすると、出力波形の周期となる
ピークの時間間隔λは λ＝ｄ／ｖ となる。

【００１９】ここで、図示していないが、プロセッサか
らの設定の指示出力による前記被比較電圧の略ゼロクロ
ス電圧（概正弦波の交流成分のゼロクロス点の電位を以
下ゼロクロス電圧と呼ぶ）の比較基準電圧データが、Ｄ
Ａコンバータ１３に設定されると、図２の（１）の横軸
方向に描かれている破線の出力をＤＡコンバータ１３は
ゼロクロス点の電位として出力する。

【００２０】複合型コンパレータ１７は、増幅回路１１
の出力（被比較電圧）とＤＡコンバータ１３の出力（ゼ
ロクロス電圧）が入力され、比較処理が行われ、図２の
（２）に示すゼロクロス電圧点で反転する信号が端子１
８に出力される。更に、増幅器１１の出力信号（被比較
電圧）の処理を行い、被比較電圧の増加か又は滅少を検
出し、増加している時には論理「１」、滅少している時
には論理「０」と２値化し、図２（３）に示すような信
号として端子１９に出力する。

【００２１】次に、端子１８の出力信号と、端子１９の
出力信号を、排他的論理和回路１６で演算すると、図２
（４）に示すように、ゼロクロス点とピーク点で変化す
る信号を生成できる。この２値信号は、Ｆ／Ｆ回路等を
用いて容易に生成可能なエッジ検出回路１４により、図
２（４）の波形のエッジ部分を検出し、図２（５）に示
すような細い時間幅でのパルス信号を出力する。従っ
て、前記パルス信号すなわち位置検出信号をカウンタ１
５でカウントすることにより、ヘッドのホームポジショ
ンからの位置を把握することが可能になる。

【００２２】以下、本発明の中核部（図１の点線で囲ん
だ２０で示す部分）である、コンパレータのブロックに
ついて、以下実施例の回路のブロック図とタイミングチ
ャート図を用い、その構成と動作を詳細に説明する。 （比較部の例）図３は本発明の要部である比較部の一例
を示すブロック図で、点線で囲んであるＣＨ１とＣＨ２
は、第１と第２のチョッパ型コンパレータである。

【００２３】図３において、３０は磁気パターンを磁気
ヘッド１０が読み取り増幅回路１１により波形整形増幅
された被比較電圧Ｖｉｎが入力される入力端子、３１は
図示してないプロセッサの指示により設定値が与えられ
る端子、３２は所定のタイミングφ３４で制御されるサ
ンプルホールド回路、３３はプロセッサの指示により出
力電圧が設定されるＤＡコンバータ、３４と３５は制御
信号φ３１により入力のどちらかを選択するスイッチ、
３６と３７はコンデンサ、３８と３９は制御信号φ３２
により導通／遮断の制御が行われるアナログスイッチ、
４０と４１はインバータ、４２と４３はインバータ、４
４と４５はＤフリップフロップ（ＤＦＦ）、４６は前記
ＤＦＦのラッチ信号（ラッチタイミング信号）φ３３を
入力する端子、４７は排他的論理和回路、４８は本回路
ブロックの出力端子である。

【００２４】従って、第１のチョッパ型コンパレータ
は、選択スイッチ３４と、コンデンサ３６と、インバー
タ４０と、アナログスイッチ３８で構成されており、入
力には被比較電圧Ｖｉｎと、被比較電圧のサンプルホー
ルド回路３２の出力が与えられている。また、第２のチ
ョッパ型コンパレータは、選択スイッチ３５と、コンデ
ンサ３７と、インバータ４１と、アナログスイッチ３９
で構成されており、入力には被比較電圧Ｖｉｎと、プロ
セッサの指示により出力電圧が設定されるＤＡコンバー
タ３３の出力が与えられている。

【００２５】図３に示す実施例１の第１のチョッパ型コ
ンパレータと、第２のチョッパ型コンパレータの制御の
動作を図４に示すタミングチャートを用いて説明する。
サンプルホールド回路３２は、図４に示すように、制御
信号φ３４が論理「１」（以下Ｈと記す）のとき入力を
サンプルし、制御信号φ３４が論理「０」（以下Ｌと記
す）のとき以前にサンプルした電圧値をホールドしてい
る。

【００２６】スイッチ３４と３５は、制御信号φ３１が
Ｌのときに、図３に示す下側の接点に接触し導通し、制
御信号φ３１がＨのとき上側の接点に接触し導通する。
また、スイッチ３８と３９は、制御信号φ３２がＨのと
き導通し、Ｌのとき遮断する。図４において、区間＜Ａ
＞をの区間を充電期間、区間＜Ｂ＞を比較期間と呼ぶこ
とにする。 ［充電期間＜Ａ＞］ここで、図４に示す区間＜Ａ＞のと
きについての回路の動作を考えてみる。充電期間＜Ａ＞
では、各制御信号φ３１、φ３２、φ３３、φ３４が
Ｌ，Ｈ，Ｌ，Ｌと制御する。従って、第１のチョッパ型
コンパレータの動作は、スイッチ３４を介し、前記コン
デンサ３６の左端には、以前の入力電圧値である前記サ
ンプルホールド回路３３の出力電圧（Ｍ０）が比較電圧
として与えられる。また、前記コンデンサ３６の右端に
は、導通スイッチ３８が導通するのでインバータ４０の
入力と出力が短絡し、従って、インバータ４０のスレシ
ョールド電圧Ｖｔｈ１が印加される。

【００２７】充電期間＜Ａ＞での第２のチョッパ型コン
パレータの動作は、コンデンサ３７の左端に図示してな
いプロセッサにより設定された電圧を出力する前記ＤＡ
コンバータ３３のアナログ出力Ｖｒが与えられる。また
コンデンサ３７の右端には、導通スイッチ３９が導通す
るのでインバータ４１の入力と出力が短絡し、従って、
インバータ４１のスレショールド電圧Ｖｔｈ２が印加さ
れる。 ［比較期間＜Ｂ＞］次に、比較期間＜Ｂ＞のときについ
ての回路の動作を考えてみる。

【００２８】比較期間＜Ｂ＞では、制御信号φ３１が
Ｈ、φ３２がＬとなるので、前記スイッチ３４と３５は
どちらも前記入力端子３１からの被比較電圧としての入
力電圧Ｖｉｎを選択する。また、前記スイッチ３８と３
９は遮断状態となり、インバータ４０と４１は、インバ
ータ動作をする。以上の制御により、前記コンデンサ３
６と３７の左端には、その時点での入力信号の電圧値Ｖ
（ｎｏｗ）が印加される。このとき、両コンデンサの右
端はインバータ４０、４１の入力インピーダンスが非常
に高いので、開放状態と同等になり、コンデンサ３６、
３７に充電されている以前の電荷がそのまま保存される
ため、両コンデンサの右端（インバータ４０、４１の入
力側）の電圧Ｖｘ１、Ｖｘ２は次の２式により決定され
る電圧となる。

【００２９】 Ｃ1・（Ｖ(M0)−Ｖth1）＝Ｃ1・（Ｖ(now)−Ｖx1） Ｃ2・（Ｖr−Ｖth2）＝Ｃ2・（Ｖ(now)−Ｖx2） ここに、Ｃ1，Ｃ2はそれぞれ、前記コンデンサ３６と３
７の容量値である。したがって、 Ｖx1−Ｖth1＝Ｖ(now)−Ｖ(M0) Ｖx2−Ｖth2＝Ｖ(now)−Ｖr となるので、前記インバータ４２と４３の出力段では、
時刻Ｍ１において、 １）インバータ４２の出力は： （Ｍ１時点での入力電圧）＞（Ｍ０時点での入力電圧）
のとき、Ｈ、 （Ｍ１時点での入力電圧）＜（Ｍ０時点での入力電圧）
のとき、Ｌ、 ２）インバータ４３の出力は： （Ｍ１時点での入力電圧）＞（ＤＡの設定電圧（Ｖ
ｒ））のとき、Ｈ、 （Ｍ１時点での入力電圧）＜（ＤＡの設定電圧（Ｖ
ｒ））のとき、Ｌ、 となる。

【００３０】インバータ４２、４３の各出力は、制御信
号φ３３の立ち上がりタイミングにそれぞれ前記ＤＦＦ
４４と４５にセットする。また、同時に制御信号φ３４
をＬに立ち下げるので、このときの入力電圧が新しく、
サンプルホールド回路３３に保持される。これらは、Ｍ
１のタイミングで実行される。以後同様な動作が繰り返
されることになる。

【００３１】以上の回路構成により、前記ＤＦＦ４４の
出力は、その入力信号が増加から滅少に転じるところで
Ｌに変化し、減少から増加に転じるところでＨに変化す
る信号となるので、図２の（３）に相当するピーク点の
信号を出力する。また、前記ＤＦＦ４５の出力は、図２
における信号（２）に相当する信号すなわちスレショー
ルド電圧を越える間はＨになり、ゼロクロス点を越えて
いる信号として出力する。

【００３２】従って、前記ＤＦＦ４４とＤＦＦ４５の信
号を排他的論理和回路４７に入力し、合成することによ
り、図２の（４）のゼロクロス点とピーク点に変化する
信号が生成される。以上詳細に説明したように、本発明
よれば、概正弦波に対して、所定のスレショールド電圧
を越える点と下がる点（ゼロクロス相当）、ならびに、
上と下のピーク点より信号を取り出すので、誤差の少な
い２倍の位置を検出できる検出回路が提供できる。 （比較部の第２例）図５は比較部の２例の回路のブロッ
ク図である。この特徴は図５からも理解できるように、
チョッパ型コンパレータ（点線で囲ったブロックＣＨ部
分）を１つ使用した回路である。以下図５の回路ブロッ
ク図と図６のタイミングチャート図を用い実施例２を詳
細に説明する。

【００３３】図５において、３０は磁気パターンを磁気
ヘッド１０が読み取り増幅回路１１により波形整形増幅
された被比較電圧Ｖｉｎが入力される入力端子、３１は
図示してないプロセッサの指示により設定値が与えられ
る端子、３２はサンプルホールド回路、３３は前記端子
３１に入力されるプロセッサからの指示を入力すること
により出力電圧が設定されるＤＡ変換器である。

【００３４】点線で囲ってあるチョッパ型コンパレータ
部分ＣＨは、次のように構成されている。即ち、制御信
号φ５１により、入力信号（被比較電圧）か或はスイッ
チ５０からの信号（比較電圧）かを選択するスイッチ３
４と、片方の端子がスイッチ３４の出力に接続されるコ
ンデンサ３６と、コンデンサ３６の反対の端子が入力に
接続されるインバータ４０と、インバータ４０の入力と
出力間に接続されていて制御信号φ５２により導通／遮
断されるアナログスイッチ３８と、からチョッパ型コン
パレータ部分ＣＨは構成されている。

【００３５】なお、図５に示す回路の構成の他の符号は
次のものを示す。即ち、４２はインバータ、４４と４５
はＤフリップフロップ（ＤＦＦ）、４６は前記ＤＦＦの
ラッチ信号φ５３を入力する端子、４７は排他的論理和
回路、４８は本回路ブロックの出力端子、５０は比較電
圧としてサンプルホールド回路３３の出力か前記ＤＡ変
換器３３の出力かを制御信号φ５５により選択するスイ
ッチ、５２と５３はＡＮＤゲート、５４と５５はＮＯＴ
ゲートである。

【００３６】図５に示す実施例２の制御の動作を図６の
タイミングチャート図を用いて詳細に説明する。図５の
サンプルホールド回路３２の動作は、図６に示すよう
に、制御信号φ５４がＨのとき入力をサンプルし、制御
信号φ５４がＬのとき以前にサンプルした電圧値Ｖ（Ｓ
Ｈ）をホールドしている。

【００３７】スイッチ３４は制御信号φ５１がＬのとき
は図５の下側の入力接点、即ちスイッチ５０の出力を比
較電圧として選択する。制御信号φ５１がＨのときは上
側の入力接点を選択、即ち被比較電圧Ｖｉｎを選択す
る。５０は制御信号φ５５がＬのときには図５の下側の
入力接点を選択する。即ち前記のようにプロセッサから
の指示入力による出力電圧が設定されるＤＡ変換器の出
力を比較電圧として選択する。制御信号φ５５がＨのと
き上側と入力接点を選択しする。即ち、サンプルホール
ドした電圧Ｖ（ＳＨ）を比較電圧として選択する。

【００３８】スイッチ３８は制御信号φ５２がＨのとき
導通しインバータ４０の入力と出力を接続し、インバー
タ４０の入出力の電圧をインバータ４０の入力のスレシ
ョールド電圧Ｖｔｈとする。また、制御信号φ５２がＬ
のときは遮断し、インバータ４０の入力インピーダンス
を非常に高くする。ＤＦＦ４４と４５は、ラッチ信号φ
５３に同期している各ラッチ入力信号がＬからＨになっ
たときの入力値を保持し、次にラッチ信号が再度Ｌから
Ｈになるまで、その値を出力する。 ［φ５５がＨの場合］まず図５の回路の動作として、Ｖ
ｏｕｔ４８がＬ、すなわちφ５５がＨのときを考える。
このとき、スイッチ５０はサンプルホールド回路３２の
出力Ｖ（ＳＨ）を選択している。

【００３９】サンプルホールド回路３２は、直前の制御
信号φ５４の立ち下がりのタイミングまでの入力値をサ
ンプルし、ホールドする。従って、区間＜Ａ＞では、制
御信号φ５１をＬ、φ５２をＨと制御するので、コンデ
ンサの両端には， Ｖ（SH）−Ｖth の電位差加わる。

【００４０】次の、区間＜Ｂ＞では、制御信号φ５１を
Ｈ、φ５２をＬと制御するので、前記コンデンサ３６の
左端には、被比較電圧としての入力信号Ｖinが与えられ
るので、コンデンサ３６の右端の電圧Ｖｘは Ｖｘ−Ｖth＝Ｖin−Ｖ（SH） の関係となる。すなわち、被比較電圧が減少から増加に
転じてい場合（下のピーク点を通過後）は、比較出力は
ＬからＨになる。また、ＶｏｕｔがＬなので、φ５３の
ラッチタイミングには、ＤＦＦ４５には与えられず、Ｄ
ＦＦ４４のみに与えられる。従って、下のピーク点検出
の結果はＤＦＦ４４の変化としてセットされ、端子Ｄｐ
がＨになる。

【００４１】また、被比較電圧が増加から減少に転じて
い場合（上のピーク点を通過後）は、比較出力はＨから
Ｌになる。また、ＶｏｕｔがＬなので、φ５３のラッチ
タイミングには、ＤＦＦ４５には与えられず、ＤＦＦ４
４のみに与えられる。従って、上のピーク点検出の結果
はＤＦＦ４４の変化としてセットされ、端子ＤｐがＬに
なる。 ［φ５５がＬの場合］以上の動作の結果、端子ＤｐはＬ
からＨに転ずるため、ＶｏｕｔはＬからＨに変化する。
従って制御信号φ５５はＬになり、前記スイッチ５０
は、前記ＤＡ変換器３３の出力Ｖ（ＤＡ）を比較電圧と
して選択する。

【００４２】制御信号φ５５がＬのとき、区間＜Ａ＞で
は、制御信号φ５１をＬ、φ５２をＨと制御するので、
前記コンデンサ３６の両端には Ｖ（DA）−Ｖth なる電位差が加えられる。次に、区間＜Ｂ＞では、制御
信号φ５１をＨ、φ５２をＬと制御するので、前記コン
デンサ３６の左端には、Ｖinの被比較電圧が与えられ、
従ってコンデンサ３６の右端の電圧Ｖｘは Ｖｘ−Ｖth＝Ｖin−Ｖ（DA） の関係となる。入力電圧（被比較電圧）ＶｉｎがＤＡコ
ンバータ３３の出力電圧すなわちゼロクロス点を基準に
して、マイナスからプラスに転じた場合は、チョッパ型
コンパレータＣＨの比較出力がＨからＬに変化し、従っ
てインバータ４２の出力はＬからＨに変化する。この
時、ＶｏｕｔがＨであるので、制御信号φ５３のラッチ
タイミングには、ＤＦＦ４４にはラッチ信号が与えられ
ず、ＤＦＦ４５のみラッチ信号が与えられ、従って前記
チョッパ型コンパレータの出力より与えられている信号
はＤＦＦ４５にセットされる。すなわち端子ＤｚがＨに
なる。

【００４３】また、被比較電圧Ｖｉｎがゼロクロス点を
基準にして、ゼロクロス点を越えている所から越えない
所に転じた場合は、チョッパ型コンパレータＣＨの比較
出力はＬからＨに変化し、従ってインバータ４２の出力
はＨからＬに変化する。この時、ＶｏｕｔがＨであるの
で、制御信号φ５３のラッチタイミングには、ＤＦＦ４
５のみラッチ信号が与えられ、従って前記チョッパ型コ
ンパレータの出力より与えられている信号はＤＦＦ４５
にセットされる。すなわち端子ＤｚがＬになる。

【００４４】以上のようにして、端子ＤｚがＬからＨに
転じた場合は、ＶｏｕｔはＨからＬに変化し、スイッチ
５０は、次にはサンプルホールド回路３２の出力を選択
し、ピーク点の検出処理に移る。以上説明したように、
本実施例２に示すように本発明によれば、チョッパ型コ
ンパレータの充電期間における入力を、（１）ＤＡ変換
器３３よりのゼロクロスの電圧による比較電圧、（２）
ＳＨ３２回路で被比較電圧をサンプルホールドした電圧
による比較電圧、の２つの比較電圧から、比較結果を論
理処理し、その結果で交互に切り替えることにより、一
つのコンパレータを用い、被比較電圧が； ・基準電圧に対し、大から小に転じたときの（ゼロクロ
ス点）検出、 ・被比較電圧が減少から増加に転じたときの（下のピー
ク点）検出、 ・基準電圧に対し、小から大に転じたときの（ゼロクロ
ス点）検出、 ・被比較電圧が増加から減少に転じたときの（上のピー
ク点）検出、 を順に切り替えて、各々の点の検出を実行することがで
きる。

【００４５】従って、前記各ＤＦＦにセットされる結果
は、前記ＤＡ出力である基準電圧との比較結果（Ｄｐ）
と、入力値の増加／減少判定結果（Ｄｚ）であるので、
その排他的論理和をとることにより、入力のピークおよ
ぴゼロクロス時に変化する信号出力Ｖｏｕｔが得られ
る。 （比較部の第３例）図７は本発明の比較部部の第３例の
回路のブロック図である。この特徴は、チョッパ型コン
パレータ（点線で囲ったブロックＣＨ部分）を１つ使用
し、またサンプルホールドの回路を使用しない（チョッ
パ型コンパレータの特性を利用）回路である。以下実施
例３を図７に示す回路ブロック図と図８のタイミングチ
ャート図を用いて詳細に説明する。

【００４６】図７の回路の構成は以下のようになってい
る。即ち、３０は磁気パターンを磁気ヘッド１０が読み
取り増幅回路１１により波形整形増幅された被比較電圧
Ｖｉｎが入力される入力端子、３１は図示してないプロ
セッサの指示により設定値が与えられる端子、３３はプ
ロセッサの指示により所定の出力電圧が設定されるＤＡ
変換器である。

【００４７】点線で囲ってある部分ＣＨはチョッパ型コ
ンパレータであって、次のように構成されている。即
ち、被比較電圧Ｖｉｎか或はＤＡ変換器３３の出力を入
力として制御信号φ７１により選択して出力するスイッ
チ５１と、スイッチ５１に片方の端子が接続されている
コンデンサ３６と、コンデンサ３６の他の端子が入力に
接続されるインバータ４０と、制御信号φ７２によりイ
ンバータ４０の入力と出力を導通または遮断する制御を
するアナログスイッチ３８、とによりチョッパ型コンパ
レータ部分ＣＨは構成されている。

【００４８】また、４２はインバータ、４４と４５はＤ
フリップフロップ（ＤＦＦ）、４６はＤＦＦをラッチす
るタイミングのラッチ信号φ７３を入力する端子、４７
は排他的論理和回路、４８は本回路ブロックの出力端子
（Ｖout）、５５は切り替え制御信号φ７４を入力する
端子、５２と５３はＡＮＤゲート、５４と５６はＮＯＴ
ゲートである。

【００４９】次に、図７に示す実施例３の制御の動作
を、図８のタイミングチャート図を用いピーク点を検出
する期間と、ゼロクロス点を検出する期間とに分けて詳
細に説明する。なお、スイッチ５１は、制御信号φ７１
がＬのときには図７の下側の入力の接点が出力に接続さ
れ、制御信号φ７１がＨのときには上側の入力の接点が
出力に接続される。スイッチ３８は、制御信号φ７２が
Ｈのとき導通し、Ｌのとき遮断する。 ［期間I］図８に示す期間Iは、被比較電圧のピーク点を
検出する期間で、区間＜Ａ＞でコンデンサ３６を被比較
電圧と、インバータ７８のスレショールド電圧で充電
し、次の区間＜Ｂ＞には区間＜Ａ＞でコンデンサに充電
した電位と、所定の期間経過後の被比較電圧を比較し、
その大小を出力ＤＦＦ４４にセットし、ＤＦＦ４４の出
力の変化点をピーク点とするための期間である。

【００５０】区間＜Ａ＞では、制御信号φ７１をＨ、φ
７２をＨと制御するので、スイッチ５１を介してコンデ
ンサ３６の左端には入力端子３０からの被比較電圧であ
る入力電圧値Ｖｉｎ（Ｖ（Ａ）とする）が入力される。
コンデンサ３６の右端にはインバータ４０の入力と出力
がスイッチ３８により導通となるので、そのスレショー
ルド電圧Ｖｔｈ１が加えられコンデンサ３６が充電され
る。（以後、区間＜Ａ＞での動作を充電期間と呼ぶ） 所定の時間経過後の次の区間＜Ｂ＞では、φ７１はＨの
まま、φ７２はＬと制御し、スイッチ５１は入力端子３
０からの入力電圧Ｖｉｎを選択したままで、スイッチ３
８は遮断する。したがって、コンデンサ３６の左端に
は、その時の入力信号の電圧値Ｖ(now)（Ｖ（Ｂ）とす
る）が与えられる。このとき、コンデンサ３６の右端は
開放状態に近いので、以前の電荷が保存されるため、コ
ンデンサ３６の右端の電圧Ｖｘ１は以下の式により決定
される電圧が発生する。（以後、区間＜Ｂ＞での動作を
比較期間と呼ぶ） Ｃ1・（Ｖ(A)−Ｖth1）＝Ｃ1・（Ｖ(B)−Ｖx1） ここに、Ｃ1はコンデンサ３６の容量値である。前記式
を変形すると、 Ｖx1−Ｖth1＝Ｖ(B)−Ｖ(A) となるので、インバータ４２の出力は、 Ｖ（Ｂ）＞Ｖ（Ａ） のとき、Ｈ Ｖ（Ｂ）＜Ｖ（Ａ） のとき、Ｌ となる。

【００５１】ここで、期間Ｉでは制御信号φ７４をＨと
制御しているで、制御信号φ７３の立ち上がりタイミン
グに、インバータ４２の出力はＤＦＦ４４にセットする
が、ＤＦＦ４５にセットされない。 ［期間II］図８に示す期間IIは、被比較電圧のゼロクロ
ス点を検出する期間で、区間＜Ｃ＞でコンデンサ３６を
ゼロクロス電圧とインバータ７８のスレショールド電圧
で充電し、次の区間＜Ｄ＞に区間＜Ｃ＞でコンデンサに
充電した電位と、被比較電圧を比較し、その大小を出力
ＤＦＦ４５にセットし、ＤＦＦ４５の出力の変化点をピ
ーク点とするための期間である。

【００５２】期間＜Ｃ＞では、制御信号φ７１をＬ、φ
７２をＨと制御するので、スイッチ５１を介し、コンデ
ンサ３６の左端にはゼロクロスの電圧に相当するＤＡ変
換器３３の出力電圧値（Ｖ（ＤＡ）とする）が与えら
れ、コンデンサ３６の右端にはインバータ４０の入力と
出力がスイッチ３８により導通となるので、そのスレシ
ョールド電圧Ｖｔｈ１が加えられコンデンサ３６が充電
される。（以後、区間＜Ｂ＞での動作を充電期間と呼
ぶ） 所定の時間経過後の次の区間＜Ｄ＞では、制御信号φ７
１をＨ、φ７２をＬと制御し、スイッチ５１は入力端子
３０からの入力電圧Ｖｉｎを選択し、スイッチ３８は遮
断する。したがって、コンデンサ３６の左端には、その
時の入力信号の電圧値Ｖ（Ｄ）が印加される。このと
き、コンデンサ３６の右端は開放状態に近いので、以前
の電荷が保存されるため、コンデンサ３６の右端の電圧
Ｖｘ２は以下の式により決定される電圧が発生する。
（以後、区間＜Ｄ＞での動作を比較期間と呼ぶ） Ｃ1・（Ｖ(DA)−Ｖth1）＝Ｃ1・（Ｖ(D)−Ｖx2） ここに、Ｃ１は前記コンデンサ３６の容量値である。前
記式を変形すると、 Ｖx2−Ｖth1＝Ｖ(D)−Ｖ(DA) となるので、インバータ４２の出力は、 Ｖ（Ｄ）＞Ｖ（ＤＡ） のとき、Ｈ Ｖ（Ｄ）＜Ｖ（ＤＡ） のとき、Ｌ となる。

【００５３】この期間IIでは制御信号φ７４をＬと制御
しているで、制御信号φ７３の立ち上がりタイミング
に、インバータ４２の出力はＤＦＦ４４にはセットされ
ず、ＤＦＦ４５にのみセットされる。以上のようにし
て、期間Ｉと期間IIを入力信号Ｖｉｎの周波数より十分
に高い周波数で繰り返し、被比較電圧となる入力電圧値
を現在の値と微小時間前の値と比較してその結果をＤＦ
Ｆ４４に保持してＤｐとして出力し、また、入力電圧値
とＤＡ変換器の出力（ゼロクロス電圧）との比較結果を
ＤＦＦ４５に保持してＤｚとして出力し、ＤｐとＤｚを
排他的論理和回路４７に入力することにより、その出力
として、ゼロクロス点と、ピーク点に変化する信号を得
ることができる。

【００５４】なお、本発明は、磁気ヘッドにより読み取
った信号を必要な波形整形と増幅を行い、ＡＤ変換し、
プロセッサに取り込、プログラム処理によっても実現で
きることは言うまでもない。また、上述の実施例では位
置情報を磁気記録で説明したが、バーコードのような位
置の判定のつく記録であれば、バーコードのみならず、
白黒のドット、パターンなどでも実現できる。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
ゼロクロス点の検出とピーク点の検出を行うことによ
り、従来の２倍の位置検出信号を、安定に生成すること
のできる位置検出方法を提供できる。また本発明によれ
ば、従来の倍の検出精度をあげつつも、全体の回路規
模、特にアナログ部の回路規模を抑えた位置検出の方法
ならびにその回路提供できる。

【００５６】更に本発明によれば、大規模ＬＳＩ等に集
積化する際に、構築しやすい回路構成を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例の全体回路ブロック図である。

【図２】図１の動作を説明するための動作を示すタイミ
ングチャート図である。

【図３】本発明の実施例１の比較部の回路ブロック図で
ある。

【図４】本発明の実施例１の動作を説明するためのタイ
ミングチャート図である。

【図５】本発明の実施例２の比較部の回路ブロック図で
ある。

【図６】本発明の実施例２の動作を説明するためのタイ
ミングチャート図である。

【図７】本発明の実施例３の比較部の回路ブロック図で
ある。

【図８】本発明の実施例３の動作を説明するためのタイ
ミングチャート図である。

【図９】従来例の回路ブロック図である。

【図１０】従来例の動作を示すタイミングチャート図で
ある。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 位置に対応して記録してある位置情報記
   録部より読み取ったほぼ正弦波の持つ位置情報から、前
   記位置情報の２倍精度の位置を検出する方法であって、 前記位置情報記録部より読み取ったほぼ正弦波の位置情
   報のゼロクロス点とピーク点を検出し、前記両方の検出
   点の信号に基づいて、位置情報とすることを特徴とする
   位置検出方法。
2. 【請求項２】 前記位置情報記録部には、磁気パターン
   で位置情報が記録されていることを特徴とする請求項１
   記載の位置検出方法。
3. 【請求項３】 第１と第２のチョッパ型コンパレータを
   備え、 前記第１のチョッパ型コンパレータではピーク点の検出
   を行ない、 前記第２のチョッパ型コンパレータではゼロクロス点の
   検出を行ない、 前記第１と第２のチョッパ型コンパレータの検出点を合
   成することにより、２倍精度の位置を検出することを特
   徴とする請求項１または２記載の位置検出方法。
4. 【請求項４】 第１の入力または第２の入力を選択し出
   力する第１の切り替えスイッチを備え、第１の入力には
   位置に対応して記録してある位置情報を読み取り部によ
   り読み取り増幅回路により増幅した概正弦波の信号を被
   比較電圧として与え、第２の入力には前記被比較電圧を
   サンプルホールドして第１の比較電圧として与え、前記
   第１の切り替えスイッチの出力は入力信号により充電さ
   れる第１のコンデンサの片方の端子に接続し、該コンデ
   ンサの他方の端子は第１のインバータの入力に接続し、
   更に前記第１のインバータの入力と出力を導通させる第
   １の導通スイッチとより構成される第１のチョッパ型コ
   ンパレータと、前記第１のチョッパ型コンパレータに対
   応して第１のラッチを備え、 第１の期間に前記第１のチョッパ型コンパレータは、第
   １の切り替えスイッチにより第２の入力を選択し、第１
   のコンデンサの入力側を第１の比較電圧とすると共に、
   第１の導通スイッチを導通させ、第１のコンデンサと第
   １のインバータとの接続点を第１のインバータのスレシ
   ホールド電圧に設定して、第１のコンデンサの充電を行
   い、 所定の時間経過後、続く第２の期間に前記第１のチョッ
   パ型コンパレータは、第１の導通スイッチを遮断すると
   共に、第１の切り替えスイッチにより第２の入力を選択
   し第１の比較電圧を選択し、所定の時間経過後に第１の
   インバータから出力される、前記被比較電圧と前記第１
   の比較電圧の大小に対応する信号を前記第１のラッチに
   セットし、 更に、第３の入力または第４の入力を選択し出力する第
   ２の切り替えスイッチを備え、第３の入力には前記被比
   較電圧を与え、第４の入力には前記被比較電圧のゼロク
   ロス点の電圧に相当するアナログ電圧としての第２の比
   較電圧を与え、前記第２の切り替えスイッチの出力は入
   力信号により充電される第２のコンデンサの片方の端子
   に接続し、該コンデンサの他方の端子は第２のインバー
   タの入力に接続し、更に前記第２のインバータの入力と
   出力を導通させる第２の導通スイッチとより構成される
   第２のチョッパ型コンパレータと、前記第２のチョッパ
   型コンパレータに対応して第２のラッチとを備え、 前記第１の期間に前記第２のチョッパ型コンパレータ
   は、第２の切り替えスイッチにより第４の入力を選択
   し、第２のコンデンサの入力側を第２の比較電圧とする
   と共に、第２の導通スイッチを導通させ、第２のコンデ
   ンサと第２のインバータとの接続点を第２のインバータ
   のスレシホールド電圧として、第２のコンデンサの充電
   を行い、 所定の時間経過後、続く前記第２の期間に第２のチョッ
   パ型コンパレータは、第２の導通スイッチを遮断すると
   共に、第２の切り替えスイッチで第３の入力を選択し、
   所定の時間経過後に第２のインバータから出力される、
   前記被比較電圧と前記第２の比較電圧の大小に対応する
   信号を前記第２のラッチにセットし、 前記第１の期間と続く第２の期間を前記被比較電圧の周
   波数よりも十分に高い周波数で繰り返し、前記第１のラ
   ッチ出力の極性が変わったことにより、被比較電圧のピ
   ーク点を検出し、前記第２のラッチ出力の極性が変わっ
   たことにより、前記被比較電圧のゼロクロス点を検出
   し、前記第１のラッチ出力と、前記第２のラッチ出力の
   排他的論理和をとり、前記排他的論理和の出力の変化点
   を検出位置とすることを特徴とする位置検出回路。
5. 【請求項５】 前記アナログ電圧は、外部装置からディ
   ジタル信号を与え、ＤＡコンバータによりアナログ電圧
   に変換するように構成されていることを特徴とする請求
   項４記載の位置検出回路。
6. 【請求項６】 第１の入力または第２の入力を選択し出
   力する切り替えスイッチを備え、前記第１の入力には位
   置に対応して記録してある位置情報を読み取り部により
   読み取り増幅回路により増幅した概正弦波の信号を被比
   較電圧として与え、前記第２の入力には前記被比較電圧
   のゼロクロス点の電圧に相当するアナログ電圧としての
   比較電圧を与え、前記切り替えスイッチの出力は入力信
   号により充電されるコンデンサの片方の端子に接続し、
   該コンデンサの他方の端子はインバータの入力に接続
   し、更に前記インバータの入力と出力を導通させる導通
   スイッチとより構成されるチョッパ型コンパレータと、
   第１のラッチと、第２のラッチを備え、 第１の期間では前記切り替えスイッチを被比較電圧側に
   し、最初に前記導通スイッチを導通させ前記コンデンサ
   と前記インバータとの接続点を前記インバータのスレシ
   ホールド電圧とし、また前記コンデンサの入力側を前記
   被比較電圧として前記コンデンサの充電を行い、所定の
   時間経過後に前記導通スイッチを遮断し、更に所定の時
   間経過後に前記インバータから出力される前記被比較電
   圧が増加したか減少したかに対応する信号を前記第１の
   ラッチにセットし、 続く第２の期間では前記切り替えスイッチを前記比較電
   圧側にし、最初に前記導通スイッチを導通させ前記コン
   デンサと前記インバータとの接続点を前記インバータの
   スレシホールド電圧とし、また前記コンデンサの入力側
   を前記アナログ電圧として前記コンデンサの充電を行
   い、所定の時間経過後に前記切り替えスイッチを被比較
   電圧側にすると共に前記導通スイッチを遮断し、更に所
   定の時間経過後に前記インバータから出力される前記被
   比較電圧の前記比較電圧に対する大小対応する信号を前
   記第２のラッチにセットし、 前記第１の期間と続く第２の期間を前記被比較電圧の周
   波数よりも十分に高い周波数で繰り返し、前記第１のラ
   ッチ出力の極性が変わったことにより、被比較電圧のピ
   ーク点を検出し、前記第２のラッチ出力の極性が変わっ
   たことにより、前記被比較電圧のゼロクロス点を検出
   し、前記第１のラッチ出力と、前記第２のラッチ出力の
   排他的論理和をとり、前記排他的論理和の出力の変化点
   を検出位置とすることを特徴とする位置検出回路。
7. 【請求項７】 前記アナログ電圧は、外部装置からディ
   ジタル信号を与え、ＤＡコンバータによりアナログ電圧
   に変換するように構成されていることを特徴とする請求
   項６記載の位置検出回路。
8. 【請求項８】 第１の入力または第２の入力を選択し出
   力する第１の切り替えスイッチを備え、第１の入力には
   位置に対応して記録してある位置情報を読み取り部によ
   り読み取り、増幅部により増幅した概正弦波の信号を被
   比較電圧として与え、第２の入力には比較電圧側とし
   て、第２の切り替えスイッチの出力を与え、前記第１の
   切り替えスイッチの出力は入力信号により充電されるコ
   ンデンサの片方の端子に接続し、該コンデンサの他方の
   端子はインバータの入力に接続し、またインバータの入
   力と出力を導通させる導通スイッチとより構成されるチ
   ョッパ型コンパレータと、 前記第２の切り替えスイッチは第３の入力または第４の
   入力を選択し出力するスイッチであって、第３の入力に
   は前記被比較電圧をサンプルホールドした出力を第１の
   比較電圧として与え、第４の入力には前記被比較電圧の
   ゼロクロス点の電圧に相当するアナログ電圧を第２の比
   較電圧として与え、 更に前記チョッパ型コンパレータの前記第１の比較電圧
   と比較した結果である第１の出力に対応する第１のラッ
   チと、前記チョッパ型コンパレータの前記第２の比較電
   圧と比較した結果である第２の出力に対応する第２のラ
   ッチとを備え、 第１の期間には前記第２の切り替えスイッチにより前記
   第３の入力の、被比較電圧をサンプルホールドした第１
   の比較電圧を選択し、前記チョッパ型コンパレータは、
   第１の切り替えスイッチにより第２の入力を選択しコン
   デンサの入力側を第１の比較電圧とすると共に、前記導
   通スイッチを導通させ、前記コンデンサと第１のインバ
   ータとの接続点を前記インバータのスレシホールド電圧
   に設定して該コンデンサの充電を行い、所定の時間経過
   後、前記導通スイッチを遮断すると共に、前記第１の切
   り替えスイッチにより前記第１の入力を選択し、所定の
   時間経過後に前記インバータから出力される、前記被比
   較電圧と前記第１の比較電圧との大小に対応する信号を
   前記第１のラッチにセットし、 第２の期間には前記第２の切り替えスイッチにより前記
   第４の入力の第２の比較電圧を選択し、前記チョッパ型
   コンパレータは、第１の切り替えスイッチにより第２の
   入力を選択しコンデンサの入力側を第２の比較電圧とす
   ると共に、前記導通スイッチを導通させ、前記コンデン
   サと第１のインバータとの接続点を前記インバータのス
   レシホールド電圧に設定して該コンデンサの充電を行
   い、所定の時間経過後、前記導通スイッチを遮断すると
   共に、前記第１の切り替えスイッチにより前記第１の入
   力を選択し、所定の時間経過後に前記インバータから出
   力される、前記被比較電圧と前記第２の比較電圧との大
   小に対応する信号を前記第２のラッチにセットし、 前記第１の期間および第２の期間を前記被比較電圧の周
   波数よりも十分に高い周波数で繰り返し、前記第１のラ
   ッチ出力の極性が変わったことにより、被比較電圧のピ
   ーク点を検出し、前記第２のラッチ出力の極性が変わっ
   たことにより、前記被比較電圧のゼロクロス点を検出
   し、前記第１のラッチ出力と、前記第２のラッチ出力の
   排他的論理和をとり、前記排他的論理和の出力の変化点
   を検出位置とすることを特徴とする位置検出回路。
9. 【請求項９】 前記アナログ電圧は、外部装置からディ
   ジタル信号を与え、ＤＡコンバータによりアナログ電圧
   に変換するように構成されていることを特徴とする請求
   項８記載の位置検出回路。
10. 【請求項１０】 前記第１の期間と、第２の期間は、前
    記排他的論理輪の出力が偽の時に前記第１の期間を選択
    し、真のときに第２の期間を選択することを特徴とする
    請求項８または９項記載の位置検出回路。