ITRM970430A1 - Perfezionamento nel procedimento di attacco chimico anisotropo dell'ossido di silicio, in particolare nella fabbricazione di - Google Patents
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Description
DESCRIZIONE
a corredo di una domanda di Brevetto d'invenzione avente per titolo: "Perfezionamento nel procedimento di attacco chimico anisotropo dell’ossido di silicio, in particolare nella fabbricazione di dispositivi Flash EPROM a transistor FAMOS
La presente invenzione si riferisce in generale ad un perfezionamento di procedimento di attacco chimico anisotropo dell'ossido di silicio.
Più in particolare, l’invenzione riguarda un perfezionamento di un procedimento del tipo detto in cui viene isotropicamente deposto, sull'ossido di silicio, uno strato di nitruro di silicio, eventualmente ossidato dopo la deposizione, per aumentare l'anisotropia di un successivo attacco chimico all’ossido di silicio.
Tale procedimento perfezionato risulta vantaggiosamente utilizzato nel procedimento di fabbricazione di memorie non volatili ad accesso veloce elettricamente programmabili, note con il nome di “Flash EPROM”, che prevedono transistor MOS a gate fluttuante ad iniezione a valanga, noti con il termine “FAMOS" {Floating-Gate-Avalanche-lnjection MOS).
E’ noto che la produzione di dispositivi a semiconduttore comprende una lavorazione chimico-fìsica composta da una serie di passi in cui vengono progressivamente realizzati i vari elementi degli specifici dispositivi da produrre. Il semiconduttore principalmente utilizzato è il silicio.
E' frequente il caso in cui, per dispositivi al silicio, durante detta lavorazione chimico-fisica, si rendono necessari uno o più passi in cui un diossido di silicio, precedentemente realizzato, venga sottoposto ad un attacco chimico anisotropo assistito da plasma, che mantenga il diossido, ad esempio, sulle pareti verticali di strutture non planarizzate e lo rimuova dalle superfìci orizzontali.
Tale necessità è, in particolare, avvertita nella produzione di dispositivi Flash EPROM a transistor FAMOS, detti transistor FAMOS essendo sostanzialmente costituiti da transistor MOS la cui regione di gate risulta isolata dall'esterno.
Il procedimento di fabbricazione di un transistor FAMOS segue preferibilmente i seguenti passi.
Un sottile strato di diossido di silicio, detto "Tunnel Oxide” o "Gate Oxide”, viene fatto crescere su tutto il substrato, che già prevede dei settori rettilinei paralleli sui quali è stato fatto crescere uno spesso strato di diossido di silicio, detto "Field Oxide".
Sopra il Tunnel Oxide viene deposto uno strato di silicio policristallino (o polisilicio), detto "poly-1, che viene successivamente drogato, ad esempio con fosforo, per renderlo ancor più elettricamente conduttivo. Il poly-1 costituisce la regione di gate fluttuante.
Sopra il poly-1 viene deposta una struttura a tre strati (ossidonitruro-ossido) di silicio {Si02 - Si3N4- Si02), nota con il termine ΌΝΟ”, elettricamente isolante.
Sopra IONIO viene deposto uno strato di polisilicio, detto “poly-2", che viene successivamente drogato, ad esempio ancora con fosforo, ed infine, sul poly-2, viene deposto uno strato metallico di siliciuro di tungsteno (WSi). Il poly-2 ed il siliciuro costituiscono il gate di controllo.
Successivamente, un processo fotolitografico definisce la lunghezza della cella a transistor FAMOS ed un opportuno attacco chimico assistito da plasma, detto “stack et eh", attacca, dove necessario, la pila degli strati di siliciuro, poly-2, ONO e poly-1, arrestandosi allo strato di Tunnel Oxide, e definisce le dimensioni delle pile di gate dei transistor FAMOS, e, di conseguenza, delle celle.
Al termine di tale realizzazione delle pile di gate viene effettuata una ricottura, o “annealing”, in atmosfera di ossigeno che produce la crescita di un sottile strato di diossido di silicio su tutte le superfici esposte delle pile di gate, creando, in particolare, la barriera di ossido sulle pareti laterali del poly-1 necessaria per impedire dispersioni delia carica immagazzinata nel gate fluttuante verso le regioni di poly-2, di drain e di source.
Dopo tale annealing, con un processo fotolitografico vengono definite le aree costituenti le linee di connessione delle regioni di source, sulle quali sono alternativamente presenti i sottili strati di ossido del Tunnel Oxide e gli spessi strati di ossido del Field Oxide. Tali aree vengono sottoposte ad un attacco chimico, assistito da plasma, anisotropo dell’ossido, detto “Self Aligned Source (SAS) etch”, che esponga il sottostante substrato alla successiva operazione di impiantazione del drogante.
Le fasi successive della lavorazione chimica dei dispositivi eseguono il drogaggio delle regioni di drain, tramite impiantazione attraverso il Gate Oxide di schermo, ed infine le metallizzazioni e la passivazione dei dispositivi fabbricati.
Un parametro importante per valutare la qualità di una memoria Flash EPROM è la “perdita di ritenzione dei dati", nota con il termine DRL (Data Retention Loss). Detta DRL viene quantificata verificando la capacità del dispositivo di memoria di conservare dati di prova quando viene sottoposto a trattamenti di grande sollecitazione.
Per minimizzare la DRL di dispositivi Flash EPROM è necessaria la presenza di uno strato di ossido sulle pareti laterali dello strato di poly-1 ed il mantenimento del Gate Oxide ai piedi della pila di gate. In particolare, il mantenimento del Gate Oxide ai piedi della pila di gate consente anche una maggiore immunità, o robustezza, ai disturbi elettrici tra celle contigue, impedendo cancellazioni e/o scritture di dati spurie.
A causa delle limitazioni nelle prestazioni delle apparecchiature che eseguono il SAS etch e nella chimica dell’attacco, il SAS etch, teoricamente anisotropo, in realtà rimuove anche l’ossido cresciuto sulle pareti laterali del poli 1 ed ai piedi della pila di gate.
In proposito, proprio a causa del fatto che il SAS etch non è idealmente anisotropo, il fattore determinante nel lasciare un sufficiente spessore di ossido lungo le pareti laterali del poly-1 è rappresentato dal profilo della pila di gate che è determinata dallo stack etch. Tuttavia, anche i processi di stack etch ad alte prestazioni producono un profilo delia pila di gate non ortogonale, rispetto al Gate Oxide. Questo comporta che il SAS etch rimuove con maggiore facilità l’ossido dalle pareti laterali del poly-1 ed il Gate Oxide alla base della pila di gate, arrivando talvolta a scavare addirittura sotto la pila.
Pertanto, ciò implica un significativo deterioramento della DRL e, a causa della sensibilità della DRL alle variazioni delle prestazioni dello stack etch e del SAS etch, una bassa robustezza di processo.
Nella tecnica anteriore, per compensare la perdita dell’ossido intorno al poly-1 minimizzando la DRL, si procede ad una addizionale ossidazione termica durante uno dei passi di ricottura successivi aH’impiantazione del drogante nelle aree di source.
Tuttavia, eseguire una nuova ossidazione termica presenta alcuni svantaggi.
Innanzitutto, l’ossidazione non avviene uniformemente sui diversi strati della pila di gate, degradandone la qualità.
Inoltre, nel reticolo cristallino del substrato gli atomi di silicio interstiziali si diffondono molto rapidamente fino ad agglomerarsi su difetti preesistenti, producendo dislocazioni, dette anche "stacking faults”, che producono corti circuiti tra le regioni di source e di drain.
Pertanto, effettuare una nuova ossidazione termica comporta un decremento nella resa del processo di fabbricazione con conseguenti significative perdite economiche.
Lo scopo della presente invenzione è, pertanto, quello di aumentare l'anisotropia di un attacco chimico, eventualmente assistito da plasma, dell'ossido di silicio consentendo, in modo semplice ed affidabile in un processo di fabbricazione di dispositivi Flash EPROM a transistor FAMOS, di mantenere lo strato di ossido sulle pareti laterali dello strato di poly-1 ed il Tunnel Oxide ai piedi della pila di gate per minimizzare la DRL ed incrementare la robustezza ai disturbi elettrici tra le celle di memoria, senza modificare le caratteristiche dei transistor FAMOS.
Un ulteriore scopo della presente invenzione è quello di incrementare la robustezza di processo desensibilizzando la DRL alle variazioni nelle prestazioni dello stack etch e del SAS etch.
Forma oggetto specifico della presente invenzione un perfezionamento nel procedimento di attacco chimico anisotropo dell’ossido di silicio, avente una direzione di attacco, caratterizzato dal fatto di prevedere:
- una preliminare deposizione sull’ossido di silicio (5/02) di uno strato di nitruro di silicio (Si3N4);
- un primo attacco chimico anisotropo, o break-through, lungo detta direzione di attacco, mirato ad eliminare lo strato di nitruro dalle superfici dell’ossido di silicio ortogonali a detta direzione di attacco;
- un secondo attacco chimico anisotropo lungo detta direzione di attacco, mirato ad eliminare le superfici dell ’ossido di silicio ortogonali a detta direzione di attacco.
Sempre secondo l'invenzione, detto procedimento può prevedere altresì, dopo detta preliminare deposizione di uno strato di nitruro di silicio, una ossidazione superficiale, in vapore acqueo, di detto strato di nitruro di silicio, preferibilmente a temperatura inferiore ai valori ai quali si effettua l’ossidazione termica del silicio e la diffusione dei droganti.
Preferibilmente, secondo l’invenzione, detta preliminare deposizione è una deposizione chimica in fase vapore assistita da plasma, (plasma-assisted Chemical vapor deposition: PCVD), od una deposizione chimica in fase vapore a bassa pressione (low-pressure Chemical vapor deposition: LPCVD) od una deposizione chimica in fase vapore ad energia potenziata (energy-enhanced CVD), ed avviene ad una temperatura inferiore ai valori ai quali si effettua l’ossidazione termica del silicio e la diffusione dei droganti.
Forma ulteriore oggetto della presente invenzione un procedimento di fabbricazione di dispositivi al silicio di memoria Flash EPROM a transistor FAMOS, comprendente:
- una prima serie di fasi di lavorazione chimico-fisica, per la costruzione della pila di gate dei transistor FAMOS, che si conclude con un passo di attacco chimico anisotropo, eventualmente assistito da plasma, o stack etch, per definire le dimensioni di dette pile di gate, e con un passo di ricottura, o annealing, in atmosfera di ossigeno, per far crescere un sottile strato di ossido di silicio su tutte le superfici esposte delle pile di gate, ed
- una seconda serie di fasi di lavorazione chimico-fisica, per il drogaggio del substrato di silicio in corrispondenza delle regioni di source e di drain dei transistor FAMOS, che inizia con l'impiantazione del drogante nelle linee di source,
caratterizzato dal fatto di prevedere, tra detta prima e detta seconda serie di fasi di lavorazione chimico-fisica,
- una preliminare deposizione su detto sottile strato di ossido di silicio di uno strato di nitruro di silicio,
- un processo fotolitografico di definizione delle aree (6) costituenti le linee di source,
- un primo attacco chimico anisotropo, eventualmente assistito da plasma, o break-through, avente direzione di attacco tale da eliminare lo strato di nitruro da dette aree costituenti le linee di source;
- un secondo attacco chimico anisotropo lungo detta direzione di attacco, mirato ad eliminare lo strato di ossido di silicio da dette aree costituenti le linee di source.
La presente invenzione verrà ora descritta, a titolo illustrativo, ma non limitativo, secondo la sua preferita forma di realizzazione, con particolare riferimento alle Figure del disegni allegati, in cui;
la Figura 1 mostra una vista schematica parziale in pianta di un dispositivo di memoria a transistor FAMOS prima del SAS etch del processo di fabbricazione;
la Figura 2 mostra una vista frontale in sezione del dispositivo di Figura 1 prima del SAS etch del processo di fabbricazione tradizionale;
la Figura 3 mostra una vista frontale in sezione del dispositivo di Figura 1 dopo il SAS etch del processo di fabbricazione tradizionale; la Figura 4 mostra una vista frontale in sezione del dispositivo di Figura 1 prima del SAS etch del processo di fabbricazione secondo la presente invenzione; e
la Figura 5 mostra una vista frontale in sezione del dispositivo di Figura 1 dopo il SAS etch del processo di fabbricazione secondo la presente invenzione.
Tutte le Figure allegate non sono disegnate in scala reale, ma sono solo illustrative.
Con riferimento ora alla Figura 1 , si può osservare che durante il processo di fabbricazione, prima del passo di SAS etch del processo di fabbricazione, un dispositivo di memoria Flash EPROM a transistor FAMOS prevede dei settori orizzontali paralleli 1 in cui è stato cresciuto lo spesso strato di ossido del Field Oxide e che separa tra loro settori orizzontali 2 sui quali sono costruite le celle a transistor FAMOS. Dette celle a transistor FAMOS prevedono centralmente la pila di gate 3 che è posta sul canale del substrato che separa la regione di drain 4 e la regione di source 5. I settori verticali 6 costituiscono le linee di source. Ogni linea di source deve connettere in corto circuito le varie regioni di source 5 ad essa appartenenti per formare la linea di source comune ad una parola del dispositivo di memoria. Per realizzare questa connessione, come precedentemente descritto, da ognuno dei settori verticali 6 deve essere rimosso l’ossido, tramite il SAS etch, e vi si deve impiantare il drogante.
In Figura 2 è mostrata la sezione A-A’ di Figura 1 , relativa ad un settore orizzontale 2 di un dispositivo fabbricato secondo il processo tradizionale, prima del passo di SAS etch. All'interno della pila di gate 3 sono visibili lo strato 7 di poly-1 , lo strato 8 di ONO, lo strato 9 di poly-2 e lo strato 10 di siliciuro. In particolare si può notare come il passo di annealing successivo allo stack etch abbia cresciuto un sottile strato 11 di diossido di silicio intorno alla pila di gate 3. In Figura è mostrato tratteggiato lo strato protettivo 12 di “resist”, definito secondo tecniche fotolitografiche, i cui limiti di risoluzione non consentono un perfetto allineamento con il bordo della pila di gate 3. E’ altresì visibile lo strato 13 di Tunnel Oxide.
In Figura 3 è mostrata la sezione di Figura 2 dopo l’effettuazione del passo di SAS etch, secondo il processo di fabbricazione tradizionale. Si può osservare che la rimozione del Tunnel Oxide 13 (e del Field Oxide) espone il substrato di silicio 14 corrispondente alla regione (ed alla linea) di source. Tuttavia, a causa della non ideale anisotropia del SAS etch, anche lo strato 11 di ossido presente sulle pareti laterali della pila di gate, dai lato della regione di source 5, è stato attaccato, risultando completamente rimosso alla sommità 15 e fortemente assottigliato, rispetto al lato della regione di drain 4, alla base 16 delle pareti. L'assottigliamento, o addirittura la rimozione completa, dell’ossido sulla parete laterale dello strato 7 di poly-1 rende possibile la perdita della carica immagazzinata nel floating gate, ad esempio per effetto tunnel, degradando la DRL del dispositivo. Come precedentemente illustrato, tale attacco dello strato 11 di ossido lungo le pareti laterali della pila di gate 3 è tanto più grave quanto più il profilo della pila di gate 3 sarà inclinato e non netto.
Con riferimento alia Figura 4, si può osservare come la soluzione proposta secondo la presente invenzione preveda, dopo detto passo di annealing successivo allo stack etch e prima del passo fotolitografico di definizione delle linee di source, la deposizione di un sottile strato 17 di nitruro di silicio (Si3N4) su tutto il dispositivo in fabbricazione.
Successivamente, tale strato 17 di nitruro di silicio può essere superficialmente ossidato, dando luogo ad ossi-nitruro di silicio. Tale ossidazione migliora le caratteristiche del nitruro in relazione al successivo attacco chimico ed alla permeabilità elettrica
La presenza del sottile strato 17 di nitruro od ossi-nitruro di silicio, che sarà chiamato nel seguito “nitox”, non comporta alcuna modifica nel successivo passo fotolitografico di definizione delle linee di source.
Il passo di SAS etch, per l’attacco all'ossido delle linee di source, è preceduto da un attacco chimico anisotropo assistito da plasma, di brevissima durata, mirato ad eliminare lo strato di nitox dalle superfici orizzontali, esponendo le linee di source al successivo SAS etch. Tale attacco chimico al nitox, detto anche “break-through”, essendo estremamente breve, ha sufficienti proprietà anisotrope da non intaccare sostanzialmente lo strato di nitox lungo le pareti verticali.
Pertanto, durante il passo di SAS etch, lo strato 17 di nitox presente lungo le pareti laterali della pila di gate 3, dal lato della regione di source 5, agisce da schermo al sottostante strato 11 di ossido. Infatti, il SAS etch è ingegnerizzato per essere estremamente selettivo allo strato 17 di nitox e per attaccare rapidamente l’ossido di silicio. Pertanto, la velocità di attacco dell’ossido è enormemente più alta della velocità di attacco al nitox.
Con riferimento alla Figura 5, si può osservare come la presenza dello strato 17 di nitox mantenga pressoché invariato lo spessore dello strato 11 di ossido, particolarmente in corrispondenza dello strato 7 di poly-1. Inoltre, si deve tenere conto che la Figura 5 mostra il risultato di un SAS etch eseguito con apparecchiature di basse prestazioni e, pertanto, rappresenta un caso particolarmente negativo. Con apparecchiature a più alte prestazioni, si è in grado di ottenere una protezione dello strato 11 di ossido lungo tutta la parete laterale della pila di gate 3, anche sulla sommità 15.
Tale strato 17 di nitox è in grado di proteggere lo strato 11 di ossido lungo la parete laterale della pila di gate 3 anche quando lo stack etch crea un profilo non netto ma inclinato della pila di gate 3, desensibilizzando il processo di fabbricazione dei dispositivi da possibili variazioni nelle prestazioni dello stack etch, aumentando, cioè, la tolleranza del processo a tali variazioni ed incrementando, pertanto, la robustezza di processo.
Lo strato 17 di nitox protegge, ovviamente, anche la base 16 della pila di gate 3 impedendo che venga eroso lo strato 13 di Tunnel Oxide al di sotto della pila stessa. Mantenendo integro tale porzione dello strato 13 di Tunnel Oxide, si accresce l'immunità ai disturbi elettrici derivanti da operazioni di scrittura o cancellazione sulle celle adiacenti.
L'introduzione dei passi relativi alla deposizione dello strato 17 di nitruro di silicio e, eventualmente, alla sua successiva ossidazione superficiale non modifica in modo apprezzabile la linea del processo di fabbricazione, poiché tali passi sono già utilizzati, ad esempio nella costruzione dello strato 8 di ONO, e sono particolarmente semplici. In particolare, il passo di break-through, considerato come appartenente al SAS etch, ne aumenta la durata di pochissimi secondi.
Anche l'impatto sulle caratteristiche delle celle a transistor FAMOS è facilmente controllabile. Infatti, l’aumento della lunghezza di canale del transistor, dovuta allo spessore dello strato 17 di nitox, è facilmente compensabile, ad esempio allungando i tempi di diffusione dei droganti impiantati o riducendo lo spessore dell'ossido cresciuto durante l'annealing successivo allo stack etch.
Le temperature alle quali vengono effettuate la deposizione di nitruro e la sua ossidazione, effettuata in vapore acqueo, sono significativamente inferiori a quelle alle quali si effettuano le ossidazioni termiche e le diffusioni di drogante. Pertanto, dette temperature hanno un impatto sostanzialmente trascurabile sul dispositivo, poiché le sole regioni drogate esistenti prima del SAS etch sono geometricamente estese ed hanno una bassa concentrazione di droganti.
In conclusione, la costruzione dello strato 17 di nitox, di semplice inserimento nella linea di processo, mantenendo lo strato 11 di ossido lungo la parete laterale della pila di gate 3 in corrispondenza dello strato 7 di poly-1, consente una significativa riduzione della DRL aumentando, pertanto, la qualità dei dispositivi e la resa del processo di fabbricazione. Inoltre, mantenendo integro lo strato 13 di Tunnel Oxide al di sotto della pila di gate 3, aumenta la robustezza delle celle ai disturbi elettrici.
La soluzione proposta è stata descritta in riferimento al passo di SAS etch del processo di fabbricazione di dispositivi Flash EPROM a transistor FAMOS.
Si deve tuttavia tenere presente come la soluzione proposta per aumentare ('anisotropia dell’attacco chimico del diossido di silicio possa trovare applicaziorie in altri processi, rimanendo sempre nell’ambito di protezione della presente invenzione
In quel che precede sono state descritte le preferite forme di realizzazione e sono state suggerite delle varianti della presente invenzione, ma è da intendersi che gli esperti del ramo potranno apportare modificazioni e cambiamenti senza con ciò uscire dal relativo ambito di protezione, come definito dalle rivendicazioni allegate.
Claims (7)
- RIVENDICAZIONI 1.- Perfezionamento nel procedimento di attacco chimico anisotropo dell'ossido di silicio, avente una direzione di attacco, caratterizzato dal fatto di prevedere: - una preliminare deposizione sull'ossido di silicio ( Si02 ) di uno strato (17) di nitruro di silicio (Si3N4); - un primo attacco chimico anisotropo, o break-through, lungo detta direzione di attacco, mirato ad eliminare lo strato (17) di nitruro dalle superfici dell'o ssido di silìcio ortogonali a detta direzione di attacco; - un secondo attacco chimico anisotropo lungo detta direzione di attacco, mirato ad eliminare le superfici dell’ossido di silicio ortogonali a detta direzione di attacco.
- 2.- Perfezionamento di procedimento secondo la rivendicazione 1, caratterizzato dal fatto di prevedere altresì, dopo detta preliminare deposizione di uno strato (17) di nitruro di silicio, una ossidazione superficiale, in vapore acqueo, di detto strato di nitruro di silicio.
- 3.- Perfezionamento di procedimento secondo la rivendicazione 1 o 2, caratterizzato dal fatto che detta preliminare deposizione è una deposizione chimca in fase vapore assistita da plasma, (plasmaassisted Chemical vapor deposition: PCVD), od una deposizione chimca in fase vapore a bassa pressione (low-pressure Chemical vapor deposition: LPCVD) od una deposizione chimca in fase vapore ad energia potenziata (energy-enhanced CVD).
- 4.- Perfezionamento di procedimento secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta preliminare deposizione avviene ad una temperatura inferiore ai valori ai quali si effettua l’ossidazione termica del silicio e la diffusione dei droganti.
- 5.- Perfezionamento di procedimento secondo una qualsiasi delle rivendicazioni 2-4, caratterizzato dal fatto che detta ossidazione superficiale, in vapore acqueo, di detto strato di nitruro di silicio avviene ad una temperatura inferiore ai valori ai quali si effettua l'ossidazione termica del silicio e la diffusione dei droganti.
- 6.- Procedimento di fabbricazione di dispositivi al silicio di memoria non volatile programmabile elettricamente ad accesso veloce, o “Flash EPROM”, a transistor MOS a gate fluttuante ad iniezione a valanga, o “FAMOS” (Floating-Gate-Avalanche-lnjection MOS), comprendente: - una prima serie di fasi di lavorazione chimico-fisica, per la costruzione della pila di gate (3) dei transistor FAMOS, che si conclude con un passo di attacco chimico anisotropo, o stack etch, per definire le dimensioni di dette pile di gate (3), e con un passo di ricottura, o annealing, in atmosfera di ossigeno, per far crescere un sottile strato (11) di ossido di silicio su tutte le superfici esposte delle pile di gate (3), ed - una seconda serie di fasi di lavorazione chimico-fisica, per il drogaggio del substrato di silicio in corrispondenza delle regioni di source e di drain dei transistor FAMOS, che inizia con l’impiantazione del drogante nelle linee di source, caratterizzato dal fatto di prevedere, tra detta prima e detta seconda serie di fasi di lavorazione chimico-fisica, - una preliminare deposizione su detto sottile strato (11) di ossido di silicio di uno strato (17) di nitruro di silicio, - un processo fotolitografico di definizione delle aree (6) costituenti le linee di source, - un primo attacco chimico anisotropo, o break-through, avente direzione di attacco tale da eliminare lo strato (17) di nitruro da dette aree (6) costituenti le linee di source; - un secondo attacco chimico anisotropo lungo detta direzione di attacco, mirato ad eliminare lo strato (11) di ossido di silicio da dette aree (6) costituenti le linee di source.
- 7. Perfezionamento di procedimento di attacco chimico anisotropo dell’ossido di silicio e procedimento di fabbricazione di dispositivi al silicio Flash EPROM a transistor FAMOS secondo le precedenti rivendicazioni 1 - 5 e 6, rispettivamente, sostanzialmente come illustrati e descritti.
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