JP3141934B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置の製造方法に関し、浮遊ゲート型不揮発性メモリ装
置の製造方法に関するものである。
装置の製造方法に関し、浮遊ゲート型不揮発性メモリ装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来から種々の書込み・消去が可能な不
揮発性記憶素子が知られているが、その１つにＥＰＲＯ
Ｍ（erasable and programmable read only memory）や
フラッシュメモリがある。ＥＰＲＯＭやフラッシュメモ
リは、電界効果トランジスタの一種であって、半導体基
板表面のソース領域とドレイン領域との間に形成された
チャネル領域上に、ゲート絶縁膜を設け、さらにその上
にゲード間絶縁膜を介して浮遊ゲートと容量接合する制
御ゲートを形成した構造を有する。この電界効果トラン
ジスタは浮遊ゲートを備えているので、浮遊ゲート型電
界効果トランジスタと呼ばれる。この記憶素子（メモリ
セル）では、浮遊ゲートの電荷蓄積状態の相違による閾
値電圧の相違をデータの論理“０”レベル、論理“１”
レベルとして記憶する。
揮発性記憶素子が知られているが、その１つにＥＰＲＯ
Ｍ（erasable and programmable read only memory）や
フラッシュメモリがある。ＥＰＲＯＭやフラッシュメモ
リは、電界効果トランジスタの一種であって、半導体基
板表面のソース領域とドレイン領域との間に形成された
チャネル領域上に、ゲート絶縁膜を設け、さらにその上
にゲード間絶縁膜を介して浮遊ゲートと容量接合する制
御ゲートを形成した構造を有する。この電界効果トラン
ジスタは浮遊ゲートを備えているので、浮遊ゲート型電
界効果トランジスタと呼ばれる。この記憶素子（メモリ
セル）では、浮遊ゲートの電荷蓄積状態の相違による閾
値電圧の相違をデータの論理“０”レベル、論理“１”
レベルとして記憶する。
【０００３】従来の浮遊ゲート型電界効果トランジスタ
の一例は、例えば、Satyen Mukherjee et al. により"A
SINGLE TRANSISTOR EEPROM CELL AND ITS IMPLEMENTAT
IONIN A 512K CMOS EEPROM"という題名で、Technical d
igest of IDEM 1985 p.616-619 （以下、先行技術１と
呼ぶ）に報告されている。図１３にこの一例を示す。
の一例は、例えば、Satyen Mukherjee et al. により"A
SINGLE TRANSISTOR EEPROM CELL AND ITS IMPLEMENTAT
IONIN A 512K CMOS EEPROM"という題名で、Technical d
igest of IDEM 1985 p.616-619 （以下、先行技術１と
呼ぶ）に報告されている。図１３にこの一例を示す。
【０００４】図１３に示されるように、浮遊ゲート型電
界効果トランジスタは主表面１１ａを持つＰ型半導体基
板１１を備える。このＰ型半導体基板１１の主表面１１
ａ側にはＮ型のソース領域１２とＮ型のドレイン領域１
３とが形成されている。ソース領域１２とドレイン領域
１３との間にはチャネル領域が形成される。このチャネ
ル領域上には、順次、第１の絶縁膜（ゲート絶縁膜）１
４、浮遊ゲート１５、第２の絶縁膜（ゲート間絶縁膜）
１６、制御ゲート１６が形成されている。このような構
造を有する浮遊ゲート型電界効果トランジスタのメモリ
素子（メモリセル）は、フィールド酸化膜１９によって
隣接するメモリ素子と電気的に絶縁されている。尚、浮
遊ゲート１５としては、通常、Ｎ型不純物としてリンを
導入（ドープ）した多結晶シリコンが使用される。
界効果トランジスタは主表面１１ａを持つＰ型半導体基
板１１を備える。このＰ型半導体基板１１の主表面１１
ａ側にはＮ型のソース領域１２とＮ型のドレイン領域１
３とが形成されている。ソース領域１２とドレイン領域
１３との間にはチャネル領域が形成される。このチャネ
ル領域上には、順次、第１の絶縁膜（ゲート絶縁膜）１
４、浮遊ゲート１５、第２の絶縁膜（ゲート間絶縁膜）
１６、制御ゲート１６が形成されている。このような構
造を有する浮遊ゲート型電界効果トランジスタのメモリ
素子（メモリセル）は、フィールド酸化膜１９によって
隣接するメモリ素子と電気的に絶縁されている。尚、浮
遊ゲート１５としては、通常、Ｎ型不純物としてリンを
導入（ドープ）した多結晶シリコンが使用される。
【０００５】この様な構造を有する浮遊ゲート型不揮発
性メモリの集積密度の向上を図るために、浮遊ゲート１
５のゲート長およびメモリセルの間隔の縮小が図られて
いる。そして、この目的を達成するために、縮小投影露
光装置による露光技術を採用することによって、浮遊ゲ
ート１５を形成することが行われている。
性メモリの集積密度の向上を図るために、浮遊ゲート１
５のゲート長およびメモリセルの間隔の縮小が図られて
いる。そして、この目的を達成するために、縮小投影露
光装置による露光技術を採用することによって、浮遊ゲ
ート１５を形成することが行われている。
【０００６】図１４に上記浮遊ゲート型電界効果トラン
ジスタをメモリセルとして使用した浮遊ゲート型不揮発
性メモリの平面図を示し、図１５に図１４を図中の一点
鎖線で示す位置で切断したときの断面図を示す。尚、図
１３は図１４を図中の二点鎖線で示す位置で切断した縦
断面図である。
ジスタをメモリセルとして使用した浮遊ゲート型不揮発
性メモリの平面図を示し、図１５に図１４を図中の一点
鎖線で示す位置で切断したときの断面図を示す。尚、図
１３は図１４を図中の二点鎖線で示す位置で切断した縦
断面図である。
【０００７】第１の絶縁膜（ゲート絶縁膜）１４、浮遊
ゲート１５、第２の絶縁膜（ゲート間絶縁膜）１６、お
よび制御ゲート１７から成るゲート構造間は絶縁物（図
示せず）で埋め込まれる。したがって、隣接するゲート
構造間の間隔は、せいぜい最小設計寸法である。なお、
ゲート構造間の基板表面には、ゲート構造間リーク防止
用の高濃度不純物層が形成される。
ゲート１５、第２の絶縁膜（ゲート間絶縁膜）１６、お
よび制御ゲート１７から成るゲート構造間は絶縁物（図
示せず）で埋め込まれる。したがって、隣接するゲート
構造間の間隔は、せいぜい最小設計寸法である。なお、
ゲート構造間の基板表面には、ゲート構造間リーク防止
用の高濃度不純物層が形成される。
【０００８】しかしながら、縮小投影露光装置による露
光技術を採用したとしても、浮遊ゲート１５のゲート長
およびメモリセルの間隔の縮小には、縮小投影露光装置
の解像度による限界がある。従って、浮遊ゲート型不揮
発性メモリの集積度の向上にも限界がある。
光技術を採用したとしても、浮遊ゲート１５のゲート長
およびメモリセルの間隔の縮小には、縮小投影露光装置
の解像度による限界がある。従って、浮遊ゲート型不揮
発性メモリの集積度の向上にも限界がある。
【０００９】このような問題点を解決する方策が、特開
平５−９０６０３号公報（以下、先行技術２と呼ぶ）に
開示されている。図１６にこの先行技術２に開示され不
揮発性半導体メモリの製造方法を示す。
平５−９０６０３号公報（以下、先行技術２と呼ぶ）に
開示されている。図１６にこの先行技術２に開示され不
揮発性半導体メモリの製造方法を示す。
【００１０】図１６（Ａ）に示すように、シリコン基板
１１の主表面１１ａ上にゲート絶縁膜（第１の絶縁膜）
４１、第１の多結晶シリコン膜４２、層間絶縁膜（第２
の絶縁膜）４３、および第２の多結晶シリコン膜４４を
形成する。その後、第２の多結晶シリコン膜４４上の複
数の浮遊ゲート形成領域に、一つおきに浮遊ゲートの形
状を有するエッチングマスク４５を形成する。
１１の主表面１１ａ上にゲート絶縁膜（第１の絶縁膜）
４１、第１の多結晶シリコン膜４２、層間絶縁膜（第２
の絶縁膜）４３、および第２の多結晶シリコン膜４４を
形成する。その後、第２の多結晶シリコン膜４４上の複
数の浮遊ゲート形成領域に、一つおきに浮遊ゲートの形
状を有するエッチングマスク４５を形成する。
【００１１】次に、図１６（Ｂ）に示すように、エッチ
ングマスク４５の側壁にサイドウォーススペーサ４６を
形成する。
ングマスク４５の側壁にサイドウォーススペーサ４６を
形成する。
【００１２】その後、図１６（Ｃ）に示すように、露出
した部分の第２の多結晶シリコン膜４４上にシリコン膜
４７を選択成長させる。
した部分の第２の多結晶シリコン膜４４上にシリコン膜
４７を選択成長させる。
【００１３】次に、図１６（Ｄ）に示すように、サイド
ウォーススペーサ４６を除去した後、エッチングマスク
４５のシリコン膜４７との間の部分の第２の多結晶シリ
コン膜４４、層間絶縁膜４３、および第１の多結晶シリ
コン膜４２を反応性イオンエッチグ法によってサイドウ
ォールスペーサ４６の幅に等しい間隔で浮遊ゲートを形
成する。
ウォーススペーサ４６を除去した後、エッチングマスク
４５のシリコン膜４７との間の部分の第２の多結晶シリ
コン膜４４、層間絶縁膜４３、および第１の多結晶シリ
コン膜４２を反応性イオンエッチグ法によってサイドウ
ォールスペーサ４６の幅に等しい間隔で浮遊ゲートを形
成する。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
技術では、浮遊ゲートの間隔は、サイドウォールスペー
サ４６の幅によってではなく、エッチング法に除去可能
な、エッチングマスク４５とシリコン膜４７との間の部
分の第２の多結晶シリコン膜４４、層間絶縁膜４３、お
よび第１の多結晶シリコン膜４２の幅により、或いは酸
化膜或いは窒化膜等の埋め込み可能な第２の多結晶シリ
コン膜４４、層間絶縁膜４３、および第１の多結晶シリ
コン膜４２の幅によって制限される。
技術では、浮遊ゲートの間隔は、サイドウォールスペー
サ４６の幅によってではなく、エッチング法に除去可能
な、エッチングマスク４５とシリコン膜４７との間の部
分の第２の多結晶シリコン膜４４、層間絶縁膜４３、お
よび第１の多結晶シリコン膜４２の幅により、或いは酸
化膜或いは窒化膜等の埋め込み可能な第２の多結晶シリ
コン膜４４、層間絶縁膜４３、および第１の多結晶シリ
コン膜４２の幅によって制限される。
【００１５】なぜならば、現行の技術により幅が数十ナ
ノメートルのサイドウォールスペーサを形成することは
容易に行えるが、従来のエッチング技術により、第２の
多結晶シリコン膜４４、層間絶縁膜４３、および第１の
多結晶シリコン膜４２からなる積層膜に、幅が数十ナノ
メートルの間隙を形成することは困難であるからであ
る。
ノメートルのサイドウォールスペーサを形成することは
容易に行えるが、従来のエッチング技術により、第２の
多結晶シリコン膜４４、層間絶縁膜４３、および第１の
多結晶シリコン膜４２からなる積層膜に、幅が数十ナノ
メートルの間隙を形成することは困難であるからであ
る。
【００１６】また、浮遊ゲート及び制御ゲートの形成
後、標準的な浮遊ゲート型不揮発性半導体メモリの製造
工程に従えば、隣接するメモリセルの間隔をシリコン酸
化膜、或いはシリコン窒化膜等の絶縁物で埋め込み、隣
接するゲート電極を電気的に分離する必要がある。しか
しながら、幅が数十ナノメートルの間隙を現行の絶縁
膜、例えば、シリコン酸化膜或いはシリコン窒化膜で埋
め込むことは困難である。
後、標準的な浮遊ゲート型不揮発性半導体メモリの製造
工程に従えば、隣接するメモリセルの間隔をシリコン酸
化膜、或いはシリコン窒化膜等の絶縁物で埋め込み、隣
接するゲート電極を電気的に分離する必要がある。しか
しながら、幅が数十ナノメートルの間隙を現行の絶縁
膜、例えば、シリコン酸化膜或いはシリコン窒化膜で埋
め込むことは困難である。
【００１７】そこで、本発明の目的は、浮遊ゲート間隔
をエッチング技術、或いはゲート間絶縁分離膜形成技術
で決まる最小寸法以下に縮小することにより、集積密度
の大幅な向上を図ることができる、不揮発性半導体記憶
装置の製造方法を提供することにある。
をエッチング技術、或いはゲート間絶縁分離膜形成技術
で決まる最小寸法以下に縮小することにより、集積密度
の大幅な向上を図ることができる、不揮発性半導体記憶
装置の製造方法を提供することにある。
【００１８】
【００１９】
【課題を解決するための手段】 本発明 によれば、縮小投
影露光の解像度の限界による最小寸法の間隔で、各々が
第１のゲート絶縁膜、第１の浮遊ゲート、第１のゲート
間絶縁膜、および第１の制御ゲートから成る第１種のゲ
ート構造を持つ第１種のメモリセルを、複数個形成する
工程と、前記複数個の第１種のメモリセルの各メモリ表
面上に分離用絶縁膜を形成する工程と、前記複数個の第
１種のメモリセル間に、順次、第２のゲート絶縁膜、第
２の浮遊ゲート、第２のゲート間絶縁膜、および第２の
制御ゲートを形成して、第２種のゲート構造を構成した
第２種のメモリセルを、複数個形成する工程とを有する
不揮発性半導体記憶装置の製造方法が得られる。
影露光の解像度の限界による最小寸法の間隔で、各々が
第１のゲート絶縁膜、第１の浮遊ゲート、第１のゲート
間絶縁膜、および第１の制御ゲートから成る第１種のゲ
ート構造を持つ第１種のメモリセルを、複数個形成する
工程と、前記複数個の第１種のメモリセルの各メモリ表
面上に分離用絶縁膜を形成する工程と、前記複数個の第
１種のメモリセル間に、順次、第２のゲート絶縁膜、第
２の浮遊ゲート、第２のゲート間絶縁膜、および第２の
制御ゲートを形成して、第２種のゲート構造を構成した
第２種のメモリセルを、複数個形成する工程とを有する
不揮発性半導体記憶装置の製造方法が得られる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２１】［第１の実施の形態］図１乃至図３に本発
明の第１の実施の形態による不揮発性半導体記憶装置を
示す。図１は縦断面図、図２は図１のＡ−Ｂで切断した
切断面を示す縦断面図、図３は平面図である。図１は図
３を図中の二点鎖線で示す位置で切断して見たものであ
り、図２は図３を図中の一点鎖線で示す位置で切断して
見たものである。
明の第１の実施の形態による不揮発性半導体記憶装置を
示す。図１は縦断面図、図２は図１のＡ−Ｂで切断した
切断面を示す縦断面図、図３は平面図である。図１は図
３を図中の二点鎖線で示す位置で切断して見たものであ
り、図２は図３を図中の一点鎖線で示す位置で切断して
見たものである。
【００２２】後で明確になるように、不揮発性半導体記
憶装置は複数の第１種の不揮発性メモリセルと複数の第
２種の不揮発性メモリセルとから構成され、図１は１つ
の第１種の不揮発性メモリセルを図示している。第１種
の不揮発性メモリセルそれ自体は、後述するシリコン酸
化膜を有する点を除いて、実質的に前述した従来の不揮
発性メモリセル（図１３）と同様の構造を有する。
憶装置は複数の第１種の不揮発性メモリセルと複数の第
２種の不揮発性メモリセルとから構成され、図１は１つ
の第１種の不揮発性メモリセルを図示している。第１種
の不揮発性メモリセルそれ自体は、後述するシリコン酸
化膜を有する点を除いて、実質的に前述した従来の不揮
発性メモリセル（図１３）と同様の構造を有する。
【００２３】図示の不揮発性半導体記憶装置（第１種の
不揮発性メモリセル）は、主表面１１ａを持つＰ型半導
体基板１１を有する。このＰ型半導体基板１１の主表面
１１ａには、互いに離間してＮ+ 層のソース領域１２と
ドレイン領域１３が形成されている。ソース領域１２と
ドレイン領域１３との間にはチャネル領域が形成されて
いる。このチャネル領域の上には、順次、第１の絶縁膜
（ゲート絶縁膜）１４、浮遊ゲート１５、第２の絶縁膜
（ゲート間絶縁膜）１６、および制御ゲート１７が形成
されている。ソース領域１２及びドレイン領域１３の表
面にはシリコン酸化膜１８が形成され、これによって、
ソース領域１２及びドレイン領域１３は、それぞれ浮遊
ゲート１５及び制御ゲート１７と電気的に分離されてい
る。
不揮発性メモリセル）は、主表面１１ａを持つＰ型半導
体基板１１を有する。このＰ型半導体基板１１の主表面
１１ａには、互いに離間してＮ+ 層のソース領域１２と
ドレイン領域１３が形成されている。ソース領域１２と
ドレイン領域１３との間にはチャネル領域が形成されて
いる。このチャネル領域の上には、順次、第１の絶縁膜
（ゲート絶縁膜）１４、浮遊ゲート１５、第２の絶縁膜
（ゲート間絶縁膜）１６、および制御ゲート１７が形成
されている。ソース領域１２及びドレイン領域１３の表
面にはシリコン酸化膜１８が形成され、これによって、
ソース領域１２及びドレイン領域１３は、それぞれ浮遊
ゲート１５及び制御ゲート１７と電気的に分離されてい
る。
【００２４】本実施の形態では、ソース領域１２および
ドレイン領域１３が、図１の紙面に対して垂直方向（図
３で左右方向）に延在しており、この紙面と垂直な（直
交する）方向に並んだメモリセルがソース領域１２及び
ドレイン領域１３をビット線として共有している。さら
に、本実施の形態では、図１の紙面に対して平行な方向
（図３の上下方向）に並ぶメモリセルが制御ゲート１７
を、ワード線として共有している。
ドレイン領域１３が、図１の紙面に対して垂直方向（図
３で左右方向）に延在しており、この紙面と垂直な（直
交する）方向に並んだメモリセルがソース領域１２及び
ドレイン領域１３をビット線として共有している。さら
に、本実施の形態では、図１の紙面に対して平行な方向
（図３の上下方向）に並ぶメモリセルが制御ゲート１７
を、ワード線として共有している。
【００２５】図２に示すように、第１種の不揮発性メモ
リセル甲と隣接する第２種の不揮発性メモリセル乙は、
分離用絶縁膜２０により電気的に分離されている。尚、
第２種の不揮発性メモリセル乙は、第１の絶縁膜１４上
に、順次、浮遊ゲート３１、第２の絶縁膜３２、および
制御ゲート３３が形成されたゲート構造を有する。
リセル甲と隣接する第２種の不揮発性メモリセル乙は、
分離用絶縁膜２０により電気的に分離されている。尚、
第２種の不揮発性メモリセル乙は、第１の絶縁膜１４上
に、順次、浮遊ゲート３１、第２の絶縁膜３２、および
制御ゲート３３が形成されたゲート構造を有する。
【００２６】ここでは、第１種の不揮発性メモリセル甲
を構成する、制御ゲート１７、第２の絶縁膜１６、浮遊
ゲート１５、および第１の絶縁膜１４から成るゲート構
造を第１種のゲート構造と呼び、第２種の不揮発性メモ
リセル乙を構成する、制御ゲート３３、第２の絶縁膜３
２、浮遊ゲート３１、および第１の絶縁膜１４から成る
ゲート構造を第２種のゲート構造と呼ぶことにする。ま
た、各ゲート構造を構成する要素を区別するために、各
構成要素を以下のように呼ぶことにする。すなわち、第
１種のゲート構造を構成する制御ゲート１７、第２の絶
縁膜１６、浮遊ゲート１５、および第１の絶縁膜１４
は、それぞれ、第１の制御ゲート、第１のゲート間絶縁
膜、第１の浮遊ゲート、および第１のゲート（トンネ
ル）絶縁膜と呼ばれる。同様に、第２種のゲート構造を
構成する制御ゲート３３、第２の絶縁膜３２、浮遊ゲー
ト３１、および第１の絶縁膜１４は、それぞれ、第２の
制御ゲート、第２のゲート間絶縁膜、第２の浮遊ゲー
ト、および第２のゲート（トンネル）絶縁膜と呼ばれ
る。
を構成する、制御ゲート１７、第２の絶縁膜１６、浮遊
ゲート１５、および第１の絶縁膜１４から成るゲート構
造を第１種のゲート構造と呼び、第２種の不揮発性メモ
リセル乙を構成する、制御ゲート３３、第２の絶縁膜３
２、浮遊ゲート３１、および第１の絶縁膜１４から成る
ゲート構造を第２種のゲート構造と呼ぶことにする。ま
た、各ゲート構造を構成する要素を区別するために、各
構成要素を以下のように呼ぶことにする。すなわち、第
１種のゲート構造を構成する制御ゲート１７、第２の絶
縁膜１６、浮遊ゲート１５、および第１の絶縁膜１４
は、それぞれ、第１の制御ゲート、第１のゲート間絶縁
膜、第１の浮遊ゲート、および第１のゲート（トンネ
ル）絶縁膜と呼ばれる。同様に、第２種のゲート構造を
構成する制御ゲート３３、第２の絶縁膜３２、浮遊ゲー
ト３１、および第１の絶縁膜１４は、それぞれ、第２の
制御ゲート、第２のゲート間絶縁膜、第２の浮遊ゲー
ト、および第２のゲート（トンネル）絶縁膜と呼ばれ
る。
【００２７】次に、図４乃至図図１１を参照して、図１
乃至図３に示した不揮発性半導体記憶装置の製造方法に
ついて説明する。
乃至図３に示した不揮発性半導体記憶装置の製造方法に
ついて説明する。
【００２８】先ず、図４に示すように、公知の技術を用
いて、Ｐ型半導体基板１１の主表面１１ａにフィールド
酸化膜１９を形成する。続いて、素子領域表面にシリコ
ン酸化膜３１を例えば熱酸化法により形成する。続い
て、化学気相成長法を用いて素子全面にシリコン窒化膜
を形成した後、既知の技術を用いてチャネルを形成する
領域の表面にシリコン窒化膜２２を残す。その後、Ｎ型
の不純物、例えば砒素をＰ型半導体基板１１に注入し、
ソース領域１２及びドレイン領域１３を形成する。
いて、Ｐ型半導体基板１１の主表面１１ａにフィールド
酸化膜１９を形成する。続いて、素子領域表面にシリコ
ン酸化膜３１を例えば熱酸化法により形成する。続い
て、化学気相成長法を用いて素子全面にシリコン窒化膜
を形成した後、既知の技術を用いてチャネルを形成する
領域の表面にシリコン窒化膜２２を残す。その後、Ｎ型
の不純物、例えば砒素をＰ型半導体基板１１に注入し、
ソース領域１２及びドレイン領域１３を形成する。
【００２９】その後、図５に示すように、熱酸化法によ
りソース領域１２及びドレイン領域１３の表面を酸化し
て、シリコン酸化膜１８を形成する。熱したリン酸等に
よりシリコン窒化膜２２（図３）を、更に弗酸によりシ
リコン酸化膜２１（図３）を除去した後、チャネル領域
のＰ型半導体基板１１の主表面１１ａに、第１の絶縁膜
１４として例えばシリコン酸化膜を熱酸化法により例え
ば８ｎｍの厚さ形成する。その後、素子全面に化学気相
成長法により多結晶シリコン膜２３を例えば２００ｎｍ
の厚さに堆積する。続いて、例えば公知のイオン注入法
を用いて多結晶シリコン膜２３にリン等のＮ型不純物を
導入（ドープ）する。
りソース領域１２及びドレイン領域１３の表面を酸化し
て、シリコン酸化膜１８を形成する。熱したリン酸等に
よりシリコン窒化膜２２（図３）を、更に弗酸によりシ
リコン酸化膜２１（図３）を除去した後、チャネル領域
のＰ型半導体基板１１の主表面１１ａに、第１の絶縁膜
１４として例えばシリコン酸化膜を熱酸化法により例え
ば８ｎｍの厚さ形成する。その後、素子全面に化学気相
成長法により多結晶シリコン膜２３を例えば２００ｎｍ
の厚さに堆積する。続いて、例えば公知のイオン注入法
を用いて多結晶シリコン膜２３にリン等のＮ型不純物を
導入（ドープ）する。
【００３０】続いて、図６に示すように、既知の技術を
用いて多結晶シリコン膜２３を所望の形状に加工した
後、素子全面に絶縁膜２４を形成する。この絶縁膜２４
としては、例えばシリコン酸化膜／リシコン窒化膜／シ
リコン酸化膜の複合膜を用いる。続いて、多結晶シリコ
ン膜２５を堆積し、さらに例えばイオン注入により多結
晶シリコン膜２５に例えばリン等のＮ型不純物を導入
（ドープ）する。続いて、マスク２６を形成する。この
ときの図６のＣ−Ｄ断面図を図７に示す。
用いて多結晶シリコン膜２３を所望の形状に加工した
後、素子全面に絶縁膜２４を形成する。この絶縁膜２４
としては、例えばシリコン酸化膜／リシコン窒化膜／シ
リコン酸化膜の複合膜を用いる。続いて、多結晶シリコ
ン膜２５を堆積し、さらに例えばイオン注入により多結
晶シリコン膜２５に例えばリン等のＮ型不純物を導入
（ドープ）する。続いて、マスク２６を形成する。この
ときの図６のＣ−Ｄ断面図を図７に示す。
【００３１】引き続いて、本発明の第１の実施の形態に
係る不揮発性半導体記憶装置の製造方法について、Ｃ−
Ｄ断面図を用いて説明する。
係る不揮発性半導体記憶装置の製造方法について、Ｃ−
Ｄ断面図を用いて説明する。
【００３２】図８に示すように、既知のエッチング技術
を用いて、多結晶シリコン膜２５、絶縁膜２４、および
多結晶シリコン膜２３（図６）をエッチングして、第１
の制御ゲート１７、第１のゲート間絶縁膜１６、第１の
浮遊ゲート１５、および第１のゲート（トンネル）絶縁
膜１４から成る第１種のゲート構造を持つ第１種の不揮
発性メモリセル甲を作成する。
を用いて、多結晶シリコン膜２５、絶縁膜２４、および
多結晶シリコン膜２３（図６）をエッチングして、第１
の制御ゲート１７、第１のゲート間絶縁膜１６、第１の
浮遊ゲート１５、および第１のゲート（トンネル）絶縁
膜１４から成る第１種のゲート構造を持つ第１種の不揮
発性メモリセル甲を作成する。
【００３３】続いて、図９に示すように、互いに所定間
隔だけ離間した第１種の不揮発性メモリセル甲と第１種
の不揮発性メモリセル甲の間の、Ｐ型半導体基板１１の
主表面１１ａの第１の絶縁膜（第１のゲート絶縁膜）１
４を弗酸等により除去した後に改めて、第１種の不揮発
性メモリセル甲と第１種の不揮発性メモリセル甲の間
の、Ｐ型半導体基板１１の主表面１１ａに、第１の絶縁
膜（第２のゲート絶縁膜）として例えばシリコン酸化膜
を熱酸化法により例えば８ｎｍの厚さ形成する。
隔だけ離間した第１種の不揮発性メモリセル甲と第１種
の不揮発性メモリセル甲の間の、Ｐ型半導体基板１１の
主表面１１ａの第１の絶縁膜（第１のゲート絶縁膜）１
４を弗酸等により除去した後に改めて、第１種の不揮発
性メモリセル甲と第１種の不揮発性メモリセル甲の間
の、Ｐ型半導体基板１１の主表面１１ａに、第１の絶縁
膜（第２のゲート絶縁膜）として例えばシリコン酸化膜
を熱酸化法により例えば８ｎｍの厚さ形成する。
【００３４】本実施の形態において、この工程は、図２
中の第１種の不揮発性メモリセル甲と第２種の不揮発性
メモリセル乙とを分離する分離用絶縁膜２０を形成する
工程を兼ねている。すなわち、第１種の不揮発性メモリ
セル甲の第１の浮遊ゲート１５の側面及び第１の制御ゲ
ート１７の側面は酸化される。リン等の不純物が導入さ
れた多結晶シリコンは、シリコン結晶よりも酸化速度が
速いため、第１種の不揮発性メモリセル甲の側面には通
常２０ｎｍ以上の厚さのシリコン酸化膜が形成され、第
１種の不揮発性メモリセル甲と第２種の不揮発性メモリ
セル乙とを電気的に十分に分離することができる。続い
て、素子全面に化学気相成長法を用いて多結晶シリコン
膜２７を堆積し、さらにイオン注入法等を用いて、多結
晶シリコン膜２７にリン等のＮ型不純物を導入（ドー
プ）する。
中の第１種の不揮発性メモリセル甲と第２種の不揮発性
メモリセル乙とを分離する分離用絶縁膜２０を形成する
工程を兼ねている。すなわち、第１種の不揮発性メモリ
セル甲の第１の浮遊ゲート１５の側面及び第１の制御ゲ
ート１７の側面は酸化される。リン等の不純物が導入さ
れた多結晶シリコンは、シリコン結晶よりも酸化速度が
速いため、第１種の不揮発性メモリセル甲の側面には通
常２０ｎｍ以上の厚さのシリコン酸化膜が形成され、第
１種の不揮発性メモリセル甲と第２種の不揮発性メモリ
セル乙とを電気的に十分に分離することができる。続い
て、素子全面に化学気相成長法を用いて多結晶シリコン
膜２７を堆積し、さらにイオン注入法等を用いて、多結
晶シリコン膜２７にリン等のＮ型不純物を導入（ドー
プ）する。
【００３５】その後、図１０に示すように、等方性エッ
チングにより多結晶シリコン膜２７をエッチバックし
て、第２種の不揮発性メモリセル乙の第２の浮遊ゲート
３１を形成する。
チングにより多結晶シリコン膜２７をエッチバックし
て、第２種の不揮発性メモリセル乙の第２の浮遊ゲート
３１を形成する。
【００３６】続いて、図１１に示すように、素子全面に
第２種の不揮発性メモリセル乙の第２のゲート間絶縁膜
３２として、例えばシリコン酸化膜とシリコン窒化膜の
複合膜を形成する。さらに、化学気相成長法を用いて素
子全面に多結晶シリコン膜３６を形成し、イオン注入法
等により多結晶シリコン膜３６にリン等のＮ型不純物を
導入（ドープ）する。その後、既知の技術を用いてマス
ク３７を形成し、既知のエッチング技術を用いて不要な
多結晶シリコン膜３６を除去し、第２種の不揮発性メモ
リセル乙の第２の制御ゲート３３（図２）を形成する。
第２種の不揮発性メモリセル乙の第２のゲート間絶縁膜
３２として、例えばシリコン酸化膜とシリコン窒化膜の
複合膜を形成する。さらに、化学気相成長法を用いて素
子全面に多結晶シリコン膜３６を形成し、イオン注入法
等により多結晶シリコン膜３６にリン等のＮ型不純物を
導入（ドープ）する。その後、既知の技術を用いてマス
ク３７を形成し、既知のエッチング技術を用いて不要な
多結晶シリコン膜３６を除去し、第２種の不揮発性メモ
リセル乙の第２の制御ゲート３３（図２）を形成する。
【００３７】［第２の実施の形態］本発明の第２の実施
の形態による不揮発性半導体記憶装置は、図１に図示し
た第１の実施の形態に係る縦断面図と同じ構造の第１種
の不揮発性メモリセルを有する。しかしながら、第２の
実施の形態に係る不揮発性半導体記憶装置は、図１２に
示すように、図１中のＡ−Ｂで切断した切断面を示す構
造の第２種の不揮発性メモリセルを有する。
の形態による不揮発性半導体記憶装置は、図１に図示し
た第１の実施の形態に係る縦断面図と同じ構造の第１種
の不揮発性メモリセルを有する。しかしながら、第２の
実施の形態に係る不揮発性半導体記憶装置は、図１２に
示すように、図１中のＡ−Ｂで切断した切断面を示す構
造の第２種の不揮発性メモリセルを有する。
【００３８】図１２から明らかなように、第２の実施の
形態では、第１種の不揮発性メモリセル甲と第２種の不
揮発性メモリセル乙の高さがほぼ等しく形成されてい
る。第２の実施の形態では、上述した第１の実施の形態
に比べて、メモリセル部の最大高さの差が小さくなるた
め、メモリセル領域と周辺回路領域との高低差が減少す
る。このため、この後の配線構造を形成する際の、縮小
投影露光のフォーカスマージンが大きくなり、本不揮発
性半導体記憶装置の製造が容易になる。さらに、装置表
面段差に起因する、配線の段切れ発生確率が減少し、本
不揮発性半導体記憶装置の信頼性が増加するという利点
を有する。
形態では、第１種の不揮発性メモリセル甲と第２種の不
揮発性メモリセル乙の高さがほぼ等しく形成されてい
る。第２の実施の形態では、上述した第１の実施の形態
に比べて、メモリセル部の最大高さの差が小さくなるた
め、メモリセル領域と周辺回路領域との高低差が減少す
る。このため、この後の配線構造を形成する際の、縮小
投影露光のフォーカスマージンが大きくなり、本不揮発
性半導体記憶装置の製造が容易になる。さらに、装置表
面段差に起因する、配線の段切れ発生確率が減少し、本
不揮発性半導体記憶装置の信頼性が増加するという利点
を有する。
【００３９】この様な構造を有する第２の実施の形態に
係る不揮発性半導体記憶装置は、例えば次のようにして
製造できる。図４から図１０までは、上述した第１の実
施の形態に係る不揮発性半導体記憶装置と同じである。
相違点は、図１１において、マスク３７を用いずに、第
１種の不揮発性メモリセル甲の表面の第２の絶縁膜（第
２のゲート間絶縁膜）３２をエッチングのストッパとし
て多結晶シリコン膜３６をエッチバックすることであ
る。この場合、マスク形成工程を省略できるので、製造
工程を短縮できるという利点を有する。
係る不揮発性半導体記憶装置は、例えば次のようにして
製造できる。図４から図１０までは、上述した第１の実
施の形態に係る不揮発性半導体記憶装置と同じである。
相違点は、図１１において、マスク３７を用いずに、第
１種の不揮発性メモリセル甲の表面の第２の絶縁膜（第
２のゲート間絶縁膜）３２をエッチングのストッパとし
て多結晶シリコン膜３６をエッチバックすることであ
る。この場合、マスク形成工程を省略できるので、製造
工程を短縮できるという利点を有する。
【００４０】本発明は上述した実施の形態に限定せず、
発明の要旨を逸脱しない範囲内で種々の変形が可能であ
る。例えば、上記実施の形態では、半導体基板としてＰ
型のものを使用し、ソース領域およびドレイン領域とし
てＮ型のものを使用しているが、逆に、Ｎ型半導体基板
とＰ型のソース領域およびドレイン領域とを使用しても
良いのは勿論である。
発明の要旨を逸脱しない範囲内で種々の変形が可能であ
る。例えば、上記実施の形態では、半導体基板としてＰ
型のものを使用し、ソース領域およびドレイン領域とし
てＮ型のものを使用しているが、逆に、Ｎ型半導体基板
とＰ型のソース領域およびドレイン領域とを使用しても
良いのは勿論である。
【００４１】
【発明の効果】以上説明したように、本発明では、浮遊
ゲート間隔をエッチング技術、或いは絶縁膜の埋込技術
により決まる最小寸法以下にすることにより、集積密度
の大幅な向上を図ることができる。その理由は、本発明
の互いに隣接するメモリセル間が従来の成膜法により十
分に薄くすることが可能な絶縁膜（分離用絶縁膜）によ
って分離されているためである。
ゲート間隔をエッチング技術、或いは絶縁膜の埋込技術
により決まる最小寸法以下にすることにより、集積密度
の大幅な向上を図ることができる。その理由は、本発明
の互いに隣接するメモリセル間が従来の成膜法により十
分に薄くすることが可能な絶縁膜（分離用絶縁膜）によ
って分離されているためである。
【図１】本発明の第１および第２の実施の形態による不
揮発性半導体記憶装置を示す縦断面図である。
揮発性半導体記憶装置を示す縦断面図である。
【図２】本発明の第１の実施の形態による不揮発性半導
体記憶装置を、図１のＡ−Ｂで切断した切断面を示す縦
断面図である。
体記憶装置を、図１のＡ−Ｂで切断した切断面を示す縦
断面図である。
【図３】本発明の第１および第２の実施の形態による不
揮発性半導体記憶装置を示す平面図である。
揮発性半導体記憶装置を示す平面図である。
【図４】本発明の第１の実施の形態による不揮発性半導
体記憶装置の製造方法の第１の工程を示す縦断面図であ
る。
体記憶装置の製造方法の第１の工程を示す縦断面図であ
る。
【図５】本発明の第１の実施の形態による不揮発性半導
体記憶装置の製造方法の第２の工程を示す縦断面図であ
る。
体記憶装置の製造方法の第２の工程を示す縦断面図であ
る。
【図６】本発明の第１の実施の形態による不揮発性半導
体記憶装置の製造方法の第３の工程を示す縦断面図であ
る。
体記憶装置の製造方法の第３の工程を示す縦断面図であ
る。
【図７】本発明の第１の実施の形態による不揮発性半導
体記憶装置の製造方法の第４の工程を示す縦断面図であ
る。
体記憶装置の製造方法の第４の工程を示す縦断面図であ
る。
【図８】本発明の第１の実施の形態による不揮発性半導
体記憶装置の製造方法の第５の工程を示す縦断面図であ
る。
体記憶装置の製造方法の第５の工程を示す縦断面図であ
る。
【図９】本発明の第１の実施の形態による不揮発性半導
体記憶装置の製造方法の第６の工程を示す縦断面図であ
る。
体記憶装置の製造方法の第６の工程を示す縦断面図であ
る。
【図１０】本発明の第１の実施の形態による不揮発性半
導体記憶装置の製造方法の第７の工程を示す縦断面図で
ある。
導体記憶装置の製造方法の第７の工程を示す縦断面図で
ある。
【図１１】本発明の第１の実施の形態による不揮発性半
導体記憶装置の製造方法の第８の工程を示す縦断面図で
ある。
導体記憶装置の製造方法の第８の工程を示す縦断面図で
ある。
【図１２】本発明の第２の実施の形態による不揮発性半
導体記憶装置を、図１のＡ−Ｂで切断した切断面を示す
縦断面図である。
導体記憶装置を、図１のＡ−Ｂで切断した切断面を示す
縦断面図である。
【図１３】従来の不揮発性半導体記憶装置を示す縦断面
図である。
図である。
【図１４】従来の不揮発性半導体記憶装置を示す平面図
である。
である。
【図１５】図１４を一点鎖線の位置で切断して見た断面
図である。
図である。
【図１６】従来の不揮発性半導体記憶装置の製造方法を
示す工程縦断面図である。
示す工程縦断面図である。
１１ Ｐ型半導体基板 １２ ソース領域 １３ ドレイン領域 １４ 第１の絶縁膜（第１および第２のゲート絶縁
膜） １５ 浮遊ゲート（第１の浮遊ゲート） １６ 第２の絶縁膜（第１のゲート間絶縁膜） １７ 制御ゲート（第１の制御ゲート） １８ シリコン酸化膜 １９ フィールド酸化膜 ２０ 分離用絶縁膜 ２１ シリコン酸化膜 ２２ シリコン窒化膜 ２３ 多結晶シリコン膜 ２４ 絶縁膜 ２５ 多結晶シリコン膜 ２６ マスク ２７ 多結晶シリコン膜 ３１ 浮遊ゲート（第２の浮遊ゲート） ３２ 第２の絶縁膜（第２のゲート間絶縁膜） ３３ 制御ゲート（第２の制御ゲート） ３６ 多結晶シリコン膜 ３７ マスク
膜） １５ 浮遊ゲート（第１の浮遊ゲート） １６ 第２の絶縁膜（第１のゲート間絶縁膜） １７ 制御ゲート（第１の制御ゲート） １８ シリコン酸化膜 １９ フィールド酸化膜 ２０ 分離用絶縁膜 ２１ シリコン酸化膜 ２２ シリコン窒化膜 ２３ 多結晶シリコン膜 ２４ 絶縁膜 ２５ 多結晶シリコン膜 ２６ マスク ２７ 多結晶シリコン膜 ３１ 浮遊ゲート（第２の浮遊ゲート） ３２ 第２の絶縁膜（第２のゲート間絶縁膜） ３３ 制御ゲート（第２の制御ゲート） ３６ 多結晶シリコン膜 ３７ マスク
Claims (9)
- 【請求項１】 縮小投影露光の解像度の限界による最小
寸法の間隔で、各々が第１のゲート絶縁膜、第１の浮遊
ゲート、第１のゲート間絶縁膜、および第１の制御ゲー
トから成る第１種のゲート構造を持つ第１種のメモリセ
ルを、複数個形成する工程と、 前記複数個の第１種のメモリセルの各メモリ表面上に分
離用絶縁膜を形成する工程と、 前記複数個の第１種のメモリセル間に、順次、第２のゲ
ート絶縁膜、第２の浮遊ゲート、第２のゲート間絶縁
膜、および第２の制御ゲートを形成して、第２種のゲー
ト構造を構成した第２種のメモリセルを、複数個形成す
る工程とを有する不揮発性半導体記憶装置の製造方法。 - 【請求項２】 前記第１種および前記第２種のメモリセ
ルの各々はそれを構成する半導体としてシリコンを使用
しており、前記分離用絶縁膜が熱酸化法により形成され
たシリコン酸化膜である、請求項１に記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項３】 前記第１種および前記第２種のメモリセ
ルの各々は、Ｐ型シリコン基板上に形成されており、該
Ｐ型シリコン基板にＮ型不純物がドープされたＮ型ドレ
イン領域およびＮ型ソース領域を有する、請求項１に記
載の不揮発性半導体装置の製造方法。 - 【請求項４】 前記第１のゲート絶縁膜は、前記第１種
のメモリセルを構成する前記Ｎ型ドレイン領域およびＮ
型ソース領域間に形成されたチャネル領域上に形成され
ており、前記第２のゲート絶縁膜は、前記第２種のメモ
リセルを構成する前記Ｎ型ドレイン領域およびＮ型ソー
ス領域間に形成されたチャネル領域上に形成されてい
る、請求項３に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項５】 前記第１および第２のゲート絶縁膜の各
々は、熱酸化法により形成されたシリコン酸化膜であ
る、請求項４に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項６】 前記第１および第２のゲート絶縁膜の厚
さが約８ｎｍである、請求項５に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項７】 前記第１および第２の浮遊ゲートの各々
はＮ型不純物が導入された多結晶シリコン膜から成る、
請求項４に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項８】 前記第１のゲート間絶縁膜はシリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の複合膜から成
り、前記第２のゲート間絶縁膜はシリコン酸化膜とシリ
コン窒化膜の複合膜から成る、請求項４に記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項９】 前記第１および第２の制御ゲートの各々
はＮ型不純物が導入された多結晶シリコン膜から成る、
請求項４に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09319208A JP3141934B2 (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09319208A JP3141934B2 (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154740A JPH11154740A (ja) | 1999-06-08 |
| JP3141934B2 true JP3141934B2 (ja) | 2001-03-07 |
Family
ID=18107623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09319208A Expired - Fee Related JP3141934B2 (ja) | 1997-11-20 | 1997-11-20 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141934B2 (ja) |
-
1997
- 1997-11-20 JP JP09319208A patent/JP3141934B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11154740A (ja) | 1999-06-08 |
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