IT1245099B - Cella dram avente una struttura ad alette perfezionata e procedimento di formazione di essa - Google Patents
Cella dram avente una struttura ad alette perfezionata e procedimento di formazione di essaInfo
- Publication number
- IT1245099B IT1245099B ITMI910132A ITMI910132A IT1245099B IT 1245099 B IT1245099 B IT 1245099B IT MI910132 A ITMI910132 A IT MI910132A IT MI910132 A ITMI910132 A IT MI910132A IT 1245099 B IT1245099 B IT 1245099B
- Authority
- IT
- Italy
- Prior art keywords
- layer
- storage
- polysilicon
- polysilicon layer
- fin structure
- Prior art date
Links
- 238000000034 method Methods 0.000 title abstract 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 10
- 229920005591 polysilicon Polymers 0.000 abstract 10
- 239000000463 material Substances 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
Sono descritti una cella DRAM avente una struttura ad alette perfezionata e un processo di formazione di essa. Uno strato di ossido di campo, polisilicio di porta, uno strato isolante e una regione attiva sono formati su un substrato di semiconduttore applicando i procedimenti usuali. Quindi, un contatto viene formato mediante incisione dello strato isolante prima di formare un primo strato di polisilicio di immagazzinamento. Un primo strato di polisilicio di immagazzinamento viene formato sullo strato isolante in modo tale da attuare contatto diretto tramite il contatto con la regione attiva. Un primo e secondo strati di materiale eterogeneo sono formati rispettivamente tra il primo strato di polisilicio di immagazzinamento e un secondo strato di polisilicio di immagazzinamento e tra il secondo strato di polisilicio di immagazzinamento e un terzo strato di polisilicio di immagazzinamento. Uno strato di polisilicio, uno strato dielettrico e uno strato piatto di polisilicio sono formati in modo tale da circondare gli strati di polisilicio di immagazzinamento e gli strati di materia le eterogeneo.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900017705A KR920010908A (ko) | 1990-11-01 | 1990-11-01 | 개선된 핀 구조를 갖는 디램 셀 및 그의 제조방법 |
Publications (3)
Publication Number | Publication Date |
---|---|
ITMI910132A0 ITMI910132A0 (it) | 1991-01-22 |
ITMI910132A1 ITMI910132A1 (it) | 1992-05-02 |
IT1245099B true IT1245099B (it) | 1994-09-13 |
Family
ID=19305569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
ITMI910132A IT1245099B (it) | 1990-11-01 | 1991-01-22 | Cella dram avente una struttura ad alette perfezionata e procedimento di formazione di essa |
Country Status (5)
Country | Link |
---|---|
JP (1) | JPH079947B2 (it) |
KR (1) | KR920010908A (it) |
DE (1) | DE4101939A1 (it) |
GB (1) | GB9100673D0 (it) |
IT (1) | IT1245099B (it) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19842684C1 (de) * | 1998-09-17 | 1999-11-04 | Siemens Ag | Auf einem Stützgerüst angeordneter Kondensator in einer Halbleiteranordnung und Herstellverfahren |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
-
1990
- 1990-11-01 KR KR1019900017705A patent/KR920010908A/ko not_active Application Discontinuation
-
1991
- 1991-01-11 GB GB919100673A patent/GB9100673D0/en active Pending
- 1991-01-21 DE DE4101939A patent/DE4101939A1/de not_active Ceased
- 1991-01-22 IT ITMI910132A patent/IT1245099B/it active IP Right Grant
- 1991-09-04 JP JP3253023A patent/JPH079947B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE4101939A1 (de) | 1992-05-14 |
JPH079947B2 (ja) | 1995-02-01 |
GB9100673D0 (en) | 1991-02-27 |
ITMI910132A0 (it) | 1991-01-22 |
KR920010908A (ko) | 1992-06-27 |
JPH0629479A (ja) | 1994-02-04 |
ITMI910132A1 (it) | 1992-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
IT1251855B (it) | Procedimento per fabbricare un condensatore a cella di dram e struttura di esso | |
KR940004825A (ko) | 디램(DRAM) 셀(Cell) 제조방법 | |
KR980005441A (ko) | 반도체 소자의 제조 방법 | |
IT1245099B (it) | Cella dram avente una struttura ad alette perfezionata e procedimento di formazione di essa | |
KR920008938A (ko) | 스택캐패시터 및 그제조방법 | |
TW340965B (en) | Process to separate the doping of polygate and source drain regions in dual gate field effect transistors | |
IT1245152B (it) | Cella dram avente una struttura sagomata a tunnel e procedimento di formazione di essa | |
IT1250463B (it) | Procedimento per la fabbricazione di transistori con struttura gate -isolante -semiconduttore. | |
JPH0473964A (ja) | 半導体メモリ装置の製造方法 | |
JPS63124467A (ja) | 半導体装置 | |
KR940012614A (ko) | 고집적 반도체 접속장치 및 그 제조방법 | |
KR960002103B1 (ko) | 이중 게이트 박막트랜지스터 구조 및 그 제조방법 | |
KR960005254B1 (ko) | 반도체 메모리 장치의 캐패시터 형성방법 | |
KR940001396A (ko) | 디램 셀의 구조 및 제조방법 | |
KR100565840B1 (ko) | 반도체소자 및 그의 제조방법 | |
TW202441601A (zh) | 半導體結構與其形成方法 | |
TW202441629A (zh) | 具有介電襯墊的半導體結構的製備方法 | |
KR100365418B1 (ko) | 반도체소자의캐패시터제조방법 | |
KR930012122B1 (ko) | 반도체 메모리 소자의 커패시터 제조방법 | |
KR970052917A (ko) | 반도체소자의 커패시터 제조방법 | |
KR940012498A (ko) | 전도물질 패드를 갖는 반도체 접속장치 및 그 제조방법 | |
TW429543B (en) | Manufacturing method of crown type capacitor | |
KR970018574A (ko) | 반도체장치의 제조방법 | |
KR910020937A (ko) | 적층형 캐패시터 셀의 제조방법 | |
KR20030002807A (ko) | 반도체소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
0001 | Granted |