FR2996056A1 - Composant microelectronique vertical et son procede de fabrication - Google Patents

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Abstract

Composant microélectronique vertical et son procédé de fabrication . Le composant a un substrat semi-conducteur (1) ayant une face (O) et un dos (R) ainsi que plusieurs nervures (1a, 1b) formées à partir de la face (O). Chaque nervure a une paroi latérale (S) et un côté supérieur (T). Les nervures sont séparées par des sillons (G). Chaque nervure (1a, 1b) a une région de couches hétérogènes GaN/AlGaN (2a, 2b) sur la paroi latérale (S) ayant une région de canal (K) enfouie parallèle à la paroi (S) et une région de branchement de grille (G1-G4) au-dessus de la région (2a, 2b) en étant isolée électriquement de la région de canal (K) dans le sillon (G) sur la paroi latérale (S). Une région de source commune (SL) est au-dessus des nervures (1a, 1b) en étant reliées à la première extrémité de la région de canal (A) à proximité du côté supérieur (T). Une région de branchement de drain, commune (DL) au-dessus du dos (R) est reliée à la seconde extrémité respective de la région de canal (K) à proximité de la face (O) du substrat (1).

Description

Domaine de l'invention La présente invention se rapporte à un composant microélectronique vertical et à son procédé de fabrication. Etat de la technique Un transistor HEMT (transistor à mobilité électronique élevée) est une forme particulière de transistor à effet de champ qui, grâce à sa très faible capacité de composant convient tout particulièrement pour les fréquences élevées. La construction du transistor HEMT se compose de couches de différentes matières semi-conductrices avec des intervalles de bandes différentes (structures hétérogènes) utilisant à cet effet par exemple le système de matières GaN/AlGaN. Si l'on découpe ces deux matières l'une par rapport à l'autre, il se forme à la surface limite de ces matières et sur les deux côtés de la couche GaN, un gaz d'électrons à deux dimensions servant de canal conducteur car la mobilité électronique y est très élevée. Les transistors HEMT usuels avec le système de matière GaN/AlGaN sont fabriqués par dépôt épistatique de structure hétérogène GaN/AlGaN sur des substrats plan ou en variante pré-structurés sous la forme d'une couche fermée. On peut déposer à la fois des couches épitaxiales hautes sur des substrats GaN monocristallin ou des couches hétéro-épitactique sur des substrats de saphir, de carbure de silicium ou de silicium. La variante la plus économique est celle donnée par la possibilité d'utiliser des grands substrats, par exemple avec le silicium.
On connaît des procédés de fabrication selon les docu- ments US 2011/0101370 Al, US 2006/0099781 Al et US 6,818,061 B2. Dans de telles structures hétérogènes GaN/AlGaN, les mobilités des électrons sont, de manière caractéristique, supérieures à 2000 cm2/Vs et les densités de porteurs de charges sont supérieures à 1013 cm-2 dans la région de canal. Ces propriétés permettent d'envisager des tran- sistors de puissance avec des pertes de conduction extrêmement basses. Ces propriétés avantageuses peuvent également s'utiliser pour la structure stratifiée ci-dessus GaN/AlGaN sur des plaquettes en silicium avec seulement des composants latéraux, ce qui génère en général une occupation importante de surface par rapport aux transistors de puissance, verticaux, connus sur du silicium ou du carbure de silicium. Ce problème concerne notamment les classes de tension élevées supérieures à 600 V car dans le cas de composants latéraux, la tenue en tension élevée résulte seulement de l'augmentation de la distance entre le branchement de porte et le branchement de drain. Ces avantages de caractéristiques des composants GaN/AlGaN par rapport à ceux en silicium ou en carbure de silicium sont ainsi surcompensés le cas échéant par une surface plus grande. Exposé et avantages de l'invention La présente invention a pour objet un composant microé- lectronique vertical ayant un substrat semi-conducteur avec une face et un dos, un dispositif de plusieurs nervures réalisées sur la face du substrat semi-conducteur et ayant chacune une paroi latérale un côté supérieur et séparées par des sillons, chaque nervure ayant : * au moins une couches hétérogènes GaN/AlGaN, formée sur la paroi latérale et cette région comporte une région de canal, enfouie qui est pratiquement parallèle à la paroi latérale, * au moins une région de branchement de grille située au-dessus de la région de couches hétérogènes GaN/AlGaN électriquement isolée par rapport à la région de canal dans le sillon correspondant sur la paroi latérale, * une région de branchement de source, commune au-dessus des nervures et qui est relié à la première extrémité respective de la région de canal à proximité du côté supérieur des nervures, et * une région de branchement de drain, commune au-dessus du dos et reliée à la seconde extrémité respective de la région de canal à proximité de la face du substrat semi-conducteur. L'invention a également pour objet un procédé de réalisa- tion d'un composant microélectronique vertical caractérisé en ce qu'il consiste à : - utiliser un substrat semi-conducteur ayant une face et un dos, - réaliser un dispositif formé d'un ensemble de nervures sur la face du substrat semi-conducteur ayant chacune une paroi latérale et un cô- té supérieur, ces nervures étant séparées par des sillons par un procédé de gravures de tranchées, - former une région de couches hétérogènes d'un système de couches hétérogènes GaN/AlGaN, - déposer une couche d'isolation sur la face et polir la couche d'isolation jusqu'au côté supérieur des nervures, - graver la couche d'isolation à une hauteur prédéfinie dans les sillons, - former des régions de branchement de grille au-dessus de la région de couches hétérogènes GaN/AlGaN respectives, de manière isolée par rapport à la région de canal dans le sillon correspondant sur la paroi latérale, - déposer une autre couche d'isolation sur la face, former des trous de contact dans l'autre couche d'isolation pour dégager la première ex- trémité respective de la région de canal à proximité du côté supérieur des nervures, - former une région de branchement de source commune au-dessus des nervures et qui est reliée à la première extrémité respective de la région de canal à proximité du côté supérieur des nervures par les trous de contact, - dégager la seconde extrémité respective de la région de canal à proximité de la face du substrat semi-conducteur en partant du dos, - former une région de branchement de drain commune au-dessus du dos et qui est reliée à la seconde extrémité respective de la région de canal à proximité de la face du substrat semi-conducteur. Le procédé de fabrication selon l'invention permet d'appliquer des structures hétérogènes GaN/AlGaN sur les parois latérales d'un substrat semi-conducteur par exemple d'un substrat semiconducteur par exemple d'un substrat semi-conducteur de silicium avec des nervures selon une orientation cristallographique prédéfinie par exemple perpendiculairement à la surface cristallographique de coordonnées (111) d'un substrat en silicium. La combinaison proposée du procédé de gravure et du dépôt permet de réaliser une structure verticale de transistor GaN/AlGaN avec un branchement source sur la face (côté avant) et un branchement de drain au dos (côté arrière). La structure de transistor vertical telle que proposée à l'avantage de permettre de régler librement la distance entre le bran- chement de porte et le branchement de drain par l'épaisseur de la couche diélectrique interposée et d'avoir ainsi une tenue en tension élevée sans augmenter la surface utilisée. La structure de transistor selon l'invention utilise ainsi une surface moindre et permet une densité de puissance plus élevée par rapport aux structures de transistors laté- raux, connues. L'invention permet d'utiliser n'importe quelle surface de croissance pour la structure hétérogène qui est uniquement définie par les sillons gravés dans le substrat de silicium. On règle ainsi des conditions optimales de croissance du crystal. A côté du faible encombrement en surface par comparaison aux structures de transistor latéraux usuels, la structure de transistor selon l'invention présente également une résistance spécifique moindre notamment pour des classes de tension élevées supérieures à 600 V. En outre on a une résistance thermique plus faible grâce à la structure de transistor vertical avec un substrat Si ou SOI, aminci. Selon un développement préférentiel, chaque nervure comporte deux régions de couches hétérogènes GaN/AlGaN sur les côtés opposés de la paroi latérale et qui ont chacune une région de canal enfouie essentiellement parallèles à la paroi latérale ainsi que deux ré- gions de branchement de grille au-dessus des régions de couches hété- rogènes GaN/AlGaN isolées par rapport à la région de canal dans le sillon correspondant sur la paroi latérale. Cette solution à l'avantage d'une utilisation particulièrement intéressante de l'espace disponible. Selon un autre développement, les régions de branche- ment de grille sont reliées électriquement par des lignes de grille respec- tives dans les sillons parallèles et les lignes de grille sont réunies électriquement à une borne de grille, commune, ce qui abouti à un branchement de grilles, commun, simple et peu encombrant. Selon un autre développement préférentiel, une couche d'isolation de grille est interposée entre chaque région de branchement de grille et la région de couches hétérogènes GaN/AlGaN correspondante ce qui améliore l'isolation et diminue le courant de fuite à l'état bloqué. Selon un autre développement, le dos comporte d'autres sillons dans lesquels la région de branchement de drain, commune est reliée à la seconde extrémité respective de la région de canal de sorte que les secondes extrémités des régions de canal sont branchées en commun. Dessins La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'un composant microélectronique vertical selon l'invention et son procédé de fabrication représenté dans les dessins annexés dans lesquels les mêmes éléments portent les mêmes références dans les différentes figures.
Ainsi : - les figures la-1 o sont des vues en coupe, schématiques servant à décrire un composant microélectronique vertical et son procédé de fabrication selon un mode de réalisation de l'invention, - la figure 2 est une vue schématique d'un dispositif bi- dimensionnel des composants microélectroniques verticaux selon la fi- gure 1 o, et - la figure 3 est une représentation schématique d'une étape du procédé de fabrication d'un composant microélectronique vertical selon un autre mode de réalisation de l'invention.
Description de modes de réalisation de l'invention Les figures la-o sont des vues en coupe, schématiques servant à décrire un composant microélectronique vertical et son procédé de fabrication selon un mode de réalisation de l'invention. Selon la figure la, la référence 1 désigne un substrat se- mi-conducteur de silicium ayant une face 0 (côté avant) et un dos R (côté arrière). Par un procédé de gravure en tranchées, on réalise dans la phase 0 du substrat semi-conducteur en silicium 1 un ensemble de nervures la, lb entre lesquelles il y a des sillons G dans le substrat semi-conducteur de silicium 1. Selon l'exemple, les sillons gravés G sont choisis pour être perpendiculaires au plan cristallographique de coordonnées (111) dans le substrat semi-conducteur de silicium 1. Les parois latérales des nervures la, lb portent la référence S et le côté supérieur des nervures porte la référence T. A cette disposition des nervures la, lb peut être monodimensionnelle (par exemple linéaire) mais également bidimensionnelle (voir figure 2). Selon la figure lb, on dépose par exemple par un procédé de dépôt épitaxial en phase gazeuse organique/métal (MOVPE) un système de couches hétérogènes GaN/AlGaN 2a', 2b sur la face A du substrat semi-conducteur en silicium pour que le système de couches hétérogènes GaN/AlGaN 2a', 2b' s'étende sur la face 0 à travers les sil- lons G sur les nervures la, lb le long des parois latérales S et des côtés supérieurs T. Ainsi, dans le système de couches hétérogènes GaN/AlGaN 2a', 2b' on a une région de canal K avec un gaz d'électrons. Selon la figure lc, ensuite on applique un procédé de gravure anisotrope, par exemple par gravure avec des ions réactifs, pour enlever le système de couches hétérogènes GaN/AlGaN 2a', 2b' avec la région de canal K des surfaces horizontales à la figure lb, c'est-à-dire de la face 0 du substrat semi-conducteur en silicium 1 et du côté supérieur T des nervures la, lb pour qu'ainsi, seul subsiste le système de couches hétérogènes GaN/AlGaN 2a', 2b' avec la région de canal K uni- quement sur les parois latérales S des nervures la, lb comme région de couches hétérogènes GaN/AlGaN 2a, 2b respective. La région de canal K est dégagée à proximité de la face 0 du substrat semi-conducteur en silicium 1 et à proximité du côté supérieur T des nervures la, lb.
Selon la figure ld, dans une autre étape du procédé, on dépose sur la structure selon la figure lc, une couche d'isolation I par exemple une couche d'oxyde ou une couche de nitrure et ensuite, comme le montre la figure le, on enlève par polissage jusqu'à arriver sur le côté supérieur T des nervures la, lb.
Selon la figure lf dans l'étape de procédé suivante, on ef- fectue une gravure de dégagement de la couche d'isolation I entre les nervures la, lb pour réduire la couche d'isolation I dans les sillons G intermédiaires jusqu'à une hauteur réduite (d) choisie pour que la région de canal K à proximité du côté avant 0 du substrat semi- conducteur en silicium 1 reste fermée par la couche d'isolation I. Cette étape de gravure peut se faire par exemple en surface par un procédé de gravure sélectif pour ne pas nécessiter de plan photo-lithographique supplémentaire. Selon la figure lg, en option, on dépose une couche d'isolation de grille GD non indispensable pour avoir néanmoins une meilleure isolation sur la structure de la figure lf et ensuite on forme pardessus celle-ci une couche de branchement de grille GL, par exemple une couche de poly-silicium dopée de manière appropriée. Cette couche est déposée par un procédé de dépôts chimiques à la va- peur basse pression (procédé LPCVD). Ce dépôt conforme de la couche d'isolation de grille GD peut se faire par exemple par un dépôt d'une couche atomique (ALD). Selon la figure lh, dans l'étape de procédé suivante, on effectue une gravure de dégagement de la couche de branchement de grille GL par une gravure anisotrope de façon que cette couche subsiste seulement sur les parois latérales S des nervures la, lb au-dessus de la région de couches hétérogènes GaN/AlGaN 2a, 2b respective et de la couche d'isolation de grille GD ce qui se traduit par le développement de régions de branchement de grilles Gl, G2, G3, G4.
Selon la figure li, on dépose une autre couche d'isolation I', I" sur la structure de la figure lh et on effectue un polissage pour avoir une première région inférieure l' qui remplit les sillons entre les nervures la, lb et une seconde région supérieure 1" qui couvre le côté supérieur T des nervures la, lb.
Selon la figure lj, on forme d'autres trous de contact K 1, K2, K3, K4 dans la seconde région supérieure 1" de l'autre couche d'isolation l', 1" qui dégage la région de canal K à proximité du côté supérieur des nervures la, lb (dégage latéralement). Selon la figure lk, dans l'étape de procédé suivante, on dépose une région de source SL commune au-dessus de la seconde ré- gion supérieure 1" de l'autre couche d'isolation l', 1" et on la met en structure ; par les trous de contact K 1, K2, K3, K4 on réalise respectivement la liaison électrique avec la région de canal K sur les deux côtés des nervures la, lb.
Selon la figure 11, en option, on amincit de nouveau le dos R du substrat semi-conducteur en silicium 1. Ensuite, on applique un masque de gravure M par exemple en nitrure de silicium au dos R du substrat semi-conducteur en silicium 1 et on installe une région de masque respective en regard de la nervure la, lb associée et on lui donne une surface de section sensiblement plus grande que celle de la nervure la, lb associée. Selon la figure lm, on introduit finalement les sillons côté arrière G' par un procédé de gravure en tranchées correspondant ; les régions du masque de gravure M définissent la largeur des sillons G'. Le procédé de gravure en tranchées s'arrête à la couche d'isolation (1) et sur la région de couches hétérogènes GaN/AlGaN 2a, 2b correspondante. Ensuite, on dépose une couche diélectrique IR au dos avec les sillons G' cette couche étant par exemple en nitrure de silicium.
Selon la figure ln, on effectue une autre gravure aniso- trope pour enlever la couche diélectrique IR du dos R sur les surfaces horizontales selon la figure lm pour ne la laisser que sur les surfaces verticales du substrat semi-conducteur de silicium 1 ; la gravure anisotrope réduit également l'épaisseur de la couche d'isolation à l'épaisseur de la couche d'isolation I à l'épaisseur réduite (dr) qui est choisie pour que la région de canal K à proximité de la face 0 du substrat semiconducteur en silicium soit dégagée à l'extrémité inférieure de la paroi latérale S, c'est-à-dire sur le côté en regard de la liaison électrique avec le branchement de source SL.
Selon la figure 1 o, ensuite on applique un procédé de dé- pôt pour déposer et structurer la région de branchement de drain DL qui est essentiellement parallèle à la région de source SL sur le côté supérieur T des nervures la, lb. On a ainsi terminé le dispositif composé de quatre tran- sistors HEMT verticaux qui se commandent sélectivement, séparément avec chaque fois deux transistors HEMT qui se partagent la même nervure la, lb. La figure 2 est une représentation schématique d'une disposition bidimensionnelle de composants microélectroniques verti- caux selon la figure 1 o.
A la figure 2, les références 11-26 désignent des éléments de transistors verticaux GaN/AlGaN avec des nervures comme à la figure 1 o ; chaque nervure porte deux régions de couches hétérogènes GaN/AlGaN développées sur les côtés opposées de la paroi latérale et qui ont chacune une région de canal enfouie essentiellement parallèle à la paroi latérale ainsi que deux régions de branchement de grille au-dessus des régions de couches hétérogènes GaN/AlGaN en étant isolées électriquement par rapport à la région de canal dans les sillons correspondants sur la paroi latérale. Les éléments de transistors verticaux GaN/AlGaN 11-26 sont répartis suivant une disposition en forme de matrice à deux dimensions avec réunion en un composant microélectronique vertical. Une région de branchement de source SL commune est prévue au-dessus des nervures des éléments de transistor verticaux GaN/AlGaN 11-26 en étant reliés à la première extrémité de la région de canal, à proximité du côté supérieur des nervures comme le montre la figure lo. Une région de branchement de drain DL commune est prévue au-dessus du dos en étant relié à la seconde extrémité respec- tive de la région de canal à proximité de la face du substrat semi- conducteur comme le montre la figure 1 o. Les régions de branchement de grille G1-G4 selon la fi- gure 1 o sont reliées électriquement par des lignes de grille Ga-Gi respectives dans les sillons parallèles G et ces lignes de grille Ga-Gi sont réunies par des points de contact KS à un branchement commun de grilles GG. La figure 3 est une représentation schématique d'un état d'un procédé de fabrication d'un composant microélectronique vertical selon un autre développement de l'invention.
Dans le mode de réalisation de la figure 3, à la place du substrat semi-conducteur de silicium 1 on utilise un substrat SOI 1" ayant un substrat de plaquette de silicium l' avec pardessus une couche d'oxyde SO ayant une face 0' et au-dessus un autre substrat de plaquette de silicium 1". La figure 3 montre l'étape du procédé du cor- respond à celle de la figure lc ; sur le côté supérieur T des nervures la, lb on a déposé en plus une région d'isolation respective IO comme masque. A la différence du premier mode de réalisation, on peut ici déposer sélectivement la structure de couches hétérogènes GaN/AlGaN 2a, 2b sur les parois latérales des nervures la, lb par un procédé de dépôt épitaxial en phase gazeuse organique-métal car la croissance épitaxiale ne se produit que sur les parois latérales SI, dégagées. Les autres étapes du procédé se déroulent de façon ana- logue à celles décrites ci-dessus en référence aux figures ld- lo.15 NOMENCLATURE DES ELEMENTS PRINCIPAUX l' Substrat semi-conducteur la, lb Nervures 2a, 2b Régions de couches hétérogènes GaN/AlGaN 2a', 2b' Systèmes de couches hétérogènes GaN/AlGaN DL Région de branchement de drain G Sillon entre les nervures G' Autre sillon Ga-Gi Lignes de grille GG Branchement commun de grilles G1-G4 Régions de branchement de grille K Région de canal O Face du substrat S Paroi latérale d'une nervure SL Région de branchement de source T Côté supérieur d'une nervure20
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