FR2758032A1 - Egaliseur de canal adaptatif pour utilisation dans un systeme de communication numerique utilisant un procede ofdm - Google Patents
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Abstract
Egaliseur de canal adaptatif destiné à être utilisé dans un système de communication numérique utilisant le procédé OFDM est décrit. L'égaliseur de canal adaptatif comprend un premier multiplieur complexe (511) pour délivrer en sortie un premier signal de multiplication complexe en phase et un premier signal de multiplication complexe en quadrature de phase; un générateur de signal de référence (512) pour générer un signal de référence; un calculateur d'erreur (513) pour délivrer en sortie un signal d'erreur en phase et un signal d'erreur en quadrature de phase; une unité de retard (514) pour délivrer en sortie un signal de retard en phase et un signal de retard en quadrature de phase; un contrôleur de gain (515) pour délivrer en sortie un signal de contrôle de gain en phase et un signal de contrôle de gain en quadrature de phase.
Description
La présente invention concerne un récepteur dans un système de
communication numérique utilisant un procédé de multiplexage par division de fréquence orthogonale (OFDM), et plus particulièrement, un égaliseur de canal adaptatif destiné à égaliser de façon adaptative un signal OFDM reçu en fonction des fluctuations du canal en utilisant un signal pilote, pour supprimer une interférence entre échantillons à l'intérieur d'un symbole,
c'est-à-dire une interférence intrasymboles.
Dans un canal de communication sans fil et un canal de transmission de télévision numérique à haute définition (HDTV), il est connu qu'une interférence intersymboles (ISI) provoquée par un évanouissement par trajets multiples dans un signal reçu se produit couramment. En particulier, lorsque des données pour HDTV sont transmises par le canal à grande vitesse, l'ISI augmente, provoquant des erreurs générées lors de la récupération de données du côté réception. Récemment, pour résoudre ce problème, un procédé OFDM a été proposé comme procédé de transmission destiné à être utilisé dans les normes de radiodiffusion audio numérique
(DAB) et de télédiffusion terrestre numérique (DTTB).
Dans le procédé OFDM, des trains de symboles appliqués en entrée en série sont divisés dans un bloc unitaire prédéterminé. Les trains de symboles o divisés de chaque bloc unitaire sont convertis en un nombre N de symboles en parallèle. Les N symboles en parallèle sont multiplexés et additionnés en utilisant une pluralité de sous-porteuses ayant respectivement des fréquences différentes, selon un algorithme de transformée de Fourier rapide inverse (IFFT). Les données additionnées sont transmises par l'intermédiaire du canal. C'est-à-dire que les N symboles en parallèle sont définis comme un bloc unitaire, et chaque sous-porteuse du bloc unitaire a
une caractéristique orthogonale, n'ayant pas d'influence sur les souscanaux.
Par comparaison avec un procédé de transmission à porteuse unique classique, le procédé OFDM peut diminuer l'ISI provoquée par l'évanouissement par trajets multiples, en conservant la même vitesse de transmission des symboles et en augmentant la période des symboles jusqu'au nombre de sous-canaux (N). En particulier, dans un procédé OFDM, un intervalle de garde (GI) est inséré entre les symboles transmis pour améliorer l'aptitude à la diminution de l'ISI, permettant de réaliser une structure simplifiée d'égaliseur de canal. Par opposition avec un type classique de multiplexage par division de fréquence (FDM), le procédé OFDM a une caractéristique telle que les spectres de chaque sous- canal
secondaire sont superposés, lui conférant un rendement supérieur en bande.
En outre, le spectre a une forme d'onde rectangulaire et l'énergie électrique est répartie uniformément dans chaque bande de fréquences, lui évitant d'être affectée par la même interférence entre canaux. Le procédé OFDM est associé habituellement à des types de modulation tels qu'une modulation d'amplitude d'impulsions (PAM), modulation par déplacement de fréquence (FSK), modulation par déplacement de phase (PSK) et modulation
d'amplitude en quadrature (QAM).
La figure 1 montre un schéma de format d'un symbole de transmission
comportant l'intervalle de garde dans un système de communication OFDM.
Chaque symbole transmis depuis un côté émission comprend une partie utile et l'intervalle de garde. La partie utile contient des échantillons OFDM utiles et l'intervalle de garde est inséré sur son extrémité avant pour diviser les échantillons OFDM en unités de symboles. L'intervalle de garde copie et utilise les échantillons situés à l'intérieur de la portion inférieure de la partie utile. La figure 2 montre la suppression de I'ISI par insertion de l'intervalle de garde. Lorsque l'intervalle de garde est inséré entre des parties utiles continues, comme représenté sur la figure 1, un signal reçu n'est pas affecté par un signal d'écho. C'est-à-dire que l'ISI provoquée par les chemins multiples ayant la plus courte longueur par rapport à l'intervalle de garde
peut être supprimée.
Comme décrit ci-dessus, l'ISI provoquée par l'évanouissement par chemins multiples est facilement supprimée en utilisant l'intervalle de garde inséré entre les symboles de transmission, toutefois, l'interférence intrasymboles est difficile à supprimer dans le procédé OFDM. Ainsi, du coté réception du système de communication OFDM, un égaliseur de canal
3 o spécifique pour supprimer l'interférence intrasymboles est requis.
L'égaliseur de canal doit détecter et supprimer une déformation générée en fonction de l'environnement de canal variable, car chaque échantillon à
l'intérieur d'un symbole à des sous-porteuses différentes.
Dans le procédé OFDM, un procédé d'insertion de symbole pilote (PSI), faisant toujours l'objet d'autres améliorations, peut être proposé comme procédé efficace d'égalisation de canal. Dans le procédé PSI, lorsqu'un symbole pilote est transmis périodiquement depuis le côté émission, le côté réception connaît à l'avance l'instant de transmission du symbole pilote, et décode le symbole pilote transmis pour estimer la déformation provoquée par l'environnement du canal. Sur la base d'une valeur estimée, la déformation dans le symbole de données utile est compensée. Ici, un nombre de symboles pilotes augmenté diminue la vitesse de transmission du symbole de données utile. En conséquence, le nombre de l0 symboles pilotes doit être diminué jusqu'à un nombre approprié pour
effectuer l'estimation de canal exacte.
Les figures 3A à 3B sont des schémas structurels de trames destinés à
décrire un procédé d'égalisation de canal selon un procédé PSI classique.
Ici, H(n,k) représente une fonction de transfert pour le k-ième échantillon à
1.5 l'intérieur du n-ième symbole.
La figure 3A montre un schéma structurel pour affecter des cellules pilotes à tous les échantillons à l'intérieur d'un symbole le long de l'axe des temps. C'est-à-dire que le symbole pilote est inséré dans chaque T-ième symbole le long de l'axe des temps, et il est ici inséré dans chaque T=16me symbole. Dans ce procédé, il est important de choisir un paramètre T correspondant à la variation de temps d'un canal. Ce procédé utilise des fonctions de transfert de canal H(n,k) et H(n+T, k) pour des symboles pilotes, n et n+T, et détecte des fonctions de transfert de canal pour un nombre T- 1 de symboles de données utiles entre deux symboles pilotes, par 2 5 interpolation. A ce moment, une grande quantité de mémoires pour stocker un nombre (T-l) de symboles de données utiles est requis, et le facteur économique consistant à avoir une telle quantité de mémoires rend ce
procédé difficile à être réalisé.
La figure 3B représente une structure de la cellule pilote insérée périodiquement à chaque T=4cnme symbole, le long de l'axe des temps, en affectant la cellule pilote par intervalles de 16 échantillons à l'intérieur du symbole et d'un nombre de 4 d'échantillons entre symboles adjacents le long de l'axe des fréquences. Cette structure utilise un minimum de cellules pilotes en appliquant une théorie d'échantillonnage, et a une caractéristique qui s'adapte aux effets Doppler. En comparant la structure illustrée sur la figure 3B à celle de la figure 3A, la période d'insertion de cellule pilote est courte, et seuls T-1=3 symboles sont stockés, diminuant la capacité de mémoire, permettant de mettre en oeuvre une interpolation par des circuits,
ce qui est connu comme ayant été appliqué dans un équipement STERNE.
De plus, l'utilisation d'une cellule pilote renforcée nécessitant une puissance électrique supérieure au symbole de données utile diminue le bruit pour une
estimation précise des canaux.
Le procédé d'égalisation de canal classique illustré sur les figures 3A à 3B insère périodiquement la cellule pilote dans certains échantillons (canal de sous-porteuse) dans chaque symbole, fournit la fonction de transfert du canal en utilisant la cellule pilote, et les fonctions de transfert des canaux restants en utilisant une technique d'interpolation. Toutefois, pour le signal OFDM, le procédé d'estimation de canal mis en oeuvre par la technique d'interpolation présente un problème selon lequel il n'est pas adapté à des
variations brusques de l'environnement de canal.
Considérant ce qui précède, un but de la présente invention consiste à fournir un égaliseur de canal adaptatif pour égaliser de manière adaptative un signal OFDM reçu en fonction de la fluctuation du canal, en utilisant un signal pilote, pour supprimer l'interférence intersymboles, dans un récepteur
2 0 d'un système de communication numérique utilisant le procédé OFDM.
Pour atteindre le but ci-dessus, la présente invention fournit un égaliseur de canal adaptatif destiné à être utilisé dans un système de communication numérique utilisant le procédé OFDM, caractérisé en ce qu'il comprend: un premier multiplieur complexe pour délivrer en sortie un premier signal de multiplication complexe en phase et un premier signal de multiplication complexe en quadrature de phase, en exécutant une multiplication complexe pour des signaux de canal reçus en phase et en quadrature de phase, et des coefficients en phase et en quadrature de phase; un générateur de signal de référence pour générer un signal de référence; 3 0 un calculateur d'erreur pour délivrer en sortie un signal d'erreur en phase et un signal d'erreur en quadrature de phase en calculant une erreur de phase d'après les premiers signaux de multiplication complexe en phase et en quadrature de phase et le signal de référence; une unité de retard pour délivrer en sortie un signal de retard en phase et un signal de retard en quadrature de phase en retardant les signaux de canal reçu en phase et en quadrature de phase; un contrôleur de gain pour délivrer en sortie un signal de contrôle de gain en phase et un signal de contrôle de gain en quadrature de phase en contrôlant le gain des signaux de retard en phase et en quadrature de phase; un deuxième multiplieur complexe pour délivrer en sortie un deuxième signal de multiplication complexe en phase et un deuxième signal de multiplication complexe en quadrature de phase en effectuant une multiplication complexe pour les signaux d'erreur en phase et en quadrature de phase et les signaux de contrôle de gain en phase et en quadrature de phase; un additionneur pour délivrer en sortie des coefficients en phase et en quadrature de phase mis à jour après avoir respectivement additionné les deuxièmes signaux de multiplication complexe en phase et en quadrature de phase et les coefficients en phase et en quadrature de phase; un générateur d'adresse pour générer un signal d'adresse d'écriture et un signal d'adresse de lecture; une unité de stockage pour stocker les coefficients en phase et en quadrature de phase mis à jour, en fonction du signal d'adresse d'écriture, et délivrer en sortie les coefficients mis à jour stockés en fonction du signal d'adresse de lecture; un générateur de coefficients initiaux pour générer des coefficients initiaux; un générateur de signal de sélection pour générer un signal de sélection en fonction d'un signal de synchronisation de symboles; et une unité de multiplexage pour sélectionner l'un des coefficients initiaux et des coefficients mis à jour depuis l'unité de stockage, en fonction du signal de sélection. Les buts, caractéristiques et avantages ci-dessus de la présente
invention, ainsi que d'autres, deviendront évidents d'après la description
détaillée qui suit des modes de réalisation préférés de l'invention, conjointement avec les dessins annexés, dans lesquels: La figure I montre un schéma de format d'un symbole de transmission comportant l'intervalle de garde dans un système de communication
3 0 OFDM;
la figure 2 est un schéma utilisé pour expliquer la suppression de l'interférence intersymboles par insertion de l'intervalle de garde; les figures 3A à 3B sont des schémas structurels de trame pour décrire un procédé d'égalisation de canal selon un procédé classique d'insertion de symboles pilotes; la figure 4 est un schéma illustrant une cellule pilote dispersée utilisée comme signal de référence dans la présente invention; la figure 5 est un schéma synoptique illustrant un égaliseur de canal adaptatif d'un récepteur OFDM selon la présente invention; la figure 6 est un schéma détaillé d'un premier multiplieur complexe illustré sur la figure 5; et les figures 7A à 7G constituent un schéma illustrant une forme d'onde
d'un signal utilisé dans la présente invention.
Il va maintenant être fait référence en détail à la présente invention, l0 dont des exemples sont illustrés sur les dessins annexés. A chaque fois que possible, les mêmes numéros de référence seront utilisés dans l'ensemble
des dessins pour se référer aux parties identiques ou analogues.
En se référant d'abord à une cellule pilote utilisée comme signal de référence pour l'égalisation de canal selon la présente invention, la cellule pilote comprend des cellules pilotes dispersées (SPC), des cellules pilotes continuelles (CPC) et des pilotes de signalisation de paramètres de transmission (TPS). Ces cellules pilotes sont utilisées dans la synchronisation de trame, la synchronisation de fréquence, la synchronisation de temps, l'estimation de canal et l'identification de mode 2 o de transmission, et elles sont également utilisées pour détecter un bruit de phase. Les cellules pilotes, avec les signaux transmis, sont compris à l'intérieur d'une trame OFDM. Dans ce cas, une valeur d'information de référence transmise du côté réception est connue. Les cellules comprenant la valeur d'information de référence sont transmises à 1,4 fois le niveau de puissance d'une donnée de transmission, c'est-à-dire à un niveau de puissance "renforcé". Dans un mode de réalisation de la présente invention, parmi les autres cellules pilotes, la SPC, est définie comme étant son signal
de référence.
La figure 4 illustre des SPC, utilisées pour un signal de référence dans la présente invention. kmin = 0 à kmin = 1704 représente le nombre de porteuses dans un mode de taille de transformée de Fourier rapide (FFT) de 2K, et SO, S2, S3,... S67, représentent chaque symbole. De plus, "DATA" représente les données transmises et "SPC" représente une cellule pilote dispersée. La SPC, à l'intérieur de chaque symbole se répète pour 12 échantillons, et la période de répétition de la SPC, à l'intérieur des symboles
adjacents consécutifs diffèere de 3 échantillons.
La figure 5 représente un schéma synoptique illustrant un égaliseur de canal adaptatif de récepteur OFDM selon un mode de réalisation de la présente invention. Dans le mode de réalisation, l'égaliseur de canal adaptatif utilise un algorithme aux moindres carrés. L'égaliseur de canal adaptatif comprend un premier multiplieur complexe 511, un générateur de signal de référence 512, un calculateur d'erreur 513, une unité de retard 514, un contrôleur de gain 515, un deuxième multiplieur complexe 516, un l0 additionneur 517, un générateur d'adresse 518, une unité de stockage 519, un générateur de signal de sélection 520, un générateur de coefficients
initiaux 521 et une unité de multiplexage 522.
Le premier multiplieur complexe 511 reçoit un signal de canal en phase XI, un signal de canal en quadrature de phase XQ, et des coefficients de filtrage en phase et en quadrature de phase WI et WQ pour exécuter une multiplication complexe, et délivre en sortie un premier signal de multiplication complexe en phase (CiXI=XIWI+XQWQ) et un premier
signal de multiplication complexe en quadrature (CIXQ=XQWI-XIWQ).
Les signaux délivrés en sortie par le premier multiplieur complexe 511 sont appliqués en entrée à une unité de synchronisation (non représentée) et au
calculateur d'erreur 513.
Le générateur de signal de référence 512 génère un signal de référence RI, qui est utilisé comme signal pilote. Selon le mode de réalisation de la présente invention, un signal de cellule pilote dispersée (SPC) est utilisé
comme signal de référence.
Le calculateur d'erreur 513 reçoit les premiers signaux de multiplication complexe en phase et en quadrature CiXI=XIWI+XQWQ et CI XQ=XQWI-XIWQ obtenus dans le premier multiplieur complexe 511, reçoit le signal de référence RI provenant du générateur de signal de référence 512 pour calculer une erreur, et délivre en sortie un signal d'erreur en phase EI=CRI-RI et signal d'erreur en quadrature de phase EQ=CRQ. Ici, un signal pilote utilisé pour le signal de référence est obtenu d'après un signal modulé par une manière de modulation par déplacement de phase binaire (BPSK) du côté émission, et il a la valeur de "+ l(nombre réel)" et 3 5 "0(nombre imaginaire)". C'est-à-dire qu'un signal d'erreur El de en phase est un résultat d'après la soustraction du signal de référence RI délivré en sortie par le générateur de signal de référence 512, du signal de référence CRI traversant le canal, et le signal d'erreur EQ de quadrature de phase est obtenu en soustrayant une valeur imaginaire, qui est un "0", du signal de référence RI de CRQ, EQ est équivalent à CRQ. L'unité de retard 514 retarde les signaux de canal en phase et en quadrature XI et XQ, et délivre en sortie un signal de retard en phase DXI et
un signal de retard en quadrature de phase DXQ.
Le contrôleur de gain 515 reçoit les signaux de retard en phase et en quadrature de phase DXI et DXQ et délivre en sortie un signal de contrôle de gain en phase 'i DXI et un signal de contrôle de gain en quadrature de phase jt DXQ. Ici, une constante de convergence li de l'égaliseur, correspondant au gain, est requise pour une convergence stable de l'égaliseur. En général, lorsque la constante de convergence la est grande,
l'égaliseur converge plus rapidement, mais présente le risque de divergence.
Au contraire, lorsque la constante de convergence si est petite, l'égaliseur converge plus lentement. En conséquence, il est important de choisir une constante de convergence 'F appropriée. Selon le mode de réalisation de la présente invention, la constante de convergence i ayant une valeur
2 0 approximative de 2n est choisie, permettant de construire un circuit simple.
Le deuxième multiplieur complexe 516 reçoit les signaux d'erreur en phase et en quadrature de phase EI=CRI-RI et EQ=CRQ et les signaux de contrôle de gain en phase et en quadrature de phase li DXI et g DXQ, exécute la multiplication complexe, et délivre en sortie un deuxième signal de multiplication complexe en phase C2EI=t[EI.DXI+EQ.DXQ] et un deuxième signal de multiplication complexe en quadrature de phase C2EQ=!a[EQ.DXI-EI.DXQ]. L'additionneur 517 reçoit les deuxièmes signaux de multiplication complexes en phase et en quadrature de phase C2EI=g[EI. DXI+EQ.DXQ] et C2EQ=ft[EQ.DXI-EI.DXQ] du deuxième multiplieur complexe 516, et les coefficients de filtrage en phase et en quadrature de phase WI(n) et WQ(n) provenant de l'unité de multiplexage 520, ou "1" et "0" à l'initialisation, pour les additionner, et délivre en sortie un coefficient de filtrage en phase mis à jour WI(n+l)=WI(n)+C2EI=WI(n)+g[EI.DXI+EQ.DXQ] et un coefficient de filtrage en quadrature de phase mis à jour
WQ(n+ 1)=WQ(n)+C2EQ=WQ(n)+i[EQ.DXI-EI.DXQ].
Le générateur d'adresse 518 génère et délivre en sortie un signal
d'adresse d'écriture write et un signal d'adresse de lecture read.
L'unité de stockage 519 stocke les coefficients de filtrage mis à jour WI(n+l) et WQ(n+l) conformément au signal d'adresse d'écriture write, et délivre en sortie les coefficients de filtrage mis à jour WI(n+l) et WQ(n+I)
conformément au signal d'adresse de lecture read.
Le générateur de signal de sélection 520 génère un signal de sélection en fonction d'un signal de synchronisation de symboles. Puisqu'il n'y a pas de coefficient lorsque l'égaliseur fonctionne à la première étape, le signal de sélection est à l'état "bas (0)" pour sélectionner les coefficients initiaux ("1" et "0") jusqu'à ce que les 4 premiers symboles aient traversé, et que le signal de sélection soit à l'état "haut (1)" pour sélectionner les coefficients de
filtrage mis à jour lorsque l'ensemble des 4 premiers symboles ont traversé.
Le générateur de coefficients initiaux 521 génère les coefficients
initiaux "1 (partie réelle du nombre)" et "0 (partie imaginaire du nombre)".
L'unité de multiplexage 522 choisit l'un des coefficients initiaux ("1" et "0") provenant du générateur de coefficients initiaux 521, et les coefficients de filtrage mis à jour provenant de l'unité de stockage 519, en fonction du signal de sélection provenant du générateur de signal de sélection 520, et réinjecte les coefficients choisis dans le premier
multiplieur complexe 511 et l'additionneur 517.
La figure 6 est un schéma détaillé d'un premier multiplieur complexe 511 illustré sur la figure 5. Le premier multiplieur complexe 511 comprend un premier filtre à réponse impulsionnelle finie (FIR) 61, un deuxième filtre FIR 62, un troisième filtre FIR 63, un quatrième filtre FIR 64, un
additionneur 65 et un soustracteur 66.
Le premier filtre FIR 61 reçoit le signal de canal en phase XI et les coefficients de filtrage en phase WI, et délivre en sortie un premier signal de filtrage XI.WI. Le deuxième filtre FIR 62 reçoit le signal de canal en phase XI et le coefficient de filtrage en quadrature de phase WQ, et délivre en sortie un deuxième signal de filtrage XI.WQ. Le troisième filtre FIR 63 reçoit le signal de canal en quadrature de phase XQ et le coefficient de filtrage en quadrature de phase WQ et délivre en sortie un troisième signal de filtrage XQ.WQ. Le quatrième filtre FIR 64 reçoit le signal de canal en quadrature de phase XQ et le coefficient de filtrage en phase WI, et délivre
en sortie un quatrième signal de filtrage XQ.WI.
L'additionneur 65 reçoit le premier signal de filtrage XI.WI du premier filtre FIR 61 et le troisième signal de filtrage XQ.WQ du troisième filtre FIR 63, et délivre en sortie un signal d'addition CiXI=XIWI+XQWQ. Le soustracteur 66 reçoit le deuxième signal de filtrage XI.WQ du deuxième filtre FIR 62 et le quatrième signal de filtrage XQ.WI du quatrième filtre
FIR 64 et délivre en sortie un signal de soustraction CIXQ=XQWI-XIWQ.
Comme représenté sur la figure 2, dans le système de communication OFDM, I'ISI provoquée par une transmission par trajets multiples est supprimée en insérant des intervalles de garde. En conséquence, dans le mode de réalisation de la présente invention, une seule prise est requise pour le premier multiplieur complexe 511, nécessaire pour supprimer l'interférence entre échantillons à l'intérieur d'un symbole. De façon correspondante, comme décrit en détail pour le premier multiplieur complexe 511 de la figure 5, une prise est suffisante pour le premier filtre FIR 61, le deuxième filtre FIR 62, le troisième filtre FIR 63 et le quatrième
filtre FIR 64.
Les figures 7A à 7G illustrent une forme d'onde d'un signal utilisé dans la présente invention. La figure 7A représente un signal de synchronisation de trame, et dans ce cas, une trame comprend 68 symboles S0 à S67. La figure 7B représente le signal de synchronisation de symboles, correspondant au signal appliqué en entrée au générateur de signal de synchronisation 520 illustré sur la figure 5, et dans le cas du mode de taille de FFT de 2K, un symbole est constitué de 2560 échantillons, dans lesquels
la partie utile a 2048 échantillons et l'intervalle de garde a 512 échantillons.
La figure 7C représente le signal de SPC du premier symbole So. La figure 7D représente le signal de SPC du deuxième symbole SI. La figure 7E représente le signal de SPC du troisième symbole S2. La figure 7F représente le signal de SPC du quatrième symbole S3. La figure 7G représente le signal de sélection appliqué en entrée dans l'unité de multiplexage 522 illustrée sur la figure 5. En décrivant ici les figures 7C à 7F en référence à la figure 4, la différence entre des signaux SPC continus à l'intérieur d'un symbole est de 12 échantillons, et la différence entre des
signaux SPC entre symboles adjacents est de 3 échantillons.
En se référant ensuite aux figures 5 à 7, le fonctionnement de
l'égaliseur de canal adaptatif de la présente invention va être décrit en détail.
En se référant d'abord à la figure 5, lorsque le récepteur OFDM est activé, le signal de synchronisation de symboles (figure 7B) et un signal de réinitialisation sont appliqués en entrée au générateur de signal de sélection 520, et le signal de synchronisation de symboles appliqué en entrée est compté dans le générateur de signal de sélection 520. Le signal de sélection est délivré en sortie à l'état "bas" depuis le générateur de signal de sélection 520, jusqu'à ce que quatre symboles S0, SI, S2 et S3 soient appliqués en entrée. Lorsque le signal de sélection à l'état "bas" provenant du générateur de signal de sélection 520 est appliqué en entrée à l'unité de multiplexage 522, l'unité de multiplexage 522 sélectionne les coefficients initiaux "1" z5 (partie réelle du nombre) et "0" (partie imaginaire du nombre) provenant du générateur de coefficients initiaux 521. Les coefficients initiaux sont choisis en remplacement des coefficients mis à jour, car il n'y a pas de coefficients mis à jour lors de l'actionnement de l'égaliseur à l'étape d'initialisation. Le coefficient initial " 1 " choisi dans l'unité de multiplexage 522 est appliqué en 2 0 entrée au premier multiplieur complexe 51 1 en remplacement du coefficient de filtrage en phase WI. Un autre coefficient initial "0" choisi dans l'unité de multiplexage 522 est appliqué en entrée au premier multiplieur complexe
511 en remplacement du coefficient de filtrage en quadrature de phase WQ.
De plus, les signaux de canal reçus en phase et en quadrature de phase XI et
XQ sont appliqués à l'entrée du premier multiplieur complexe 5 11.
Lorsque le signal de canal en phase XI et le coefficient initial "1" appliqués en entrée au premier multiplieur complexe 511 sont appliqués à l'entrée du premier filtre FIR 61, seul le signal de canal en phase XI est délivré en sortie. Lorsque le signal de canal en quadrature de phase XQ et le 3 o coefficient initial "0" appliqués à l'entrée du premier multiplieur complexe 511 sont appliqués à l'entrée du troisième filtre FIR 63, seul "0" est délivré en sortie. Lorsque le signal de canal en phase XI et le coefficient initial "0" appliqués à l'entrée du premier multiplieur complexe 511 sont appliqués à l'entrée du deuxième filtre FIR 62, seul "0" est délivré en sortie. Lorsque le signal de canal en quadrature de phase XQ et le coefficient initial "1" appliqués à l'entrée du premier multiplieur complexe 511 sont appliqués à l'entrée du quatrième filtre FIR 64, seul le signal de canal en quadrature de phase XQ est délivré en sortie. L'additionneur 66 reçoit le signal de sortie XI provenant du premier filtre FIR 61 et le signal de sortie 0 provenant du troisième filtre FIR 63, pour les additionner, et dans ce cas, le résultat additionné CiXI est égal au signal de canal en phase XI. En conséquence, le signal délivré en sortie par le premier multiplieur complexe 51 1 devient les
signaux de canal en phase et en quadrature de phase XI et XQ. D'autre part, en revenant à la figure 5, lorsqu'un cinquième signal de
synchronisation de symboles (figure 7B) est généré, après que le générateur de signal de sélection 520 a compté en continu le signal de synchronisation de symboles et que l'ensemble des quatre symboles S0, SI, S2 et S3, sont appliqués en entrée, le signal de sélection (figure 7G) provenant du générateur de signal de sélection 520 est délivré en sortie comme étant à l'état "haut". Lorsque le signal de sélection à l'état "haut" provenant du générateur de signal de sélection 520 est appliqué à l'entrée de l'unité de multiplexage 522, l'unité de multiplexage 522 sélectionne les coefficients de filtrage en phase et en quadrature de phase WI et WQ provenant de l'unité de stockage 519. Les coefficients de filtrage sélectionnés en phase et en 2 o quadrature de phase WI et WQ sont appliqués à l'entrée du premier
multiplieur complexe 511 et de l'additionneur 517.
Le premier multiplieur complexe 511 reçoit le signal de canal reçu en phase et en quadrature de phase XI et XQ et les coefficients de filtrage sélectionnés en phase et en quadrature de phase WI et WQ. C'est-à-dire que le premier signal de filtrage XI.WI est délivré en sortie après que le signal de canal en phase XI et le coefficient de filtrage en phase WI sont appliqués à l'entrée du premier filtre FIR 61. Le deuxième signal de filtrage XI.WQ est délivré en sortie après que le signal de canal en phase XI et le coefficient de filtrage en quadrature de phase WQ sont appliqués à l'entrée du deuxième filtre FIR 62. Le troisième signal de filtrage XQ.WQ est délivré en sortie après que le signal de canal en quadrature de phase XQ et le coefficient de filtrage en quadrature de phase WQ sont appliqués à l'entrée du troisième filtre FIR 63, et le quatrième signal de filtrage XQ.WI est délivré en sortie après que le signal de canal en quadrature de phase XQ et 3 5 le coefficient de filtrage en phase WI sont appliqués à l'entrée du quatrième filtre FIR 64. Lorsque le premier signal de filtrage XI.WI provenant du premier filtre FIR 61 et le troisième signal de filtrage XQ.WQ provenant du troisième filtre FIR 63 sont appliqués à l'entrée de l'additionneur 65 pour les additionner, le signal d'addition, c'est-à-dire le premier signal de multiplication complexe en phase CiXI=XIWI+XQWQ est délivré en sortie. Lorsque le deuxième signal de filtrage XI.WQ provenant du deuxième filtre FIR 62 et le quatrième signal de filtrage XQ.WI provenant du quatrième filtre FIR 64 sont appliqués à l'entrée du soustracteur 66 pour les soustraire, le signal de soustraction, c'est-à- dire le premier signal de l0 multiplication complexe en quadrature de phase CIXQ=XQWI-XIWQ est délivré en sortie. En conséquence, le premier signal de multiplication complexe en phase CiXI=XIWI+XQWQ et le premier signal de multiplication complexe en quadrature de phase CIXQ=XQWI-XIWQ délivrés en sortie depuis le premier multiplieur complexe 511 sont appliqués à l'entrée de l'unité de synchronisation (non représentée) et au calculateur
d'erreur 513.
Lorsque le signal de SPC, SPC, correspondant au signal de référence RI, est délivré en sortie par le générateur de signal de référence 512, le signal de référence RI est appliqué à l'entrée du calculateur d'erreur 513. Le 2 0 calculateur d'erreur 513 reçoit le premier signal de multiplication complexe en phase CiXI=XIWI+XQWQ et le premier signal de multiplication complexe en quadrature de phase CIXQ=XQWI-XIWQ, délivrés en sortie par le premier multiplieur complexe 511, et le signal de référence SI délivré en sortie par le générateur de signal de référence 512, calcule l'erreur et délivre en sortie le signal d'erreur en phase EI=CRI-RI et le signal d'erreur
en quadrature de phase EQ=CRQ.
De plus, l'unité de retard 514 reçoit le signal de canal en phase XI et le signal de canal en quadrature de phase XQ, les retarde, et délivre en sortie le signal de retard en phase DXI et le signal de retard en quadrature de phase 3 0 DXQ. Le contrôleur de gain 515 reçoit les signaux de retard en phase et en quadrature de phase DXI et DXQ, contrôle leurs gains, et délivre en sortie le signal de contrôle de gain en phase g DXI et le signal de contrôle de gain
en quadrature de phase! DXQ.
Le deuxième multiplieur complexe 516 reçoit les signaux d'erreur en 3 5 phase et en quadrature de phase EI=CRI-RI et EQ=CRQ, délivrés en sortie par le calculateur d'erreur 513, et les signaux de contrôle de gain en phase et en quadrature de phase i DXI et it DXQ, délivrés en sortie par le contrôleur de gain 515, effectue la multiplication complexe pour ceux- ci, et délivre en sortie le deuxième signal de multiplication complexe en phase C2EI=t[EI.DXI+EQ.DXQ] et le deuxième signal de multiplication
complexe en quadrature de phase C2EQ=p[EQ.DXI-EI.DXQ].
L'additionneur 517 reçoit les deuxième signaux de multiplication complexe en phase et en quadrature de phase C2EI=1t[EI.DXI+EQ.DXQ] et C2EQ=[[EQ.DXI-EI.DXQ] délivrés en sortie par le deuxième multiplieur complexe 516, et les coefficients en phase et en quadrature de phase WI(n) et WQ(n) sélectionnés dans l'unité de multiplexage 520, les additionne, et délivre en sortie le coefficient en phase mis à jour WI(n+l)=WI(n)+p[[EI.DXI+EQ.DXQ] et le coefficient de filtrage en
quadrature de phase mis à jour WQ(n+ 1)=WQ(n)+pt[EQ.DXI-EI.DXQ].
Lorsque le signal d'adresse d'écriture write généré par le générateur d'adresse d'écriture 518 est envoyé à l'unité de stockage 519, pour délivrer en sortie les coefficients mis à jour, l'unité de stockage 519 stocke les coefficients en phase et en quadrature de phase mis à jour
WI(n+ I)=WI(n)+pt[EI.DXI+EQ.DXQ] et WQ(n+ 1)=WQ(n)+t[EQ.DXI-
EI.DXQ], délivrés en sortie par l'additionneur 517. Lorsque le signal d'adresse de lecture read généré par le générateur d'adresse d'écriture 518 est envoyé à l'unité de stockage 519, pour délivrer en sortie les coefficients stockés, l'unité de stockage 519 délivre en sortie les coefficients en phase et en quadrature de phase mis à jour WI(n+l)=WI(n), it[EI.DXI+EQ.DXQ] et
WQ(n+l)=WQ(n)+t[EQ.DXI-EI.DXQ] à l'unité de multiplexage 522.
Enfin, les coefficients mis à jour appliqués à l'entrée de l'unité de multiplexage 522 sont sélectionnés par le signal de sélection délivré en sortie par le générateur de signal de sélection 520, et sont réinjectés dans le premier multiplieur complexe 511 et l'additionneur 517, pour répéter le
3 0 processus décrit ci-dessus.
Comme décrit ci-dessus, l'égaliseur de canal adaptatif de la présente invention peut supprimer de manière efficace l'interférence intrasymboles, même en présence de variations brusques de l'environnement du canal, en mettant à jour les coefficients de filtrage en phase et en quadrature de phase en utilisant le signal pilote, dans le récepteur OFDM utilisant plusieurs porteuses. Bien que cette invention ait été décrite en relation avec ce qui est actuellement considéré comme les modes de réalisation les plus pratiques et préférés, il faut comprendre que l'invention n'est pas limitée au mode de réalisation décrit, mais au contraire, il est voulu recouvrir diverses modifications et agencements équivalents à l'intérieur de l'esprit et de la
portée des revendications annexées.
Claims (5)
1. Egaliseur de canal adaptatif destiné à être utilisé dans un système de communication numérique utilisant le procédé OFDM, caractérisé en ce qu'il comprend: des premiers moyens de multiplieur complexe (51 1) pour délivrer en sortie un premier signal de multiplication complexe en phase et un premier signal de multiplication complexe en quadrature de phase, en exécutant une multiplication complexe pour des signaux de canal reçus en phase et en lo quadrature de phase, et des coefficients en phase et en quadrature de phase; des moyens de générateur de signal de référence (512) pour générer un signal de référence; des moyens de calculateur d'erreur (513) pour délivrer en sortie un signal d'erreur en phase et un signal d'erreur en quadrature de phase en calculant une erreur de phase d'après les premiers signaux de multiplication complexe en phase et en quadrature de phase et le signal de référence; des moyens de retard (514) pour délivrer en sortie un signal de retard en phase et un signal de retard en quadrature de phase en retardant les signaux de canal reçu en phase et en quadrature de phase; des moyens de contrôleur de gain (515) pour délivrer en sortie un signal de contrôle de gain en phase et un signal de contrôle de gain en quadrature de phase en contrôlant le gain des signaux de retard en phase et en quadrature de phase; des deuxièmes moyens de multiplieur complexe (516) pour délivrer en sortie un deuxième signal de multiplication complexe en phase et un deuxième signal de multiplication complexe en quadrature de phase en effectuant une multiplication complexe pour les signaux d'erreur en phase et en quadrature de phase et les signaux de contrôle de gain en phase et en quadrature de phase; des moyens d'additionneur (517) pour délivrer en sortie des coefficients en phase et en quadrature de phase mis à jour après avoir respectivement additionné les deuxièmes signaux de multiplication complexe en phase et en quadrature de phase et les coefficients en phase et en quadrature de phase; des moyens de générateur d'adresse (518) pour générer un signal d'adresse d'écriture et un signal d'adresse de lecture; des moyens de stockage (519) pour stocker les coefficients en phase et en quadrature de phase mis à jour, en fonction du signal d'adresse d'écriture, et délivrer en sortie les coefficients mis à jour stockés en fonction du signal d'adresse de lecture; des moyens de générateur de coefficients initiaux (521) pour générer des coefficients initiaux; des moyens de générateur de signal de sélection (520) pour générer un signal de sélection en fonction d'un signal de synchronisation de symboles; et des moyens de multiplexage (522) pour sélectionner l'un des coefficients initiaux provenant desdits moyens de générateur de coefficients initiaux (521) et des coefficients mis à jour provenant desdits moyens de stockage (519), en fonction du signal de sélection, pour délivrer auxdits premiers moyens de multiplieur complexe (511) en tant que coefficients en
phase et en quadrature de phase.
2. Egaliseur de canal adaptatif selon la revendication 1, caractérisé en ce que lesdits premiers moyens de multiplieur complexe (511) 2 o comprennent: un premier filtre FIR (61) pour délivrer en sortie un premier signal de filtrage en filtrant le signal de canal en phase comme coefficient en phase; un deuxième filtre FIR (62) pour délivrer en sortie un deuxième signal de filtrage en filtrant le signal de canal en phase comme coefficient en quadrature de phase; un troisième filtre FIR (63) pour délivrer en sortie un troisième signal de filtrage en filtrant le signal de canal en quadrature de phase comme coefficient en quadrature de phase; un quatrième filtre FIR (64) pour délivrer en sortie un quatrième signal 3 0 de filtrage en filtrant le signal de canal en quadrature de phase comme coefficient en phase; un additionneur (65) pour additionner le premier signal de filtrage et le troisième signal de filtrage; et un soustracteur (66) pour soustraire le deuxième signal de filtrage du
quatrième signal de filtrage.
3. Egaliseur de canal adaptatif selon la revendication 2, caractérisé en ce que chacun desdits premier à quatrième filtres FIR (61-64) sont mis en
oeuvre par 1 prise.
4. Egaliseur de canal adaptatif selon la revendication 1, caractérisé en ce que le signal de référence généré par lesdits moyens de générateur de
signal de référence (512) est un signal SPC.
5. Egaliseur de canal adaptatif selon la revendication 1, caractérisé en ce que lesdits moyens de générateur de signal de sélection (520) comptent des symboles en fonction du signal de synchronisation de symboles, délivrent en sortie le signal de sélection pour sélectionner les coefficients initiaux jusqu'au quatrième symbole, tout en délivrant en sortie le signal de sélection pour sélectionner les coefficients mis à jour en commençant par le
cinquième symbole.
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