FR2845228A1 - Agencement de circuits et procede pour compenser des perturbations dans un signal genere au moyen d'une modulation multitonalite discrete - Google Patents

Abstract

Le dispositif pour compenser des perturbations dans un signal généré par une modulation multitonalité discrète comporte des circuits additionneurs (18,19) recevant un premier vecteur de signal d'erreur et additionnant ce vecteur à un premier vecteur de signal pour générer un vecteur de signal dont l'erreur est corrigée (an*,bn*), et des circuits multiplicateurs (14,15, 16,17) installés en amont des circuits additionneurs (18,19) et multipliant le premier vecteur de signal d'erreur par des coefficients ajustables (Caa(n), Cba(n), Cbb(n),Cab(n), le vecteur de signal d'erreur étant un vecteur non utilisé pour la transmission de données.Application notamment à la transmission de données à fréquences multiples.

Description

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L'invention concerne un agencement de circuits ou montage pour compenser des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète et un procédé pour compenser des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète.

La modulation multitonalité discrète (DMT) - également ,désignée comme étant une modulation à porteuses multiples - est un procédé de modulation qui est particulièrement approprié pour la transmission de données par l'intermédiaire de canaux présentant une distorsion linéaire. Par rapport à des procédés dits à porteuse unique, comme par exemple une modulation d'amplitude, qui ne comporte qu'une seule fréquence porteuse, une multiplicité de fréquences porteuses sont utilisées dans une modulation multitonalité discrète. Dans ce type de modulation, un signal est constitué de nombreux signaux sinusoïdaux, chaque signal individuel comportant une seule fréquence porteuse et étant modulé en amplitude et en phase au moyen d'une modulation d'amplitude en quadrature (QAM).

Ceci fournit une multiplicité de signaux produits selon une modulation d'amplitude en quadrature ou de signaux modulés selon une modulation QAM. Dans cet agencement, le nombre particulier de bits peut être transmis avec chaque fréquence porteuse. En réponse de la souplesse de l'adaptation de la cadence de données ou du spectre de transmission envoyé au canal de transmission ou à l'environnement d'interférence, on peut obtenir des avantages par rapport à des procédés à une seule porteuse. On utilise une modulation multitonalité discrète par exemple pour la diffusion audio numérique (DAB) avec la désignation OFDM (sigle tiré de l'anglais Orthogonal Frequency Division Multiplex, c'est-à-dire multiplexage par répartition orthogonale des fréquences) et pour la transmission de données par l'intermédiaire de lignes téléphoniques comme par exemple dans le système ADSL (sigle tiré de l'anglais

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Asymmetric Digital Subscriber Line, c'est-à-dire ligne d'abonné numérique dissymétrique).

Dans le système ADSL, des données sont transmises à l'aide d'un signal modulé selon une modulation DMT depuis un centre de commutation vers un abonné avec une connexion analogique par l'intermédiaire du réseau téléphonique. Dans ce contexte, des normes ETSI et ANSI spécifient que chaque fréquence porteuse possède une largeur de bande d'environ 4 kHz et transporte un maximum de 15 bits/s/Hz. Le nombre réel de bits/s/Hz peut être différent pour chaque fréquence porteuse en raison du fait que le débit de données et le spectre de transmission peuvent être adaptés au canal de transmission.

Un système de transmission DMT comporte un codeur qui combine les bits d'un signal de données numériques en série devant être transmis en des blocs. En fonction du cadrage d'échelle de la modulation QAM, un nombre complexe est affecté dans chaque cas à un nombre particulier de bits dans un bloc. Un nombre complexe représente une fréquence porteuse mi = i/T, avec i = 1,2, ..., N/2 de la modulation multitonalité discrète, toutes les fréquences porteuses fi étant distribuées de façon équidistante. T est la période d'un bloc. Les fréquences porteuses représentées par les vecteurs de signal sont amenées par transformation dans le domaine temporel au moyen d'une transformation de Fourier inverse (IFT), dans laquelle ils représentent directement N échantillons d'un signal DMT devant être transmis. Les vecteurs de signal complexe peuvent être considérés comme ayant des amplitudes complexes d'oscillations en cosinus (partie réelle) et d'oscillation sinusoïdales (partie imaginaire) devant être émises à l'intérieur d'un bloc. Si une puissance de 2 est sélectionnée pour N, la transformée de Fourier rapide inverse (IFFT) peut être utilisée pour réaliser la transformation dans le domaine temporel, qui réduit fortement la dépense de mise en oeuvre.

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Après la transformée de Fourier rapide inverse, un préfixe cyclique est appliqué, lors de laquelle les derniers M (M < N) échantillons sont à nouveau annexés au début d'un bloc. Il en résulte qu'un signal périodique est simulé pour un récepteur lorsque le rétablissement généré par un canal de transmission a diminué au bout de M échantillons conformément à une durée T-M/N. La quantité d'égalisation requise dans le récepteur peut être fortement réduite au moyen du préfixe cyclique étant donné qu'après la démodulation dans le récepteur, il suffit d'appliquer une multiplication par la fonction de transfert inverse du canal de transmission pour éliminer les distorsions linéaires du canal de transmission. Ceci requiert une multiplication complexe ou quatre multiplications réelles pour chaque fréquence porteuse.

Dans le système ADSL, le canal de transmission est une ligne bifilaire (fils de cuivre jumelés). Par rapport à la longueur d'un bloc, la ligne bifilaire requiert un long intervalle de temps pour le rétablissement, qui requiert un préfixe cyclique relativement grand. D'autre part, la capacité de transmission additionnelle requise par le préfixe cyclique doit être aussi faible que possible. Avec une longueur de bloc N = 512, un préfixe cyclique M = 32 est spécifié pour le système ADSL. Cependant, la régénération de la ligne bifilaire n'a pas encore diminué au bout de M = 32 valeurs.

Il en résulte qu'il apparaît dans le récepteur des perturbations, qui ne peuvent pas être éliminées par un égaliseur dans le domaine des fréquences.

De telles perturbations peuvent être réduites dans le récepteur à l'aide de dispositions spéciales de traitement des signaux. A cet effet, un égaliseur dans le domaine temporel (TDEQ) est connecté en avant d'un démodulateur. L'égaliseur dans le domaine temporel est agencé sous la forme d'un filtre transversal numérique comportant

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des coefficients ajustables. La fonction de l'égaliseur dans le domaine temporel consiste à réduire la régénération du canal de transmission ou respectivement réduire la réponse impulsionnelle de l'ensemble du système, qui est constitué par un émetteur, le canal d'émission et l'égaliseur dans le domaine temporel. Par conséquent le nombre de valeurs de réponse impulsionnelle du filtre transversal numérique doit être inférieur au nombre M des échantillons du préfixe cyclique, si cela est possible. On peut trouver l'agencement de tels égaliseurs dans le domaine temporel dans Al-Dhahir, N., Ciofi, J. M., "Optimum Finite-Length Equalization for Multicarrier Transceivers", IEEE Trans. on Comm., Vol. 44, N 1, Janvier 1996. Un inconvénient de tels égaliseurs dans le domaine temporel est cependant la complexité élevée du circuit additionnel, qui est due au nombre élevé de coefficients (entre 20et 40 coefficients) présentés par le filtre transversal numérique utilisé en tant qu'égaliseur dans le domaine temporel. Un autre inconvénient de tels égaliseurs dans le domaine temporel dépend d'un calcul élevé, qui est d'environ 50 à 100 millions de multiplications par seconde avec une longueur de filtre de 20 à 40 coefficients et est lié à la complexité élevée correspondante des circuits. En outre, chaque coefficient peut être ajusté pour l'adaptation du filtre transversal numérique.

La figure 5, annexée à la présente demande, représente un agencement de circuit décrit dans DE 199 01 465 pour compenser, au niveau de l'extrémité du récepteur, des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète. Un convertisseur série/parallèle 1 reçoit des échantillons numériques d'un signal IN généré au moyen d'une modulation multitonalité discrète. Le convertisseur série/parallèle 1 forme des blocs à partir des échantillons numériques délivrés, un bloc possédant une multiplicité de N signaux parallèles qui

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sont délivrés à un démodulateur 3, N devant être une puissance de 2.

Le démodulateur 2 est un démodulateur à transformation de Fourier rapide, qui convertit la multiplicité de N signaux parallèles envoyés dans le domaine temporel en une multiplicité de n fréquences porteuses fl - fn dans le domaine des fréquences, chaque fréquence porteuse étant utilisée pour une modulation d'amplitude en quadrature (QAM) dans la modulation multitonalité discrète. Chaque fréquence porteuse possède un vecteur de signal ai, bl à an, bn. Chaque vecteur de signal présente deux éléments qui représentent une partie réelle et une partie imaginaire d'un nombre complexe. La quantité et la phase du nombre complexe sont associées au signal modulé selon une modulation QAM, au-dessous de la fréquence porteuse. La fréquence porteuse respective est également désignée sous l'expression canal de fréquence ou sous le terme canal.

Dans le système ADSL par exemple parmi 256 fréquences porteuses qui, dans chaque cas, sont séparées de 4,3125 kHz, les fréquences porteuses 7 à 250, qui correspondent à un spectre de fréquences allant de 30,1875 kHz à 1078,125 kHz, sont utilisées pour la transmission de signaux et la gamme des fréquences inférieures jusqu'à une valeur de 4 kHz est utilisée pour la transmission de la voix.

D'une manière correspondant à la multiplicité de vecteurs de signaux hautes fréquences porteuses, n égaliseurs dans le domaine des fréquences 3-1, .., 3-n (FDEQ) sont prévus pour l'égalisation des vecteurs a1, b1 à an, bn.

Un égaliseur dans le domaine des fréquences est utilisé pour l'égalisation du canal d'un vecteur de signal.

L'égaliseur dans le domaine des fréquences multiplie son signal d'entrée par la valeur de la fonction de transfert de canal complexe inverse respectif. A cet effet, chaque égaliseur dans le domaine des fréquences peut être adapté à

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la caractéristique de transfert du canal de transmission, qui est spécifique à une fréquence porteuse. A la sortie de chaque égaliseur dans le domaine des fréquences 3-1,..., 3-n, un vecteur de signal égalisé ai', bi' à an', bn' est présent dans tous les cas.

Chaque égaliseur dans le domaine des fréquences 3-1,..., 3-n est suivi, dans tous les cas, respectivement par un circuit de décision 4-1 ou 4-n. Un circuit de décision décide quel état de signal dans l'espace des états du signal des fréquences porteuses modulées selon la modulation QAM est affecté à un vecteur de signal fourni. Un état de signal correspond à un vecteur de signal à valeurs discrètes a1", b1" à an" , bn" , qui possède une amplitude discrète en valeur et une phase discrète en valeur. Le facteur décisif pour une affectation correcte d'un vecteur de signal à un vecteur de signal à valeur discrète est un vecteur de signal, qui est perturbé aussi peu que possible par la transmission.

Chaque circuit de décision 4-1, ..., 4-n est suivi dans tous les cas par un circuit décodeur respectif 5-1 ou 5-n. Un circuit décodeur décode les signaux binaires OUTO à OUTn contenus dans le vecteur de signal, à partir d'un vecteur de signal à valeurs discrètes fourni a1", b1" à an , bn".

Un vecteur de signal ai', b1' égalisé arbitrairement est utilisé en tant que vecteur de signal de référence. Le canal de fréquences affecté au vecteur de signal de référence est par conséquent désigné comme étant le canal de fréquences de référence. Le vecteur de signal de référence du canal de fréquences de référence est converti en un vecteur de signal de référence à valeurs discrètes a1", bill par le premier circuit de décision 4-1.

Le vecteur de signal de référence est utilisé pour corriger la totalité d'autres vecteurs de signaux. Ceci est possible en raison de la dépendance mutuelle des vecteurs de signaux

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individuels .

A partir du vecteur de signal de référence, un vecteur de signal d'erreur est produit, ce vecteur étant utilisé pour corriger tous les autres vecteurs de signaux.

Dans ce but, la partie réelle a1' et la partie réelle à valeurs discrètes a1" du vecteur de signal de référence sont envoyées à un premier circuit soustracteur 6 et sont soustraites l'une de l'autre. A la sortie du premier soustracteur 6, une partie réelle #a1 d'un nombre complexe est présente, cette partie représentant le signal d'erreur contenu dans le vecteur de signal d'erreur Aa1, #b1. La partie imaginaire b1' et la partie imaginaire à valeurs discrètes b1" du vecteur de référence sont envoyées de façon correspondante à un second circuit soustracteur 7. A la sortie du second circuit soustracteur 7, une partie imaginaire #b1 du nombre complexe est présente, cette partie représentant le signal d'erreur contenu dans le vecteur de signal d'erreur #a1, #b1. La formule servant à former les éléments du vecteur de signal d'erreur à partir des éléments du vecteur de signal de référence est :

Aai = ai' = al" et Ab, = bl' - bl"
Cependant le vecteur de signal d'erreur #a1, #b1 est adapté au vecteur de signal devant être corrigé à l'aide de coefficients et est additionné, à des fins de correction, au vecteur de signal correspondant à un canal de fréquence devant être corrigé.

Dans le texte qui suit, ce procédé va être décrit dans le cas de l'exemple d'un canal de fréquences arbitraire, qui correspond à un vecteur de signal égalisé an ' , bn' . Chaque canal de fréquences est corrigé en dehors du canal de fréquences qui présente un vecteur de signal de référence. La partie réelle #a1 du vecteur de signal d'erreur est envoyée à un premier circuit multiplieur 8 et, en parallèle, à un second circuit multiplieur 11. Le premier circuit multiplieur 8 multiplie la partie réelle

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#a1 du vecteur de signal d'erreur par un premier coefficient Caa (n). Le second circuit multiplieur 11 multiplie la partie réelle #a1 du vecteur de signal d'erreur par un second coefficient Cab (n). La partie imaginaire #b1 du vecteur de signal d'erreur est envoyée à un troisième circuit multiplicateur 9 et, en parallèle, à un quatrième circuit multiplicateur 10. Le troisième circuit multiplicateur 9 multiplie la partie imaginaire "b1 du vecteur de signal d'erreur par un troisième coefficient Cba(n). Le quatrième circuit multiplieur 10 multiplie la partie imaginaire #b1 du vecteur de signal d'erreur par un quatrième coefficient Cbb(n).

Les signaux de sortie du premier circuit multiplieur 8 et du troisième circuit multiplieur 9 sont envoyés à un premier circuit additionneur 12. Une partie réelle an' du vecteur de signal égalisé an', bn', qui est présent à la sortie d'un égaliseur dans le domaine des fréquences 3-n est également envoyée au premier circuit additionneur 12. Le premier circuit additionneur 12 additionne les trois signaux envoyés à une partie réelle dont l'erreur est corrigée an* du vecteur de signal. Les signaux de sortie du second circuit multiplieur 11 et du quatrième circuit multiplieur 10 sont envoyés à un second circuit additionneur 13. Le second circuit additionneur 13 est également alimenté par une partie imaginaire bn' du vecteur de signal égalisé an', bn', qui est présent à la sortie du second égaliseur dans le domaine des fréquences 3-n. Une partie imaginaire dont l'erreur est corrigée bn* du vecteur de signal est présente à la sortie du second circuit additionneur 13, qui additionne les trois signaux envoyés.

Le procédé décrit ci-dessus peut être exprimé par les formules suivantes an* = an' + Caan . #a1 + Cban . #b1 bn* - bn' + Cabn . #a1 + Cbbn . #b1

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La partie réelle an*, dont l'erreur est corrigée, et la partie imaginaire bn*, dont l'erreur est corrigée, du vecteur de signal dont l'erreur est corrigée an*, bn*, sont envoyées à un second circuit de décision 4-n qui convertit la partie réelle an*, dont l'erreur est corrigée, et la partie imaginaire bn*, dont l'erreur est corrigée, en une partie réelle à valeur discrète an" ou respectivement en une partie imaginaire à valeur discrète bn" d'un vecteur de signal à valeurs discrètes an", bn". Le vecteur de signal à valeur discrète an", bn" est envoyé à un circuit décodeur 5-n. Le circuit décodeur 5-n décode le signal OUTn à partir du vecteur de signal fourni.

Dans ce procédé, pour chaque vecteur de signal indépendamment du vecteur de signal de référence, le vecteur de signal d'erreur est pondéré en fonction du canal de fréquences devant être corrigé et est additionné au vecteur de signal égalisé associé au canal de fréquences.

Les coefficients de pondération Caan, Cban, Caban et Cbbnpour pondérer le vecteur de signal d'erreur peuvent être ajustés pas-à-pas au moyen d'un algorithme itératif servant à minimiser l'erreur, comme par exemple l'erreur d'algorithme de l'erreur quadratique moyenne (MSE).

Caan(k) = Caan(k-1) - g . Aai(k) . #an(k) Cbbn(k) = Cbbn(k-1) - g . Abi(k) . Abn(k) (1) Cabn(k) = Cabn(k-1) - g . Aai(k) . Abn(k) Cban(k) = Cban(k-1) - g . Abi(k) . Aan(k) k désigne un temps discret et g spécifie une variable de correction. Pour calculer les coefficients de pondération Caan, Cban, Cabnet Cbbn conformément aux équations (1) , il est nécessaire de disposer à la fois du vecteur de signal d'erreur #a&, #b1 du vecteur de signal de référence et d'un vecteur de signal d'erreur #an, #bn du n-ème canal devant être corrigé. Le vecteur de signal d'erreur #an, #bn du n-ème canal devant être corrigé est alors formé en fonction du vecteur de signal d'erreur du canal de fréquence de

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référence.

Si un vecteur de signal doit seulement être corrigé dans la bande des fréquences inférieures, un algorithme simplifié avec des coefficients de pondération symétriques Caan, Cban, Cabn et Cbbn est suffisant. Ceci peut être le cas par exemple lorsqu'on utilise un égaliseur dans le domaine temporel, qui est situé en amont du démodulateur 2 et du convertisseur série/parallèle 1. Les exigences concernant l'égaliseur dans le domaine temporel sont alors plus faibles que les exigences concernant un égaliseur dans le domaine temporel sans compensation de perturbation. Dans ce cas, les coefficients de pondération Caan,Cban, Cabn et Cbbn sont alors calculés comme suit .

Cbbn(k) = Caan (k-1) (2a) Cban(k) = -Cabn(k-1)
En raison de la symétrie des coefficients de pondération, l'espace de mémoire requis pour mémoriser les coefficients de pondération est avantageusement réduit.

Dans ce cas, l'algorithme pour l'ajustement est le suivant :

Cbbn (k) = Caan (k-1) - 9. (Aal (k) Aan (k) + .6.b1 (k). Dbn (k) ) Cban (k) - -Cabn (k-1) - g.(Aai(k). Abn(k) - .6.b1 (k)..6.an (k) ) (2b)
Pour simplifier la multiplication, la variable de correction g est choisie en tant que puissance de 2-P. Il en résulte que l'on peut utiliser un simple registre à décalage pour la multiplication par la variable de correction. On peut obtenir une autre simplification en utilisant uniquement le signe pour la partie réelle #al et la partie imaginaire #b1 d'un vecteur de signal d'erreur (ceci s'applique également à l'algorithme simplifié conformément aux équations (2b)). Les multiplications entre parenthèses des équations (2b) sont par conséquent réduites à une opération sur un bit.

Un avantage de ce procédé réside dans la dépense

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réduite de réalisation étant donné que la compensation doit être exécutée à la cadence d'horloge de bloc du démodulateur FFT et non à la cadence d'horloge de la fréquence d'échantillonnage, et que d'autre part les coefficients peuvent être ajustés de façon simple.

Une analyse précise du procédé de compensation décrit précédemment en référence à la figure 5 montre cependant qu'une extinction complète de l'erreur provoquée par le rétablissement du canal de transmission, en utilisant le canal de fréquence de référence, est possible uniquement dans les conditions suivantes : 1) Le rétablissement doit avoir diminué après un bloc du démodulateur FFT; et 2) Il doit être possible de décrire le canal de transmission en utilisant des filtres d'émission et de réception au moyen d'une fonction de transfert du second ordre ou respectivement il doit être possible de décrire le rétablissement au moyen d'une équation différentielle linéaire du second ordre avec des coefficients constants.

Etant donné que la première condition est habituellement satisfaite mais que la seconde condition n'est habituellement pas satisfaite, l'erreur provoquée par le rétablissement ne peut également pas être complètement éliminée au moyen de l'agencement de circuits de la figure 5. Une erreur résiduelle subsiste. Un inconvénient de l'agencement de circuits de la figure 5 réside par conséquent dans le fait que, dans des systèmes avec un mauvais rétablissement, il peut ne pas être possible de compenser le rétablissement avec la précision nécessaire de sorte que le procédé décrit précédemment et l'agencement de circuits décrit ci-dessus peut être utilisé uniquement à un degré limité à ces cas.

Un autre inconvénient de l'agencement de circuits de la figure 5 réside dans le fait que le canal de fréquence du vecteur de signal de référence, c'est-à-dire

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le canal de fréquence de référence, ne peut pas être utilisé complètement pour la transmission de données étant donné qu'il n'est pas compensé. En outre, une décision erronée entraînée par le canal de fréquence de référence peut conduire à une multiplication d'erreurs dans le bloc FFT considéré.

Un autre inconvénient de l'agencement de circuits de la figure 5 réside dans le fait que son circuit est très complexe.

Le but de la présente invention est de fournir un procédé pour compenser des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète et un agencement de circuits pour la mise en oeuvre du procédé, qui soient simples et permettent une transmission de données efficace et sans erreur.

Cet objectif est atteint, selon un premier aspect, à l'aide d'un agencement de circuits pour compenser des perturbations dans un signal généré au moyen d'une modulation à multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, et chaque fréquence porteuse présentant un vecteur de signal, caractérisé en ce qu'il comprend une multiplicité de premiers circuits additionneurs, la multiplicité de premiers circuits additionneurs étant alimentés par un premier vecteur de signal d'erreur et la multiplicité de premiers circuits additionneurs additionnant le premier vecteur de signal d'erreur à au moins un premier vecteur de signal pour générer un premier vecteur de signal dont l'erreur est corrigée; et une multiplicité de premiers circuits multiplieurs, qui sont disposés en amont de la multiplicité de premiers circuits additionneurs et multiplient le premier vecteur de signal d'erreur par des

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coefficients ajustables, le premier vecteur de signal d'erreur étant un vecteur de signal d'une fréquence porteuse, qui n'est pas utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un développement préféré de l'agencement de circuits, le premier vecteur de signal d'erreur est un vecteur de signal d'une fréquence porteuse qui, dans le domaine des fréquences, est adjacente à une fréquence porteuse qui est utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un autre développement préféré de l'agencement de circuits, le premier vecteur de signal d'erreur est un vecteur de signal d'une fréquence porteuse qui, dans le domaine des fréquences, précède directement une fréquence porteuse qui est utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un autre développement préféré de l'agencement de circuits, l'agencement de circuits comprend également au moins une autre multiplicité de premiers circuits additionneurs, qui succèdent à la multiplicité de premiers circuits additionneurs, la au moins une autre multiplicité de premiers circuits additionneurs étant alimentés, dans chaque cas, par un autre vecteur de signal d'erreur et la au moins une autre multiplicité de premiers circuits additionneurs additionnant l'autre vecteur de signal d'erreur respectif au au moins un vecteur de signal pour générer un vecteur de signal, dont l'erreur est corrigée progressivement ; au moins une autre multiplicité de premiers circuits multiplieurs qui précède la au moins une autre multiplicité de premiers circuits additionneurs et multiplient l'autre vecteur de signal d'erreur respectif par des coefficients ajustables.

Selon un autre développement préféré de l'agencement de circuits, l'autre vecteur de signal d'erreur respectif est, dans tous les cas, un vecteur de

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signal d'une fréquence porteuse, qui n'est pas utilisé pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un autre développement préféré de l'agencement de circuits, l'autre vecteur de signal d'erreur respectif est, dans tous les cas, une version précédente d'un vecteur de signal d'erreur.

Selon un autre développement préféré de l'agencement de circuits, l'agencement de circuits comporte au moins un circuit tampon pour mémoriser une version précédente du vecteur de signal d'erreur.

Selon un autre développement préféré de l'agencement de circuits, l'agencement de circuits comprend également un circuit de décision, qui réalise le mappage du premier vecteur de signal dont l'erreur est corrigée en un premier vecteur de signal à valeur discrète; et un circuit soustracteur servant à former un second vecteur de signal d'erreur, qui soustrait le premier vecteur de signal et le premier vecteur de signal à valeur discrètes l'un de l'autre, le second vecteur de signal d'erreur étant utilisé pour générer un second vecteur de signal dont l'erreur est corrigée (a2*,b2*) d'un second vecteur de signal d'une fréquence porteuse, qui est directement adjacente à la fréquence porteuse du premier vecteur de signal.

Selon un autre développement préféré de l'agencement de circuits, l'agencement de circuit comprend également une multiplicité de seconds circuits additionneurs, la multiplicité de seconds circuits additionneurs étant alimentée par le second vecteur de signal d'erreur, et la multiplicité de seconds circuits additionneurs additionnant le second vecteur de signal d'erreur au second vecteur de signal pour générer le second vecteur de signal dont l'erreur est corrigée; et une multiplicité de seconds circuits multiplieurs, qui précèdent la multiplicité de seconds circuits additionneurs

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et multiplient le second vecteur de signal d'erreur par des coefficients ajustables.

Selon un autre développement préféré de l'agencement de circuits, l'agencement de circuits comprend également un autre circuit de décision, qui réalise le mappage du second vecteur de signal dont l'erreur est corrigée en un second vecteur de signal à valeurs discrètes ; et un autre circuit soustracteur pour former un troisième vecteur de signal d'erreur, qui soustrait le second vecteur de signal et le second vecteur de signal à valeurs discrètes l'un de l'autre, le troisième vecteur de signal d'erreur étant utilisé pour générer un troisième vecteur de signal dont l'erreur est corrigée d'un troisième vecteur de signal d'une fréquence porteuse qui est directement adjacente à la fréquence porteuse du second vecteur de signal.

L'invention concerne également, selon un second aspect, un agencement de circuits pour compenser des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, chaque fréquence porteuse présentant un vecteur de signal, caractérisé en ce qu'il comprend des circuits de décision qui sont alimentés, dans tous les cas, par un vecteur de signal de référence et qui réalisent le mappage du vecteur de signal de référence respectif en un vecteur respectif de signal de référence à valeur discrètes; des circuits de soustraction pour former un vecteur de signal d'erreur respectif et qui soustraient le vecteur de signal de référence respectif et le vecteur respectif de signal à valeurs discrètes l'un de l'autre ; groupes de premiers circuits additionneurs, chaque groupe de premiers circuits

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additionneurs étant, dans tous les cas, alimenté par un signal d'erreur et les groupes de premiers circuits additionneurs additionnant le vecteur de signal d'erreur respectif à au moins un vecteur de signal de manière à générer un vecteur de signal, dont l'erreur est corrigée progressivement; et des groupes de premiers circuits multiplieurs, qui, dans tous les cas, précèdent un groupe de premiers circuits additionneurs et multiplient le vecteur de signal d'erreur respectif par des coefficients ajustables.

Selon un autre développement préféré des agencements de circuits, les coefficients ajustables peuvent être ajustés au moyen d'une variable de correction.

Selon un autre développement préféré des agencements de circuits, une puissance de 2 est sélectionnée pour la variable de correction.

L'invention concerne également un procédé pour compenser des perturbations produites dans un signal généré par une modulation multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, chaque fréquence porteuse présentant un vecteur de signal, caractérisé en ce qu'il comprend les étapes suivantes consistant à : multiplier au moins un signal d'erreur par des coefficients ajustables; et additionner le au moins un vecteur de signal d'erreur multiplié par les coefficients ajustables à au moins un vecteur de signal de manière à produire un vecteur de signal dont l'erreur est corrigée, le au moins un vecteur de signal d'erreur étant un vecteur de signal d'une fréquence porteuse, qui n'est pas utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un développement préféré du procédé, le

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premier vecteur de signal d'erreur est un vecteur de signal d'une fréquence porteuse qui, dans le domaine des fréquences, est adjacente à une fréquence porteuse qui est utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un développement préféré du procédé, le premier vecteur de signal d'erreur est un vecteur de signal d'une fréquence porteuse qui, dans le domaine des fréquences, précède directement une fréquence porteuse qui est utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

Selon un développement préféré du procédé, le procédé présente également les étapes suivantes consistant à multiplier par un autre vecteur de signal d'erreur respectif par des coefficients ajustables, et additionner l'autre vecteur de signal d'erreur respectif multiplié par les coefficients ajustables au au moins un vecteur de signal pour générer un vecteur de signal dont l'erreur est corrigée progressivement.

Selon un développement préféré du procédé, l'autre vecteur de signal d'erreur respectif est, dans tous les cas, un vecteur de signal d'une fréquence porteuse, qui n'est pas utilisée pour la transmission de données par l'intermédiaire du canal de transmission.

Selon un développement préféré du procédé, l'autre vecteur de signal d'erreur respectif est, dans tous les cas, une version précédente d'un vecteur de signal d'erreur particulier.

Selon un développement préféré du procédé, le procédé présente également les étapes suivantes consistant à transformer par mappage le premier vecteur de signal dont l'erreur est corrigée en un premier vecteur de signal à valeurs discrètes, et soustraire le premier vecteur de signal et le premier vecteur de signal à valeurs discrètes l'un de l'autre de manière à former un second vecteur de

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signal d'erreur, le second vecteur de signal d'erreur étant utilisé pour générer un second vecteur de signal dont l'erreur est corrigée d'un second vecteur de signal d'une fréquence porteuse qui est directement adjacente à la fréquence porteuse du premier vecteur de signal.

Selon un développement préféré du procédé, le procédé présente également les étapes suivantes consistant à multiplier le second vecteur de signal d'erreur par des coefficients ; et additionner le second vecteur de signal d'erreur multiplié par les coefficients ajustables au second vecteur de signal pour générer le second vecteur de signal dont l'erreur est corrigée.

Selon un développement préféré du procédé, le procédé présente également les étapes suivantes consistant à transformer par mappage le second vecteur de signal dont l'erreur est corrige en un second vecteur de signal à valeurs discrètes; et soustraire le second vecteur de signal et le second vecteur de signal à valeurs discrètes l'un de l'autre pour former un troisième vecteur de signal d'erreur, le troisième vecteur de signal d'erreur étant utilisé pour générer un troisième vecteur de signal dont l'erreur est corrigée d'un troisième vecteur de signal d'une fréquence porteuse qui est directement adjacente à la fréquence porteuse du second vecteur de signal.

L'invention concerne également un procédé pour compenser des perturbations dans un signal généré par une modulation multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, chaque fréquence porteuse présentant un vecteur de signal, caractérisé en ce qu'il comprend les étapes suivantes consistant à transformer par mappage un vecteur de signal de référence respectif en un vecteur respectif de signal de

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référence à valeurs discrètes ; soustrairele vecteur de signal de référence respectif et le vecteur respectif de signal de référence à valeurs discrètes l'un de l'autre pour former un vecteur de signal d'erreur respectif; multiplier le vecteur de signal d'erreur respectif par des coefficients ajustables, additionner le vecteur du signal d'erreur respectif multiplié par les coefficients ajustables à au moins un vecteur de signal de manière à générer un vecteur de signal dont l'erreur est corrigée progressivement.

Selon un autre développement préféré du procédé, les coefficients ajustables peuvent être ajustés au moyen d'une variable de correction.

Selon un autre développement préféré du procédé, une puissance de deux est choisie pour la variable de correction.

Un avantage de la présente invention réside dans le fait que la dépense faite pour réaliser les agencements de circuits décrits et le procédé décrit, mesurés par un nombre de multiplications par seconde pour la correction et pour l'ajustement adaptatif, est nettement moins élevée que dans le cas des procédés et agencements de circuits actuellement utilisés.

Un autre avantage de la présente invention réside dans le fait qu'en utilisant les agencements de circuits décrits ici, il est toujours possible de réduire l'erreur résiduelle des signaux de sortie, qui est provoquée par le rétablissement d'une liaison de transmission (filtres d'émission et de réception et canal de transmission), à un degré prédéterminé. En fonction des caractéristiques de la liaison de transmission, on peut sélectionner un agencement de circuits à l'aide duquel une erreur résiduelle suffisamment faible peut être obtenue.

Un autre avantage de la présente invention réside dans le fait qu'en utilisant des vecteurs de signal

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d'erreur avec des fréquences porteuses qui ne sont pas utilisées pour la transmission de données par l'intermé- diaire du canal de transmission, il n'est pas nécessaire d'utiliser des circuits de décision et des circuits de soustraction, par ailleurs nécessaires, pour la production de vecteurs de signal d'erreur à partir de vecteurs de signal de référence avec des fréquences porteuses qui sont utilisées pour la transmission de données par l'intermédiaire du canal de transmission. Ceci simplifie considérablement l'agencement de circuits et réduit considérablement les dépenses pour sa réalisation.

D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels : - la figure 1 représente un exemple de forme de réalisation d'un agencement de circuits pour compenser des perturbations dans un signal produit au moyen d'une modulation multitonalité discrète conformément à la présente invention; - la figure 2 représente un autre exemple de forme de réalisation d'un agencement de circuits selon la présente invention; - la figure 3 représente un autre exemple de forme de réalisation d'un agencement de circuits selon la présente invention; la figure 4 représente un autre exemple de forme de réalisation d'un agencement de circuits selon la présente invention ; -la figure 5, dont il a déjà été fait mention, représente un agencement de circuits connu servant à compenser des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète.

Dans la technologie des lignes d'abonnés comme par exemple dans le système ADSL, des canaux de fréquences

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utilisés pour la démodulation FFT ne sont également pas tous utilisés pour la transmission de données. Pour pouvoir transmettre également un signal vocal analogique en même temps que le signal de données numériques par l'intermédiaire de la même ligne, les cinq à six premiers canaux de fréquences restent non utilisés dans le système ADSL. Etant donné que, par ailleurs, le vecteur de signal de n'importe quel canal de fréquence peut en principe être utilisé en tant que vecteur de signal de référence pour la compensation du rétablissement, le vecteur de signal d'un canal de fréquence non utilisé pour la transmission de données peut être également utilisé. Dans ce cas, il n'est pas nécessaire que le vecteur du signal d'erreur soit généré au moyen d'un circuit de décision. Le vecteur de signal présent à la sortie d'un démodulateur FFT pour le canal de fréquence de référence non utilisé pour la transmission de données peut être utilisé directement pour la compensation de la composante d'erreur due au rétablissement.

La figure 1 représente un premier exemple de réalisation d'un agencement de circuits selon l'invention.

L'agencement de circuits comporte un démodulateur 2 qui est alimenté par des blocs constitués par une multiplicité de N signaux parallèles, par un convertisseur série/parallèle (non représenté). Le démodulateur 2 est de préférence un démodulateur à transformée de Fourier rapide, qui convertit la multiplicité de N signaux parallèles délivrés dans le domaine temporel en une multiplicité de N fréquences porteuses fl-fn dans le domaine des fréquences. Chaque fréquence porteuse étant utilisée pour la modulation d'amplitude en quadrature (QAM) dans la modulation multitonalité discrète. Chaque fréquence porteuse présente un vecteur de signal, uniquement le vecteur de signal an, bn pour le n-ème canal de fréquence étant représenté, ce canal étant, dans ce cas, un canal de fréquence ou un canal de

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fréquence d'utilisateur utilisé pour la transmission de données. Chaque vecteur de signal présente deux éléments qui représentent une partie réelle et une partie imaginaire d'un nombre complexe. La quantité et la phase du nombre complexe sont associées au signal appliqué par modulation à la fréquence porteuse au moyen de la modulation QAM.

Un égaliseur dans le domaine des fréquences est disposé, pour chaque canal de fréquence, en aval du démodulateur 2. Dans ce cas, seul l'égaliseur dans le domaine des fréquences 3-n pour le n-ème canal de fréquence est représenté, cet égaliseur égalisant le vecteur de signal an, bn et générant, à partir de ce dernier, un vecteur de signal égalisé an', bn'.

Dans l'agencement de circuits représenté sur la figure 1, un vecteur de signal d'un canal de fréquence, qui n'est pas utilisé pour transmettre des données, est utilisé en tant que vecteur de signal de référence ar, br et est utilisé pour corriger tous les autres vecteurs de signal égalisés. Le vecteur de signal de référence ar, br est adapté au vecteur de signal devant être corrigé à l'aide de coefficients et est ajouté à ce vecteur de signal à des fins de correction. Sur la figure 1, ceci est décrit avec l'exemple du n-ème canal de fréquence. Chaque canal de fréquence distant du canal de fréquence qui présente le vecteur de signal de référence, est corrigé. Pour corriger le vecteur de signal égalisé an' , bn' , la partie réelle an du vecteur de signal de référence est envoyée à un premier circuit multiplieur 14 et, en parallèle, à un second circuit multiplieur 15. Le premier circuit multiplieur 14 multiplie la partie réelle ar du vecteur de signal de référence ar, br par un premier coefficient Caa (n). Le second circuit multiplieur 15 multiplie la partie réelle ar du vecteur de signal de référence ar, br par un second coefficient Cab (n). La partie imaginaire br du vecteur de signal de référence est envoyée à un troisième circuit

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multiplieur 16 et, en parallèle, à un quatrième circuit multiplieur 17. Le troisième circuit multiplieur 16 multiple la partie imaginaire br du vecteur du signal de référence ar, br par un troisième coefficient Cba(n) . Le quatrième circuit multiplieur 17 multiplie la partie imaginaire br du vecteur de signal de référence ar, br par un autre coefficient Cbb (n)
Les signaux de sortie du premier circuit multiplieur 14 et du troisième circuit multiplieur 16 sont envoyés au premier circuit additionneur 18. La partie réelle an' du vecteur de signal égalisé, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3n, est également envoyée au premier circuit additionneur 18. Le premier circuit additionneur 18 additionne les trois signaux envoyés à une partie réelle dont l'erreur est corrigée an* d'un vecteur de signal dont l'erreur est corrigée. Les signaux de sortie du second circuit multiplieur 15 et du quatrième circuit multiplieur 17 sont envoyés à un second circuit additionneur 19. Le second circuit additionneur 19 est également alimenté par une partie imaginaire bn' du vecteur de signal égalisé, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-n. A la sortie du second circuit additionneur 19, qui additionne trois signaux envoyés, une partie imaginaire dont l'erreur est corrigée bn* du vecteur de signal dont l'erreur est corrigée est présente. La partie réelle dont l'erreur est corrigée an* et la partie imaginaire dont l'erreur est corrigée bn* du vecteur de signal dont l'erreur est corrigée sont alors envoyées à un circuit décodeur (non représenté).

Une analyse précise montre que pour un système de transmission qui peut être décrit exactement avec une fonction de transfert d'ordre n et dont le rétablissement a été complètement retardé après un bloc du démodulateur FFT, exactement n/2 canaux de fréquences de référence sont

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requis pour compenser le rétablissement. Une fonction du second ordre (n=2) requiert par conséquent un seul canal de fréquence de référence, une fonction de transfert du quatrième ordre (n=4) requiert deux canaux de fréquences de référence et une fonction de transfert du sixième ordre (n=6) requiert trois canaux de fréquences de référence, etc. Une augmentation du nombre de canaux de fréquences de référence permet par conséquent de réduire de façon supplémentaire l'erreur résiduelle restante provoquée par le rétablissement du canal de transmission dans un système de transmission réelle.

La figure 2 représente un second exemple de forme de réalisation d'un agencement de circuits selon l'invention. Dans l'agencement de circuits représenté, m canaux de fréquences de référence sont utilisés, à la place d'un seul canal de fréquence de référence, pour réaliser la correction d'un n-ème quelconque canal de fréquence, aucun des canaux de fréquences de référence n'étant utilisé pour la transmission de données. Les fréquences porteuses des canaux de fréquences de référence, générées par le démodulateur 2, présentent des vecteurs de signal de référence air, b1r à amr, bmr. Comme dans l'exemple de la forme de réalisation de la figure 1, les m parties réelles air à amr des vecteurs respectifs de signal de référence air, bir à amr, bmr sont, dans tous les cas, envoyées à un premier circuit multiplieur 14-1 à 14-m et, dans tous les cas, à un second circuit multiplieur 15-1 à 15-m. Chaque premier circuit multiplieur 14-1 à 14-m multiplie la partie réelle air à amr du vecteur de signal de référence respectif par un

premier coefficient respectif associé Caa (l-n) à Caa (rn,n) , et chaque second circuit multiplieur 15-1 à 15-m multiplie la partie imaginaire b1r à bmr par le vecteur de signal de référence respectif par un second coefficient respectif

associé Cabl'" à Cab(m'n) Les m parties imaginaires bar à br.r des vecteurs de signal de référence respectif air, b1n à amn,

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bmr sont envoyés, dans tous les cas, à un troisième circuit multiplieur 16-1 à 16m et, dans tous les cas, à un quatrième circuit multiplieur 17-1 à 17-m. Chaque troisième circuit multiplieur 16-1 à 16-m multiplie la partie imaginaire bir à bmn du vecteur de signal de référence respectif par un troisième coefficient respectif associé

Cbaln à Cba (rn,n) , et chaque quatrième circuit multiplieur 17-n à 17-m multiplie la partie imaginaire bir à bmn du vecteur de référence respectif par un quatrième coefficient associé respectif Cbb(1,n) à Cbb (m, n)
Les signaux de sortie du premier circuit multiplieur respectif 14-1 à 14-m et du troisième circuit multiplieur respectif 16-1 à 16-m sont envoyés à un premier circuit additionneur respectif 18-1 à 18-m. Sur la base de la partie réelle an' du vecteur de signal égalisé du n-ème canal de fréquence d'utilisateur, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-n et est envoyé au circuit additionneur 18-1 des premiers circuits additionneurs 18-1 à 18-m, une partie réelle dont l'erreur est corrigée progressivement an*-l jusqu'à et y compris an*-m du vecteur de signal est délivrée sur chaque sortie d'un premier circuit additionneur 18-1 à 18-m.

Les signaux de sortie des seconds circuits multiplieurs respectifs 15-1 à 15-m et des quatrièmes circuits multiplieurs respectifs 17-1 à 17-m sont envoyés à des seconds circuits additionneurs respectifs 19-1 à 19-m.

Sur la base de la partie imaginaire bn' du vecteur de signal égalisé du n-ème canal d'utilisateur, qui est présent sur la sortie de l'égaliseur dans le domaine des fréquences 3-n et est envoyé au circuit additionneur 19-1 parmi les seconds circuits additionneurs 19-1 à 19-m, une partie imaginaire dont l'erreur est corrigée progressivement bn*-l à bn*-m du vecteur de signal est envoyée à chaque sortie du second circuit additionneur 19-1 à 19-m.

A titre de variante de cet exemple de forme de

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réalisation représentée sur la figure 2, on peut utiliser des canaux de fréquences de référence, qui sont utilisés pour la transmission de données au même instant. Dans ce cas, les signaux d'erreurs correspondants doivent être générés par un circuit de décision.

Comme cela a déjà été mentionné précédemment, l'erreur résiduelle subsistante dépend, en dehors du rétablissement, également du choix du canal de fréquence de référence. Une analyse supplémentaire plus précise montre que l'erreur résiduelle est réduite pendant la compensation du rétablissement d'un canal de fréquence quelconque si un canal de fréquence de référence, dont la fréquence est séparée, d'une distance aussi faible que possible, de ce canal de fréquence quelconque, est utilisée pour la compensation. En ce sens, il est avantageux qu'un canal de fréquence adjacent soit toujours utilisé en tant que canal de fréquence de référence pour compenser la composante de rétablissement d'un canal de fréquence d'utilisateur.

La figure 3 représente un autre exemple de forme de réalisation d'un agencement de circuits selon l'invention. En aval d'un démodulateur 2 sont disposés des égaliseurs dans le domaine des fréquences 3-1,3-2, 3-3,..., qui égalisent les vecteurs de signaux ai, bi; a2, b2; a3, b3 ... de canaux de fréquences d'utilisateurs. A titre d'exemple, seuls ces vecteurs de signal et les égaliseurs dans le domaine des fréquences sont représentés, mais un nombre quelconque de vecteur de signal ou de canaux de fréquences d'utilisateurs peuvent être traités. Comme on peut le voir sur la figure 3, un canal de fréquence amont non utilisé pour la transmission de données est utilisé pour compenser ou corriger un premier canal de fréquence d'utilisateur avec les vecteurs de signal a1, bl. Ce canal de fréquence utilisé en tant que canal de fréquence de référence présente un vecteur de signal ar, br, et les valeurs d'erreur de ce vecteur peuvent être détectées

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directement au niveau de la sortie du démodulateur 3. La partie réelle ar du vecteur de signal de référence ar, br est envoyée à un circuit multiplieur 14 et, en parallèle, à un circuit multiplieur 15. Le circuit multiplieur 14 multiplie la partie réelle ar du vecteur de signal de référence ar, br par un coefficient Caa (1). Le circuit multiplieur 15 multiplie la partie réelle ar du vecteur de signal de référence ar, br par un coefficient Cab (1). La partie imaginaire br du vecteur de signal de référence ar, br est envoyée à un circuit multiplieur 16 et, en parallèle, à un circuit multiplieur 17. Le circuit multiplieur 16 multiplie la partie imaginaire br du vecteur de signal de référence ar, br par un coefficient Caa (1), et le circuit multiplieur 17 multiplie la partie imaginaire br du vecteur de signal de référence ar, br par un coefficient Cbb ( 1).

Les signaux de sortie du circuit multiplieur 14 et du circuit multiplieur 16 sont envoyés à un circuit additionneur 18. Une partie réelle a1' du vecteur de signal égalisé du premier canal de fréquence d'utilisateur, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-1, est également envoyée au circuit additionneur 18. Le circuit additionneur 18 ajoute les trois signaux envoyés à une partie réelle dont l'erreur est corrigée ai* d'un vecteur de signal dont l'erreur est corrigée. Les signaux de sortie du circuit multiplieur 15 et du circuit multiplieur 17 sont envoyés à un circuit additionneur 19. Une partie imaginaire bl' du vecteur de signal du canal de fréquence d'utilisateur, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-1 est également envoyée au circuit additionneur 19. Le circuit additionneur 19 additionne les trois signaux envoyés à une partie imaginaire dont l'erreur est corrigée bl* du vecteur de signal dont l'erreur est corrigée. Le vecteur de signal dont l'erreur est corrigée a1*, b1* est ensuite converti en un vecteur de signal à valeurs discrètes ai",

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bi" par un premier circuit de décision 4-1.

Le premier canal de fréquence d'utilisateur comportant le vecteur de signal à valeurs discrètes a1", bill est alors utilisé en tant que canal de référence pour la correction d'un second canal de fréquence d'utilisateur adjacent. Le second canal de fréquence d'utilisateur présente un vecteur de signal a2, b2. A partir du vecteur de signal à valeurs discrètes ai", bill et du vecteur de signal égalisé a1', b1' est produit un vecteur de signal d'erreur, qui est utilisé pour corriger le vecteur de signal égalisé a2', b2' du second canal de fréquence d'utilisateur. A cet effet, la partie réelle ai' du vecteur de signal égalisé ai', b1' et la partie réelle à valeurs discrètes ai" du vecteur de signal sont envoyées à un premier circuit soustracteur 6-1 et sont soustraites l'une de l'autre. Sur une partie du premier circuit soustracteur 6-1 est présente une partie réelle #a1 d'un nombre complexe, qui représente le signal d'erreur contenu dans le vecteur de signal d'erreur #a1, #b1. La partie imaginaire bl' du vecteur de signal égalisé a1', b1' et la partie imaginaire à valeurs discrètes b1" du vecteur de signal sont envoyées de façon correspondante à un second circuit soustracteur 7-1. Sur une sortie du second circuit soustracteur 7-1, est présente une partie imaginaire #b1 du nombre complexe, qui représente le signal d'erreur contenu dans le vecteur de signal d'erreur #a1, #b1. La partie réelle #a1 du vecteur de signal d'erreur est envoyée à un circuit multiplieur 8-1 et, en parallèle, à un circuit multiplieur 11-1. Le circuit multiplieur 8-1 multiplie la partie réelle #a1 du vecteur de signal d'erreur par un coefficient Caa(2). Le circuit multiplicateur 11-1 multiplie la partie #a1 du vecteur de signal d'erreur par un coefficient Cab (2) . La partie imaginaire #b1 du vecteur de signal d'erreur est envoyée à un circuit multiplieur 9-1 et, en parallèle, à un circuit multiplieur 10-1. Le circuit

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multiplieur 9-1 multiplie la partie imaginaire #b1 du vecteur de signal d'erreur par un coefficient Cba(2) Le circuit multiplieur 10-1 multiplie la partie imaginaire #b1 du vecteur de signal d'erreur par un coefficient Cba(2)
Les signaux de sortie du circuit multiplieur 8-1 et du circuit multiplieur 9-1 sont envoyés à un circuit additionneur 12-1. La partie réelle a2' du vecteur de signal égalisé du second canal de fréquence d'utilisateur, qui est présent sur une sortie de l'égaliseur dans le domaine des fréquences 3-2, est également envoyée au circuit additionneur 12-1. Le circuit additionneur 12-1 additionne les trois signaux envoyés à une partie réelle dont l'erreur est corrigée a2* du vecteur de signal dont l'erreur est corrigée. Les signaux de sortie du circuit multiplieur 11-1 et du circuit multiplieur 10-1 sont envoyés à un circuit additionneur 13-1. Le circuit additionneur 13-1 est également alimenté par une partie imaginaire b2' du vecteur de signal égalisé du second canal de fréquence d'utilisateur, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-2. Sur une sortie du circuit additionneur 13-1, qui ajoute les trois signaux envoyés, une partie imaginaire dont l'erreur est corrigée b2* du vecteur du signal dont l'erreur est corrigée est présente. Le vecteur de signal dont l'erreur est corrigée a2*, b2* est ensuite converti en un vecteur de signal à valeur discrète a2", b2", par un circuit de décision 4-2.

Le second canal d'utilisateur comportant le vecteur de signal à valeur discrète a2", b2" est alors utilisé en tant que canal de fréquence de référence pour corriger un troisième canal de fréquence d'utilisateur adjacent. Le troisième canal de fréquence d'utilisateur présente un vecteur de signal a3, b3. A partir du vecteur de signal à valeur discrète a2", b2" et du vecteur de signal égalisé a2', b2' du second canal de fréquence

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d'utilisateur est généré un vecteur de signal d'erreur, qui est utilisé pour corriger le vecteur de signal du troisième canal de fréquence d'utilisateur.

A cet effet, la partie réelle a2' du vecteur de signal égalisé a2', b2' et la partie réelle à valeurs discrètes a2" du vecteur de signal sont envoyées à un circuit soustracteur 6-1 et sont soustraites l'une de l'autre. Sur une sortie du circuit soustracteur 6-2, une partie réelle #a2 d'un nombre complexe est présente, cette partie représentant le signal d'erreur contenu dans le vecteur de signal d'erreur #a2, #b2. La partie imaginaire b2' du vecteur de signal égalisé a2', b2' et la partie imaginaire à valeurs discrètes b2" du vecteur de signal sont envoyées de façon correspondante à un second circuit soustracteur 7-2. Sur la sortie du second circuit soustracteur 7-2 est présente une partie imaginaire #b2 du nombre complexe, qui représente le signal d'erreur contenu dans le vecteur de signal d'erreur #a2 et #b2. La partie réelle #a2 du vecteur de signal d'erreur est envoyée à un circuit multiplieur 8-2 et, en parallèle, à un circuit multiplieur 11-2. Le circuit multiplieur 8-2 multiplie la partie réelle #a2 du vecteur de signal d'erreur par un coefficient Caa (3).Le circuit multiplieur 11-2 multiplie la partie réelle #a2 du vecteur de signal d'erreur par un coefficient Cab ( La partie imaginaire #b2 du vecteur de signal d'erreur est envoyée à un circuit multiplieur 11-2 et, en parallèle, à un circuit multiplieur 10-2. Le circuit multiplieur 11-2 multiplie la partie imaginaire #b2 du vecteur de signal d'erreur par un coefficient Cba(3). Le circuit multiplieur 10-2 multiplie la partie imaginaire Ab2 du vecteur de signal d'erreur par un coefficient Cbb ( 3)
Des signaux de sortie du circuit multiplieur 8-2 et du circuit multiplieur 9-2 sont envoyés à un circuit additionneur 12-2. La partie réelle a3' du vecteur de signal égalisé du troisième signal de fréquence d'utilisa-

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teur, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-3, est également envoyée au circuit additionneur 12-2. Le circuit additionneur 12-2 ajoute les trois signaux envoyés à une partie réelle dont l'erreur est corrigée a3* du vecteur de signal dont l'erreur est corrigée. Les signaux de sortie du circuit multiplieur 11-2 et du circuit multiplieur 10-2 sont envoyés au circuit additionneur 13-2. Le circuit additionneur 13-2 est également alimenté par une partie imaginaire b3' du vecteur de signal égalisé du troisième canal de fréquence d'utilisateur, qui est présent à la sortie de l'égaliseur dans le domaine des fréquences 3-3. Sur la sortie du circuit additionneur 13-2, qui additionne les trois signaux envoyés, est présente une partie imaginaire b3*, dont l'erreur est corrigée, du vecteur de signal dont l'erreur est corrigée.

Les circuits additionneurs 12-2 et 13-2 sont suivis par un autre circuit de décision 4-3 servant à produire un vecteur de signal à valeurs discrètes a3", b3" à partir du vecteur de signal dont l'erreur est corrigée a3*, b3*. En continuant, des circuits soustracteurs 6-3 et 7-3, qui produisent un vecteur de signal d'erreur #a3, #b3 à partir du troisième vecteur de signal égalisé a3', b3' et du vecteur de signal à valeurs discrètes a3", b3", peuvent être prévus pour la correction d'un quatrième canal de fréquence d'utilisateur avec le troisième canal de fréquence d'utilisateur en tant que canal de fréquence de référence. Ceci peut se poursuivre avec un nombre quelconque de canaux de fréquences d'utilisateur. C'est toujours le canal n-1 qui est utilisé en tant que canal de fréquence de référence pour le canal n.

Les agencements de circuits selon les figures 1, 2 et 3 représentent des structures de base, à partir desquelles on peut obtenir d'autres structures. Ainsi, par exemple une structure d'égaliseur peut être spécifiée dans

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le cas où les deux derniers canaux de fréquences non encore utilisés pour la transmission de données sont utilisés en tant que canaux de fréquences de référence pour les 8 premiers canaux de fréquences d'utilisateurs, et le neuvième canal de fréquence d'utilisateur est utilisé en tant que canal de fréquence de référence pour les autres canaux de fréquences d'utilisateurs restants. Par conséquent, il est possible de spécifier un agencement de circuits qui est optimum relativement à l'erreur résiduelle minimale possible.

Comme cela a déjà été expliqué, les agencements de circuits décrits ici peuvent être utilisés uniquement pour une égalisation si le rétablissement a diminué dans un bloc délivré par le démodulateur FFT (bloc FFT). C'est habituellement le cas. Pour des systèmes de transmission avec des rétablissements qui n'ont pas diminué à l'intérieur d'un bloc FFT, par exemple en raison de la présence de fuites dans l'émetteur et/ou le récepteur, qui ont des pentes très accusées, les agencements de circuits décrits sur les figures 1, 2 et 3 peuvent être étendus et utilisés également pour l'égalisation de tels systèmes.

Pour compenser l'erreur de rétablissement, les erreurs du canal de référence des blocs FFT précédents doivent alors être utilisées en plus de l'erreur de canal de référence du bloc FFT actuel.

La figure 4 représente un autre exemple de forme de réalisation d'un agencement de circuits selon l'invention, dans lequel l'erreur du bloc FFT courant et les erreurs du bloc FET précédent sont utilisées pour réaliser une compensation d'erreurs. En rapport avec les canaux de fréquences de référence utilisés, l'agencement de circuits selon la figure 4 correspond à l'agencement de circuits conforme à la figure 1. Les agencements de circuits conformes aux figures 2 et 3 peuvent être également étendus de telle manière que non seulement l'erreur du bloc FFT

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actuel, mais également les erreurs des blocs FFT précédents sont utilisés pour la compensation. Cependant une représentation séparée de tels agencements de circuits n'est pas donnée dans le présent texte.

L'exemple de forme de réalisation est représenté pour un n-ème canal d'utilisateur. Pour la mémorisation de vecteurs de signal précédents ar-1, br-1; ar-2, br-2; ar-3, br-3,... du canal de fréquence de référence, qui n'est pas utilisé pour la transmission de données, on prévoit des circuits tampons ou des sections de cadencement 20-1,20-2, ... La partie réelle et la partie imaginaire du vecteur de signal actuel ar-1, br-1 et des vecteurs de signaux précédents ar-2 , br-2; ar-3 , br-3; ... du canal de fréquence de référence sont envoyés à des circuits multiplieurs 14 à

17 avec des coef f icients Caain'1] , Cba (n, 1) Chb{n'1] , r C ab (n, u Caa (n,2) Cba (n,2) , Cbb (n, 2) , Cab (n,2) etc., puis à des circuits additionneurs 18-1,18-2 et 19-1,19-2 de manière à générer des vecteurs successifs de signaux, dont l'erreur est corrigée progressivement an*-l, bn*-l; an*-2, bn*-2; ... à partir du vecteur de signal égalisé an', bn' du n-ème canal de fréquence d'utilisateur.

En rapport avec l'ajustement des coefficients requis pour la compensation, la procédure décrite en rapport avec la figure 5 peut être utilisée et on peut également se référer à DE 199 01 465. Tous les coefficients peuvent être ajustés de façon simple au moyen d'un algorithme d'ajustement itératif pendant l'établissement de la connexion et peuvent être également réajustés pendant la transmission de données, une adaptation en cours à toute variation du canal de transmission étant possible. Dans ce contexte, l'algorithme dit signe-à-signe, dans lequel seuls les signes des erreurs des canaux de fréquences de référence avant la compensation et les signes des erreurs des canaux de fréquences d'utilisateurs correspondantes sont utilisés, et particulièrement avantageux en rapport

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avec une forme de réalisation simple.

Par rapport au procédé d'égalisation à l'aide d'un égaliseur dans le domaine de fréquences, qui est le plus utilisé actuellement, les agencements de circuits et procédés décrits ici fournissent de meilleures caractéristiques en rapport avec des erreurs résiduelles subsistantes. Des procédés particulièrement élaborés pour ajuster les coefficients d'égaliseurs dans le domaine temporel peuvent être remplacés par un simple procédé d'ajustement itératif. Le nombre de multiplications nécessaires par seconde est plus faible étant donné que le procédé de compensation spécifié ici fonctionne dans le domaine des fréquences à la cadence d'horloge des blocs du démodulateur FFT.

En utilisant les agencements de circuits décrits ici, il est toujours possible d'obtenir une réduction de l'erreur résiduelle des signaux de sortie, qui est provoquée par le rétablissement d'une liaison de transmission (filtres d'émission et de réception et canal de transmission) à un degré prédéterminé. En fonction des caractéristiques de la liaison de transmission, on peut choisir un agencement de circuits à l'aide duquel on peut obtenir une erreur résiduelle suffisamment faible.

L'utilisation des vecteurs de signaux d'erreurs avec des fréquences porteuses qui ne sont pas utilisées pour la transmission de données par l'intermédiaire du canal de transmission, rend possible de se passer de l'utilisation de circuits de décision et de circuits de soustraction, qui sinon sont nécessaires pour la production de vecteurs de signaux d'erreurs à partir de vecteurs de signaux de référence ayant des fréquences porteuses qui sont utilisées pour la transmission de données par l'intermédiaire du canal de transmission. Ceci simplifie considérablement l'agencement des circuits et réduit le coût pour leur réalisation.

Claims (25)

REVENDICATIONS

1. Agencement de circuits pour compenser des perturbations produites dans un signal généré par une modulation multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, et chaque fréquence porteuse présentant un vecteur de signal (a1', b1';an',bn'), caractérisé en ce qu'il comprend une multiplicité de premiers circuits additionneurs (18,19;18-1,19-1), la multiplicité de premiers circuits additionneurs (18,19;18-1,19-1) étant alimentés par un premier vecteur de signal d'erreur et la multiplicité de premiers circuits additionneurs (18,19;18-1,19-1) additionnant le premier vecteur de signal d'erreur à au moins un premier vecteur de signal (an',bn';a1',b1') pour générer un premier vecteur de signal dont l'erreur est corrigée (an*, bn * ; ai*,bi*); et une multiplicité de premiers circuits multiplieurs (14,15,16,17;14-1,15-1,16-1,17-1), qui sont disposés en amont de la multiplicité de premiers circuits additionneurs (18,19;18-1,19-1) et multiplient le premier vecteur de signal d'erreur par des coefficients ajustables (Caa(n),

C (n) C (n) (n) (l,n) (1'') , Cbb (l,n) / "# p ab (l,n) C (1) C (1) C bb (1) , C ab W C aa (n,l) C ba (n,l) C bb (n, 1) i C ab (n, 1) ) ,le premier vecteur de signal d'erreur étant un vecteur de signal (ar, br; alr, blr; ar-1, br-1) d'une fréquence porteuse, qui n'est pas utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

2. Agencement de circuits selon la revendication 1, caractérisé en ce que le premier vecteur de signal d'erreur est un vecteur de signal (ar,br) d'une fréquence porteuse qui, dans le domaine des fréquences, est adjacente à une fréquence porteuse qui est utilisée pour transmettre

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les données par l'intermédiaire du canal de transmission.

3. Agencement de circuits selon l'une ou l'autre les revendications 1 et 2, caractérisé en ce que le premier recteur de signal d'erreur est un vecteur de signal (ar, br) l'une fréquence porteuse qui, dans le domaine des fréquences, précède directement une fréquence porteuse qui est utilisée pour transmettre des données par L'intermédiaire du canal de transmission.

4. Agencement de circuits selon l'une ou l'autre les revendications 1 et 2, caractérisé en ce que L'agencement de circuits présente également les caractéristiques suivantes : au moins une autre multiplicité de premiers circuits additionneurs (18-2,19-2 à 18-m, 19-m), qui succèdent à la nultiplicité de premiers circuits additionneurs (18,19; 18L,19-1), la au moins une autre multiplicité de premiers circuits additionneurs (18-2,19-2 à 18-m,19-m) étant alimentée, dans chaque cas, par un autre vecteur de signal l'erreur (a2r, b2r à amr, bmr ar-2,br-2,ar-3,br-3) et la au noins une autre multiplicité de premiers circuits additionneurs (18-2,19-2 à 18-m,19-m) additionnant l'autre recteur de signal d'erreur respectif (a2r, b2r à amr, bmr;

r-2 , br-2, ar-3 , br-3 ) au au moins un vecteur de signal (an' , bn') pour générer un vecteur de signal, dont l'erreur est corrigée progressivement (an*-2, bn*-2 à an*-m,b n*-m) ; et au moins une autre multiplicité de premiers circuits nultiplieurs (14-2,15-2,16-2,17-2 à 14-m,15-m,16-m,17-m) qui précède la au moins une autre multiplicité de premiers circuits additionneurs (18-2,19-2 à 18-m,19-m) et nultiplient l'autre vecteur de signal d'erreur respectif (a2r, b2r à amr,bmr: ar-2, br -2,ar -3, br -3) par des

coefficients ajustables (Caa (2,n) , Cba (2, n) ,Cbb (2,n) , Cab (2,n) à -, (m,n) Cba(m,n) Cbb(m,n) @ Cab (m, n) Caa(n,2) Cba(n,2) Cbb(n,2) Cab(n,2) ) .

- aa / '-ba /'-bb / *~-ab aa / '#ba / -bb / -ab

5. Agencement de circuits selon la revendication 4, caractérisé en ce que l'autre vecteur de signal d'erreur

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respectif est, dans tous les cas, un vecteur de signal (a2r,b2r à amr, bmr) d'une fréquence porteuse, qui n'est pas utilisé pour transmettre des données par l'intermédiaire du canal de transmission.

6. Agencement de circuits selon l'une ou l'autre des revendications 4 et 5, caractérisé en ce que l'autre vecteur de signal d'erreur respectif (ar-2,br-2,ar-3,br-3) est, dans tous les cas, une version précédente d'un vecteur de signal d'erreur particulier (ar-1,br-1).

7. Agencement de circuits selon la revendication 6, caractérisé en ce que l'agencement de circuits comporte au moins un circuit tampon (20-1,20-2) pour mémoriser une version précédente du vecteur de signal d'erreur (ar-l, br-1).

8. Agencement de circuits selon l'une ou l'autre des revendications 1,2 et 3, caractérisé en ce que l'agencement de circuits présente également les caractéristiques suivantes : un circuit de décision (4-1), qui réalise le mappage du premier vecteur de signal dont l'erreur est corrigée (al*,bl*) en un premier vecteur de signal à valeur discrète (a1', b1") ; et un circuit soustracteur (6-1,7-1) servant à former un second vecteur de signal d'erreur (#a1,#b1), qui soustrait le premier vecteur de signal (al',bl') et le premier vecteur de signal à valeur discrètes (al",bl") l'un de l'autre, le second vecteur de signal d'erreur (#a1,#b1) étant utilisé pour générer un second vecteur de signal dont l'erreur est corrigée (a2*,b2*) d'un second vecteur de signal (a2',b2')d'une fréquence porteuse, qui est directement adjacente à la fréquence porteuse du premier vecteur de signal (ai',bi').

9. Agencement de circuits selon la revendication 8, caractérisé en ce que l'agencement de circuit présente

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coefficients ajustables (Caa (2), Cba (2), Cbb (2), Cab (2)) .

également les caractéristiques suivantes : une multiplicité de seconds circuits additionneurs (12-1,13-1), la multiplicité de seconds circuits additionneurs (12-1,13-1) étant alimentée par le second vecteur de signal d'erreur (#a1,#b1), et la multiplicité de seconds circuits additionneurs (12-1,13-1) additionnant le second vecteur de signal d'erreur (#a1,#b1) au second vecteur de signal (a2',b2') pour générer le second vecteur de signal dont l'erreur est corrigée (a2*,b2*); et une multiplicité de seconds circuits multiplieurs (8-1,9-1,10-1,11-1),qui précèdent la multiplicité de seconds circuits additionneurs (12-1,13-1) et multiplient le second vecteur de signal d'erreur (#a1,#b1) par des

10. Agencement de circuits selon la revendication 9, caractérisé en ce que l'agencement de circuits présente également les caractéristiques suivantes : un autre circuit de décision (4-2), qui réalise le mappage du second vecteur de signal dont l'erreur est corrigée (a2*,b2*) en un second vecteur de signal à valeurs discrètes (a2",b2"); et un autre circuit soustracteur (6-2,7-2) pour former un troisième vecteur de signal d'erreur (#a2,#b2), qui soustrait le second vecteur de signal (a2',bz') et le second vecteur de signal à valeurs discrètes (a2",b2") l'un de l'autre, le troisième vecteur de signal d'erreur (#a2,#b2) étant utilisé pour générer un troisième vecteur de signal dont l'erreur est corrigée (a3*,b3*) d'un troisième vecteur de signal (a3',b3') d'une fréquence porteuse qui est directement adjacente à la fréquence porteuse du second vecteur de signal (a2',b2').

11. Agencement de circuits pour compenser des perturbations dans un signal généré au moyen d'une modulation multitonalité discrète (DMT), le signal généré

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Cb. (1, n) Cbb(l,n) , C(1.n) à Caa(m,n) Cba(m,n) i Cbb (m, n) Cab(m,n) ) .

par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, chaque fréquence porteuse présentant un vecteur de signal (a1', b1';an',bn'), caractérisé en ce qu'il comprend des circuits de décision qui sont alimentés, dans tous les cas, par un vecteur de signal de référence (alr, blr à amr, bmr) et qui réalisent le mappage du vecteur de signal de référence respectif (alr, blr à amr, bmr) en un vecteur respectif de signal de référence à valeur discrètes; - des circuits de soustraction pour former un vecteur de signal d'erreur respectif et qui soustraient le vecteur de signal de référence respectif (air,bir à amr, bmr) et le vecteur respectif de signal à valeurs discrètes l'un de l'autre; - des groupes de premiers circuits additionneurs (18- 1,19-1 à 18-m,19-m), chaque groupe de premiers circuits additionneurs (18-1,19-1 à 18-m,19-m) étant, dans tous les cas, alimenté par un signal d'erreur et les groupes de premiers circuits additionneurs (18-1,19-1 à 18-m,19-m) additionnant le vecteur de signal d'erreur respectif à au moins un vecteur de signal (an',bn';b1',b1') de manière à générer un vecteur de signal, dont l'erreur est corrigée progress ivement (an*-l,bn*-l à an*-m,bn*-m) ; et des groupes de premiers circuits multiplieurs (14-1, 15-1,16-1,17-1 à 14-m,15-m,16-m,17-m), qui, dans tous les cas, précèdent un groupe de premiers circuits additionneurs (18-1,19-1 à 18-m,19-m) et multiplient le vecteur de signal d'erreur respectif par des coefficients ajustables (Caa(1,n) , (l,n) (l,n) (l,n) (m, n) (m,n) (m,n) (m,n)\

12. Agencement de circuits selon l'une quelconque des revendications 1 à 11, caractérisé en ce que les coefficients ajustables peuvent être ajustés au moyen d'une variable de correction.

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13. Agencement de circuits selon la revendications 12, caractérisé en ce qu'une puissance de 2 est sélectionnée pour la variable de correction.

14. Procédé pour compenser des perturbations produites dans un signal généré par une modulation multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, chaque fréquence porteuse présentant un vecteur de signal (ai', b1';an',bn'), caractérisé en ce qu'il comprend les étapes suivantes consistant à : multiplier au moins un signal d'erreur par des coefficients ajustables (Caa(n) , Cba (n) Cbb(n) , Cab (n) Caa(1,n) ,

Cba (1, n) ,Cbb (1, n) Cab (1, n) (1) (1) C (1) (1). C (n,l) ba /"-bb ;'-ab "-aa -ba *# bb r '-ab / *~aa (n,l) (n,l) (n,l)'t ,.4Cba 1) Cbb 1) Cab (n, 1) ) . et additionner le au moins un vecteur de signal d'erreur multiplié par les coefficients ajustables à au moins un vecteur de signal (an',bn';ai',bi') de manière à produire un vecteur de signal dont l'erreur est corrigée (an*,bn*; an*l,bn*-l; al*,bl*), le au moins un vecteur de signal d'erreur étant un vecteur de signal (ar,br;alr,blr; ar-l,br-1) d'une fréquence porteuse, qui n'est pas utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

15. Procédé selon la revendication 14, caractérisé en ce que le premier vecteur de signal d'erreur est un vecteur de signal (ar,br) d'une fréquence porteuse qui, dans le domaine des fréquences, est adjacente à une fréquence porteuse qui est utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

16. Procédé selon l'une ou l'autre des revendications 14 et 15, caractérisé en ce que le premier vecteur de signal d'erreur est un vecteur de signal (ar,br) d'une fréquence porteuse qui, dans le domaine des fréquences,

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précède directement une fréquence porteuse qui est utilisée pour transmettre des données par l'intermédiaire du canal de transmission.

17. Procédé selon l'une ou l'autre des revendications 14 et 15, caractérisé en ce que le procédé présente également les étapes suivantes consistant à : - multiplier par un autre vecteur de signal d'erreur respectif (a2r/ b2r à amr,bmr; ar-2, br-2, ar-3, br-3) par des

coefficients ajustables (Caa (2,n) , Cba (2,n) , Cbb(2'n) , .C2' à Caa(m,n) p (m, n) Cbb (m, n) , Cab (m, n) ; Caa (n, 2) Cba(n'2) p (n,2) n (n,2)\ et - additionner l'autre vecteur de signal d'erreur respectif (a2r, b2r à amr, bmr ar-2,br-2,ar-3,br-3) multiplié par les

coefficients ajustables (Caa(2'n) , Cba (2,n) , Cbb(2'n) , Cab (2,n) à Caa (m,n) , Cba (m, n) Cbb (m, n) Cab (m,n) Caa (n,2) Cba (n,2) Cbb (n, 2) t Cab (n, 2 ) ) au au moins un vecteur de signal (an',bn') pour générer un vecteur de signal dont l'erreur est corrigée progressivement (an*-2, bn*- à an*-m,b n*-m) .

18. Procédé selon la revendication 17, caractérisé en ce que l'autre vecteur de signal d'erreur respectif est, dans tous les cas, un vecteur de signal (a2r, b2r à amr, bmr) d'une fréquence porteuse, qui n'est pas utilisée pour la transmission de données par l'intermédiaire du canal de transmission.

19. Procédé selon l'une ou l'autre des revendications 17 et 18, caractérisé en ce que l'autre vecteur de signal d'erreur respectif (ar-2, br-2,ar-3,br-3) est, dans tous les cas, une version précédente d'un vecteur de signal d'erreur particulier (ar-l,br-1).

20. Procédé selon l'une quelconque des revendications 14,15 et 16, caractérisé en ce que le procédé présente également les étapes suivantes consistant à : transformer par mappage le premier vecteur de signal dont l'erreur est corrigée (ai*,bi*) en un premier vecteur

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de signal à valeurs discrètes (ai",bi"); et soustraire le premier vecteur de signal (a1', b1') et le premier vecteur de signal à valeurs discrètes (a1",b1") l'un de l'autre de manière à former un second vecteur de signal d'erreur (#a1,#b1), le second vecteur de signal d'erreur ("a1,#b1) étant utilisé pour générer un second vecteur de signal dont l'erreur est corrigée (a2*,b2*) d'un second vecteur de signal (a2',b2') d'une fréquence porteuse qui est directement adjacente à la fréquence porteuse du premier vecteur de signal (ai',bi') .

21. Procédé selon la revendication 20, caractérisé en ce que le procédé présente également les étapes suivantes consistant à : multiplier le second vecteur de signal d'erreur (#a1,

Abi) par des coefficients ajustables (Caa (2), Cba (2), Cbb 12) Cab (2). et additionner le second vecteur de signal d'erreur (#a1, #b1) multiplié par les coefficients ajustables (Caa(2) , Cba (2) Cbb ( 2) Cab (2) au second vecteur de signal (a2',b2') pour générer le second vecteur de signal dont l'erreur est corrigée (a2*,b2*) .

22. Procédé selon la revendication 21, caractérisé en ce que le procédé présente également les étapes suivantes consistant à : transformer par mappage le second vecteur de signal dont l'erreur est corrige (a2*,b2*) en un second vecteur de signal à valeurs discrètes (a2",b2"); et soustraire le second vecteur de signal (a2',b2') et le second vecteur de signal à valeurs discrètes (a2", b2") l'un de l'autre pour former un troisième vecteur de signal d'erreur (#a2, #b2), le troisième vecteur de signal d'erreur (#a2, Ab2) étant utilisé pour générer un troisième vecteur de signal dont l'erreur est corrigée (a3*,b3*) d'un troisième vecteur de signal (a3',b3') d'une fréquence porteuse qui est directement adjacente à la fréquence

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porteuse du second vecteur de signal (a2',b2').

23. Procédé pour compenser des perturbations dans un signal généré par une modulation multitonalité discrète (DMT), le signal généré par une modulation multitonalité discrète présentant, dans le domaine des fréquences, une multiplicité de fréquences porteuses qui sont utilisées pour transmettre des données par l'intermédiaire d'un canal de transmission, chaque fréquence porteuse présentant un

vecteur de signal (ai', bl' ; an' , bn' ) , caractérisé en ce qu'il comprend les étapes suivantes consistant à transformer par mappage un vecteur de signal de référence respectif (air,bir à amr, bmr) en un vecteur respectif de signal de référence à valeurs discrètes ; soustraire le vecteur de signal de référence respectif (a1r, b1r à amr,bmr) et le vecteur respectif de signal de référence à valeurs discrètes l'un de l'autre pour former un vecteur de signal d'erreur respectif; multiplier le vecteur de signal d'erreur respectif par

des coefficients ajustables (Caa(1'n), Cba(l'n) , Cbb(l'n) , Cab(l'n) à 1-1 (n,2) Cba (m,n) n (m, n) Cab (m, n) Caa (n,2) , Cba (m,n) Cbb (m,n) , C ab (m,n)) additionner le vecteur du signal d'erreur respectif multiplié par les coefficients ajustables (Caa (1,n),

(l,n) (l,n) Cab(l,n) (n,2) (m,n) (m,n) <Tn,n)\ Ciba (1, n) / <-bb (1, n) / aab (1, n) z Laya C ba (m, n) yLbb (m, n) , Cab (m, n) a au moins un vecteur de signal (an',bn';a1',b1') de manière à générer un vecteur de signal dont l'erreur est corrigée progressivement (an*-l,bn*-l à an* -m, bn* -m) .

24. Procédé selon l'une quelconque des revendications 14 à 23, caractérisé en ce que les coefficients ajustables peuvent être ajustés au moyen d'une variable de correction.

25. Procédé selon la revendication 24, caractérisé en ce qu'une puissance de deux est choisie pour la variable de correction.