FR2623932A1 - Memoire comportant un circuit de charge de ligne de bit a impedance variable - Google Patents

Abstract

L'invention concerne la technologie des mémoires à semiconducteurs. Une mémoire vive comporte une paire de transistors PMOS 37, 38 qui constituent des résistances de charge variables pour les lignes de bit BL1 , BL2 , et un circuit de commande 39 qui donne aux transistors un niveau d'impédance bas pendant la lecture et un niveau d'impédance intermédiaire pendant l'écriture, afin d'éviter une brusque variation du courant continu dans les lignes de bit, et un abaissement de la tension sur ces dernières. Les transistors qui forment les résistances variables peuvent constituer un circuit miroir de courant en association avec un transistor MIS du circuit de commande, pour garantir l'insensibilité aux tolérances de fabrication. Application aux mémoires vives statiques.

Description

La présente invention concerne une mémoire, telle

qu'une mémoire vive statique, et elle porte plus particuliè-

rement sur une mémoire comprenant des charges de ligne de

bit à impédance variable.

On connatt un type de mémoire, tel qu'une mémoire vive statique, dans lequel on rend variable l'impédance de charge de la ligne de bit pour réduire le courant continu pendant la période d'écriture. Une telle mémoire est décrite par exemple dans la publication de brevet du Japon KOKOKU N

44747/1985.

On notera que lorsque l'impédance de charge est

simplement rendue variable, de brusques fluctuations d'impé-

dance peuvent occasionnellement se produire au moment de la commutation des cycles d'écriture aux cycles de lecture ou inversement. On peut par exemple éliminer un tel inconvénient par une technique de l'art antérieur qui est décrite dans la

demande de brevet du Japon KOKAI N 200595/1987.

La figure 1 montre les éléments essentiels d'une mémoire caractéristique ayant de telles charges de ligne de bit à impédance variable, correspondant à la mémoire de l'art antérieur précitée. Une cellule de mémoire 10 de la mémoire

comprend une paire de transistors NMOS (transistors métal-

oxyde-semiconducteur de type N) 11 et 12, et une paire de résistances 13 et 14, connectés en couplage croisé pour former

une bascule, et des transistors d'accès 15 et 16 qui sont sé-

lectionnés au moyen de la ligne de mot WL. On note que la cel-

lule de mémoire 10 qui apparaît sur la figure représente un

ensemble de cellules de mémoire 10 du même type qui sont bran-

chées entre une paire de lignes de bit BL1 et BL2. Des tran-

sistors NMOS 17 et 18 sont branchés, à titre de résistances variables, aux extrémités des lignes de bit BL1 et BL2. Les électrodes de grille de ces transistors NMOS 17 et 18 sont connectées à un circuit d'attaque de charge de ligne de bit 19.

La figure 2 montre les formes des signaux de com-

mande de lecture/écriture R/W qui sont appliqués au circuit d'attaque de charge de ligne de bit 19 (graphique supérieur) et la tension de grille VG qui est appliquée aux électrodes

de grille des transistors NMOS 17 et 18 (graphique inférieur).

Pendant la lecture, la tension de grille VG est placée à un niveau haut (H), ce qui a pour effet de tirer vers le haut le potentiel des lignes de bit BL1 et BL2, vers la tension de source VDD. Pendant l'écriture, la tension de grille VG est placée à un niveau moyen (M), intermédiaire entre le niveau

haut (H) et le niveau bas (B), ce qui fait qu'il devient pos-

sible d'atténuer la pointe de courant qui est produite par de brusques variations d'impédance au moment de la commutation du cycle d'écriture vers le cycle de lecture, en comparaison avec le cas dans lequel la tension de grille est brusquement

commutée vers le niveau bas (B).

Cependant, les transistors MOS qui constituent les résistances variables dans la technique de l'art antérieur décrite ci-dessus, sont des transistors NMOS, et ils sont donc

susceptibles d'abaisser le potentiel de la ligne de bit.

En effet, pendant l'écriture, la tension de grille VG qui est appliquée aux électrodes de grille des transistors NMOS est abaissée au niveau M, dans le but de faire passer les transistors NMOS 17 et 18 dans l'état à haute impédance. Ceci fixe le potentiel des lignes de bit BL1 et BL2 connectées aux sources des transistors NMOS 17 et 18, à une valeur égale à la

tension de niveau M moins une tension de seuil (Vth + à Vth).

Avec le potentiel des lignes de bit BL1 et BL2 ainsi abaissé de façon notable, il apparait un risque de destruction des

données de la cellule de mémoire sélectionnée.

De plus, à cause de tolérances de fabrication des transistors NMOS qui constituent les résistances variables, il apparaît également un risque de dispersion des valeurs du

courant continu de fonctionnement qui circule dans les tran-

sistors MOS, c'est-à-dire du courant qui circule de la résis-

tance variable vers la cellule de mémoire. La dispersion du courant continu de fonctionnement est encore augmentée du fait de la dispersion des caractéristiques des éléments qui constituent le circuit d'attaque de charge des lignes de bit,

qui commande les résistances variables.

L'invention procure une mémoire comprenant un cir-

cuit de charge de ligne de bit à impédance variable, dans le-

quel les résistances variables sont formées par des transis-

tors PMOS (transistors métal-oxyde-semiconducteur de type P), et ces transistors PMOS sont commandés de façon à avoir un

niveau d'impédance bas pendant la lecture et un niveau d'im-

pédance moyen pendant l'écriture, afin d'atténuer une pointe de courant, ainsi que d'empêcher I'apparition d'une chute de

tension sur les lignes de bit.

L'invention procure également une mémoire compre-

nant un circuit de charge de ligne de bit à impédance varia-

ble, dans lequel des transistors MIS (métal-isolant-semicon-

ducteur) des résistances variables et les circuits de com-

mande pour les résistances variables constituent des circuits du type miroir de courant, pour réaliser ainsi une commande

qui soit stable et insensible aux tolérances de fabrication.

D'autres caractéristiques et avantages de l'inven-

tion seront mieux compris à la lecture de la description qui

va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma de circuit montrant les

éléments essentiels de la mémoire qui est décrite dans la de-

mande de brevet du Japon KOKAI N 200595/1987.

La figure 2 est un diagramme de signaux qui illus-

tre le fonctionnement de la mémoire de l'art antérieur qui

est représentée sur la figure 1. -

La figure 3 est un schéma de circuit qui montre les éléments essentiels d'une mémoire conforme à un premier mode

de réalisation de l'invention.

La figure 4 est un diagramme de signaux qui illus-

tre le fonctionnement du premier mode de réalisation.

La figure 5 est un schéma de circuit qui montre un exemple du circuit d'attaque de charge de ligne de bit dans

le premier mode de réalisation.

La figure 6 est un schéma de circuit qui montre les éléments essentiels d'une mémoire conforme à un second mode

de réalisation de l'invention.

La figure 7 est un schéma de circuit qui montre les éléments essentiels d'une mémoire conforme à un troisième

mode de réalisation de l'invention.

La figure 8 est un schéma de circuit qui montre les éléments essentiels d'une mémoire conforme à un quatrième

mode de réalisation de l'invention.

Premier mode de réalisation La figure 3 montre un circuit faisant apparaître les parties essentielles d'une mémoire conforme à un premier

mode de réalisation de l'invention.

La référence 30 désigne une cellule de mémoire de la mémoire, qui comprend une paire de transistors NMOS 31 et 32 ayant des chemins de courant drain-grille en couplage

croisé, et une pairesde résistances 33 et 34 de valeur éle-

vée, faisant fonction de résistances de charge. Bien que ceci

ne soit.pas repiéserté,on note que les autres extrémités des ré-

sistances 33 et 34 sont connectées à une source de polarisa-

tion appropriée. Il existe également des transistors d'accès 35 et 36 qui sont respectivement connectés aux électrodes de drain des transistors NMOS 31, 32, et qui sont sélectionnés au moyen d'une ligne de mot WL. Le drain du transistor NMOS 31 est connecté à une ligne de bit BL1 par l'intermédiaire du transistor NMOS 35, tandis que le drain du transistor NMOS 32 est connecté à une ligne de bit BL2 par l'intermédiaire du transistor NMOS 36. Bien qu'elles ne soient pas représentées,

il faut noter que la cellule de mémoire 30 représente un cer-

tain nombre de cellules de mémoire du même type qui sont con-

nectées pour former une matrice, de façon qu'il existe un en-

semble de cellules de mémoire 30 entre une paire donnée de

lignes de bit adjacentes BL1 et BL2, dans la direction longi-

tudinale des lignes de bit, et qu'il existe également d'au-

tres cellules de mémoire 30 entre une autre paire de lignes de bit adjacentes, dans la direction longitudinale des lignes de bit. Des transistors PMOS 37 et 38, qui constituent les

résistances variables, sont connectés aux extrémités des-li-

gnes de bit BL1 et BL2 qui sont associées à ces cellules de mémoire 30. Les sources des transistors PMOS 37 et 38 sont respectivement connectées à une tension de source VDD, tandis que les drains des transistors PMOS 37 et 38 sont directement utilisés en tant que lignes de bit BL1 et BL2. Les électrodes de grille de ces transistors PMOS 37 et 38 sont connectées à un circuit d'attaque de charge de ligne de bit 39. Il en est

de même pour les autres colonnes de la matrice (non représen-

tées), de façon que les électrodes de grille des transistors PMOS soient connectées en commun au circuit d'attaque de

charge de ligne de bit 39.

Des signaux de lecture/écriture R/W sont appliqués

au circuit d'attaque de charge de ligne de bit 39, et ce der-

nier produit des signaux de sortie à un niveau bas (B) et à un niveau moyen (M), sous la dépendance du niveau des signaux R/W. Le circuit d'attaque de charge de ligne de bit 39 peut être constitué par exemple par un circuit produisant une chute de tension de diode, pour établir le niveau moyen ou intermédiaire.

En considérant maintenant la figure 4, on va expli-

quer le fonctionnement de la mémoire du mode de réalisation présent.

Pendant la période de lecture, les signaux de lec-

ture/écriture R/W sont placés au niveau bas (B), c'est-à-dire au niveau de la masse (MASSE). Le signal de sortie du circuit d'attaque de charge de ligne de bit 39 est ensuite placé au niveau bas (B), et ce niveau bas est appliqué en tant que tension de grille VG, de façon que les transistors PMOS 37 et 38, qui constituent les résistances variables, soient placés dans l'état à basse impédance. Avec les transistors PMOS 37 et 38 dans l'état à basse impédance, le potentiel des lignes

de bit BL1 et BL2 est augmenté et des amplificateurs de lec-

ture (non représentés) qui sont connectés à ces lignes de bit

BL1 et BL2 sont capables d'effectuer une opération de détec-

tion dans des états de fonctionnement satisfaisants. Le cou-

rant qui circule pendant ce temps dans les transistors PMOS

37 et 38 est déterminé par la conductance de canal des tran-

sistors d'attaque de la cellule de mémoire 30.

Pendant la période d'écriture, les signaux de lec-

ture/écriture R/W sont placés à un niveau haut (H). Le signal de sortie du circuit d'attaque de charge de ligne de bit 39 est alors placé à un niveau moyen (M), entre le niveau haut ou tension de source VDD, et un niveau bas. Il en résulte que la tension de grille VG est au niveau M, ce qui fait que les

transistors PMOS 37 et 38 sont placés dans un état d'impédan-

ce intermédiaire entre les états à basse impédance et à haute impédance. Les courants qui circulent dans ces transistors

PMOS 37 et 38 sont déterminés par les valeurs de la conduc-

tance de canal de ces transistors. Le niveau moyen de la ten-

sion de grille VG peut être fixé à un niveau qui augmente

l'impédance des transistors PMOS 37 et 38, dans le but de ré-

duire l'énergie qui est consommée pendant la période d'écri-

ture. D'autre part, lorsqu'on diminue l'impédance précitée,

on peut réduire une pointe de courant qui apparaît à l'ins-

tant de la transition du mode d'écriture vers le mode de lec-

ture. Du fait que les lignes de bit BL1 et BL2 sont connectées aux drains des transistors PMOS 37 et 38, il n'apparaît aucun problème concernant le fonctionnement ou les performances du circuit. En effet, il n'apparaît pas dans la ligne de bit une

chute de tension semblable à celle qui résulte de l'utilisa-

tion de transistors NMOS, comme dans la mémoire de l'art an-

térieur. Il est donc possible d'éviter la destruction des données de la cellule de mémoire sous l'effet d'une chute de

tension sur la ligne de bit.

La figure 5 montre un premier mode de réalisation

du circuit d'attaque de charge de ligne de bit 39 de l'inven-

tion. La tension de grille qui est appliquée aux grilles des transistors PMOS 37 et 38 est déterminée par les transistors NMOS 51 et 52, branchés en diodes, qui sont connectés en

série à la masse du circuit, par l'intermédiaire d'un tran-

sistor NMOS 53. Les signaux de lecture/écriture (R/W) sont appliqués à la grille du transistor NMOS 53, pour le bloquer

ou le débloquer de façon commandée.

Second mode de réalisation Le second mode de réalisation est représenté sur la figure 6. La cellule de mémoire 60 est construite de façon similaire à la cellule de mémoire 30, et elle est connectée entre les lignes de bit BL1 et BL2. Bien qu'elles ne soient pas représentées, il faut noter que la cellule de mémoire 60 représente un certain nombre de cellules de mémoire du même

type connectées pour former une matrice, de façon qu'il exis-

te un ensemble de cellules de mémoire 60 entre une paire

donnée de lignes de bit adjacentes BL1 et BL2, dans la direc-

tion longitudinale des lignes de bit, et qu'il existe égale-

ment d'autres cellules de mémoire 60 entre d'autres paires de lignes de bit adjacentes, dans la direction longitudinale

des lignes de bit.

Des transistors PMOS 67 et 68, qui constituent les

- résistances variables, sont connectés aux extrémités des li-

gnes de bit BL1 et BL2 qui sont associées à ces cellules de mémoire 60. Les sources des transistors PMOS 67 et 68 sont respectivement connectées à une tension de source VDD, tandis que les drains des transistors PMOS 67 et 68_sont directement utilisés en tant que lignes de bit BL1 et BL2. Les électrodes de grille des transistors PMOS 67 et 68 sont connectées à un

circuit de commande 69. Bien qu'elles ne soient pas représen-

tées, les autres lignes de bit sont associées de façon simi-

laire à des transistors PMOS, constituant les moyens à résis-

tances variables, et l'électrode de grille de chaque transis-

tor est connectée à un circuit de commande 69.

Le circuit de commande 69 est constitué par un cir-

cuit série comprenant un transistor PMOS 61 et une source de courant constant 62, qui est également un transistor PMOS. Les électrodes de grille et de drain du transistor PMOS 61 sont connectées en commun, et son électrode de grille est connectée aux électrodes de grille des transistors PMOS 67 et 68, de façon que les transistors PMOS 61, 67 et 68 forment un circuit miroir de courant. Les électrodes de drain et de grille du transistor PMOS 62, qui forme la source de courant constant 62, sont connectées à la masse (MASSE). La source de courant constant 62 est connectée en série avec l'électrode de drain du transistor PMOS 61, pour limiter le courant qui

circule dans le transistor PMOS 61.

On désigne par I67 le courant qui circule dans le

transistor PMOS 67 et on désigne par I61 le courant qui cir-

cule dans le transistor PMOS 61. En considérant le courant qui circule dans le circuit de commande 69, on note que le

courant qui circule de la tension de source VDD vers la ten-

sion de masse(MASSE),est commandé par la source de courant constant 62, de façon que le courant I61 qui circule dans le transistor PMOS 61 ait une valeur qui est déterminée par la source de courant constant 62. Du fait que le transistor

PMOS 67 constitue un circuit miroir de courant avec le tran-

sistor PMOS 61, le rapport entre la valeur du courant I67 et celle du courant I61 est déterminé par le rapport entre la valeur de la conductance de canal du transistor PMOS 61 et

celle du transistor PMOS 67. Il résulte de ceci que le cou-

rant continu de fonctionnement au moment de l'écriture est

fixé par la valeur de courant du transistor PMOS 61 du cir-

cuit miroir de courant, qui est elle-même fixée par l'inten-

sité du courant de la source de courant constant 62. De cette

manière, on peut aisément régler le courant continu de fonc-

tionnement pendant -l'écriture, en fixant la valeur du courant constant de la source de courant constant 62, et le rapport

des valeurs de conductance de canal des transistors qui cons-

tituent le circuit miroir de courant.

Dans la structure décrite ci-dessus employant le circuit miroir de courant, une augmentation de la taille de grille de la source de courant constant 62 se traduit par de moindres fluctuations dans les paramètres attribuables à des tolérances de fabrication de la source de courant constant 62. Par conséquent, même lorsque les transistors PMOS 67 et 68 qui constituent les moyens à résistance variable ont une taille réduite, on peut atténuer les fluctuations des valeurs de courant des transistors PMOS 67 et 68, grâce la relation de proportionnalité précitée, ce qui permet de garantir un fonctionnement stable du circuit ou des performances stables

de la mémoire.

Les transistors 67 et 68 et le transistor 61 sont

des transistors PMOS et ils sont fabriqués par le même pro-

cessus de fabrication. Par conséquent, les dimensions des grilles, comme la largeur ou la longueur de grille, ou les fluctuations de la tension de seuil Vth au cours du processus de réglage, présentent la même tendance de variation pour les différents transistors précités. On obtient donc une mémoire

dans laquelle le courant continu de fonctionnement est insen-

sible à des tolérances de fabrication.

Troisième mode de réalisation

La mémoire de ce mode de réalisation est une ver-

sion plus concrète et pratique du second mode de réalisation

qu'on vient de décrire.

En considérant la figure 7, on note que la mémoire comprend une cellule de mémoire 70 qui est connectée à une paire de lignes de bit BL1 et BL2. De façon similaire aux

cellules de mémoire 60 du second mode de réalisation précé-

dent, un certain nombre de cellules de mémoire 70 sont con-

nectées en une matrice pour former un réseau de cellules de mémoire. Des transistors PMOS 77 et 78 qui constituent les moyens à résistancesvariables,sont connectés aux extrémités des lignes de bit BL1 et BL2. Une tension de source VDD est appliquée aux sources des transistors PMOS 77 et 78, tandis

que les drains des transistors PMOS 77 et 78 sont directe-

ment utilisés en tant que lignes de bit BL1 et BL2. Dans un circuit de commande 79, des transistors PMOS 71, 72 et 73 sont connectés en série entre la tension de source VDD et la tension de masse MASSE, et un transistor NMOS 74 est connecté en parallèle avec le transistor PMOS 73,

entre le transistor 72 et la masse du circuit, MASSE.

Le transistor PMOS 71 constitue un circuit miroir de courant avec les transistors PMOS 77 et 78, et son drain

et sa grille sont connectés en commun, tandis que son élec-

trode de source est connectée à la tension de source VDD.

L'électrode de drain du transistor PMOS 71 est connectée à

l'électrode de source du transistor PMOS 72.

Le transistor PMOS 71 est un élément de commutation à la grille duquel sont appliqués les signaux de lecture/ écriture R/W. L'électrode de drain du transistor PMOS 72 est connectée aux grilles des transistors PMOS 77 et 78 et à l'électrode de source du transistor PMOS 73, ainsi qu'à

l'électrode de drain du transistor NMOS 74.

Le transistor PMOS 73 fonctionne en source de cou-

rant constant. La tension de masse(MASSE)est appliquée à la

fois à la grille et au drain du transistor PMOS 73. Les si-

gnaux de lecture/écriture R/W sont également appliqués à la grille du transistor NMOS 74. La source du transistor NMOS

74 est connectée à la tension de masse (MASSE).

La mémoire de ce mode de réalisation, qu'on vient

de décrire, fonctionne de la manière suivante.

Pendant la période de lecture, les signaux de lec-

ture/écriture R/W sont placés à un niveau haut (H), de façon

que le transistor PMOS 72 soit bloqué, tandis que le tran-

sistor NMOS 74 est conducteur. La tension de grille des tran-

sistors PMOS 77 et 78 est alors presque égale à la tension de il masse (MASSE),ce qui fait que les transistors PMOS 77 et 78, qui constituent les charges, sont placés dans un état à basse impédance. Pendant l'écriture, les signaux de lecture/écriture R/W sont places au niveau bas (B), ce qui fait que le tran-

sistor PMOS 72 est débloqué et le transistor NMOS 74 est blo-

qué. Le courant circule alors de la tension de source VDD vers la tension de masse (MASSE),par l'intermédiaire des transistors PMOS 71 à 73. La circulation du courant provoque la transition des transistors PMOS 77 et 78 vers l'état à

haute impédance. A ce moment, l'intensité du courant qui cir-

cule dans le transistor PMOS 71 est déterminée par le tran-

sistor PMOS 73, fonctionnant en source de courant constant.

De façon similaire, le courant qui circule dans les transis-

tors PMOS 77 et 78 est déterminé par le transistor PMOS 71, du fait que les transistors PMOS 77 et 78 et le transistor

PMOS 71 constituent le circuit miroir de courant. Par consé-

quent, les valeurs des impédances des transistors PMOS 77 et 78 dépendent du transistor PMOS 73 qui constitue la source

de courant constant, ce qui fait que ces valeurs sont stabi-

lisées. De plus, de façon similaire à lamémoire du second mode de réalisation précédent, la valeur du courant continu

de fonctionnement pendant l'opération d'écriture est déter-

minée par le rapport entre la valeur de la conductance de

canal du transistor PMOS 73, qui constitue la source de cou-

rant constant, et les valeurs de la conductance de canal des transistors qui constituent le circuit miroir de courant avec

le transistor PMOS 73. On peut donc régler aisément le cou-

rant continu de fonctionnement.

De plus, pendant l'écriture, les transistors PMOS 77 et 78 qui constituent les résistances variables, peuvent être placés dans un état intermédiaire entre les états à

haute impédance et à basse impédance.

De plus, en augmentant la taille du transistor PMOS 73, en comparaison avec les autres éléments, on peut atténuer les fluctuations des paramètres qui résultent de tolérances de fabrication, ce qui permet de garantir un fonctionnement

stable du circuit.

En outre, les transistors PMOS 77 et 78 et le tran-

sistor PMOS 71 ont tendance à varier conjointement sous l'ef-

fet des tolérances de fabrication, ce qui fait qu'il devient possible d'atténuer les fluctuations du courant continu de fonctionnement. Qatrième mode de réalisation

Le quatrième mode de réalisation, qui utilise da-

vantage des transistors NMOS, est une forme modifiée du

troisième mode de réalisation décrit précédemment.

Le circuit est représenté sur la figure 8. La com-

paraison du circuit présent avec le circuit du troisième mode de réalisation, représenté sur la figure 7, permet de voir que dans le mode de réalisation présent le transistor PMOS 73 est remplacé par un transistor NMOS 83, qu'on utilise en tant que source de courant constant. Les autres éléments de circuit sont désignés par les mêmes références numériques

que sur la figure 7, et la description correspondante est

omise pour simplifier.

Cette substitution permet de faire intervenir les tolérances de fabrication du transistor NMOS dans les valeurs de courant de la source de courant constant, grâce à quoi la mémoire résultante a une structure qui est insensible non seulement aux tolérances de fabrication du transistor PMOS, mais également aux tolérances de fabrication du transistor NMOS. Dans la mémoire du mode de réalisation présent, on peut commander d'une manière stable le courant du transistor des moyens à résistancesvariables,de façon similaire à la mémoire des second et troisième modes de réalisation décrits précédemment, et la mémoire est également insensible à des tolérances de fabrication, du fait que le transistor NMOS 83

a une taille accrue.

Il va de soi que de nombreuses modifications peu-

vent être apportées au dispositif décrit et représenté, sans

sortir du cadre de l'invention.

Claims (14)

REVENDICATIONS

1. Mémoire comprenant un ensemble de cellules de mémoire (30), un ensemble de lignes de mot (WL) auxquelles

les cellules de mémoire sont connectées, un ensemble de li-

gnes de bit (BL1, BL2) connectées aux cellules de mémoire (30), et des charges (37, 38) qui terminent les lignes de bit (BL1, BL2), ces charges étant constituées par des moyens à résistances variables, caractérisée en ce que ces moyens à résistances variables sont formés par des transistors PMOS

(37, 38), et en ce qu'il existe en outre un circuit d'atta-

que de charge de ligne de bit (39) destiné à appliquer un signal de commande à la grille de chacun des transistors PMOS (37, 38), ce signal de commande étant à un niveau de tension bas prédéterminé au moment de la lecture des données et à un niveau de tension moyen prédéterminé, compris entre le niveau bas et un niveau de tension haut prédéterminé, au

moment de l'écriture des données.

2. Mémoire selon la revendication 1, caractérisée en ce que le circuit d'attaque de charge de ligne de bit (39) comprend une tension de source (VDD), un potentiel de

masse et trois transistors NMOS (51, 52, 53) qui sont con-

nectés en série entre la tension de source et le potentiel

de masse, et en ce que la source d'un premier (53) des tran-

sistors NMOS est au potentiel de la masse, tandis que la grille et le drain de chacun des deux autres transistors NMOS (51, 52) sont connectés en commun, et les signaux de lecture/écriture (R/W) sont appliqués à la grille du premier (53) des transistors NMOS, et les signaux de commande sont

émis par son drain.

3. Mémoire selon la revendication 1, caractérisée

en ce que chacune des cellules de mémoire (30) est consti-

tuée par un circuit de bascule qui comprend au moins deux transistors MOS (31, 32) et au moins deux transistors de

commutation (35, 36).

4. Mémoire comprenant une cellule de mémoire (60), une ligne de bit (BL1, BL2) connectée à la cellule de mémoire (60), des moyens à résistances variables (67, 68) connectés à

la ligne de bit et un circuit de commande (69) destiné à com-

mander l'impédance des moyens à résistances variables (67, 68), caractérisée en ce qu'un premier transistor métal-iso- lantsemiconducteur (MIS) (67, 68) est employé dans les moyens à résistances variables, et un second transistor MIS (61) est employé dans le circuitde commande (69), et les

premier et second transistors MIS (67, 68; 61) sont connectés-

ensemble de façon à former un circuit miroir de courant.

5. Mémoire selon la revendication 4, caractérisée en ce que les premier et second;:transistors MIS (67, 68; 61)

sont des transistors PMOS.

6. Mémoire selon la revendication 5, caractérisée en ce qu'une source de courant constant (62) est connectée en

série avec le circuit de commande (69).

7. Mémoire comprenant une cellule de mémoire (70),

une ligne de bit (BL1, BL2) connectée à la cellule de mémoi-

re, des moyens à résistances variables (77, 78) connectés à la ligne de bit (BL1, BL2), et un circuit de commande (79)

qui est destiné à commander l'impédance des moyens à résis-

tances variables (77, 78); caractérisée en ce qu'un premier transistor métal-isolant-semiconducteur (MIS) (77, 78) est

employé dans les moyens à résistances variables, et un se-

cond transistor MIS (71) est employé dans le circuit de com-

mande, les premier et second transistors MIS (77, 78, 71) étant connectés ensemble de façon à former un circuit miroir

de courant, et en ce que le circuit de commande (79) appli-

que au premier transistor MIS (77, 78) un signal de commande sous la forme d'un premier potentiel de grille prédéterminé,

pour donner à ce transistor un niveau d'impédance bas prédé-

terminé, et il lui applique un second potentiel de grille prédéterminé pour donner au premier transistor MIS (77, 78) un niveau d'impédance haut prédéterminé, respectivement au

moment de la lecture et de l'écriture de données.

8. Mémoire selon la revendication 7, caractérisée en ce que les premier et second transistors MIS (77, 78, 71)

sont des transistors PMOS.

9. Mémoire selon la revendication 8, caractérisée en ce que le circuit de commande (79) comprend une source de courant constant (73) et des moyens de commutation (72, 74) qui fonctionnent sous la dépendance de signaux de lecture/

écriture (R/W) qui sont fournis par une source externe.

10. Mémoire selon la revendication 1, caractérisée

en ce que le circuit de commande (79) comprend une alimenta-

tion fournissant une tension de source (VDD) et une masse, ainsi que des premier, second et troisième transistors PMOS

(71, 72, 73) connectés en série entre l'alimentation four-

nissant une tension de source (VDD) et la masse, avec la

source du premier transistor PMOS (71) connectée à l'alimen-

tation fournissant une tension de source (VDD), et avec le drain du troisième transistor PMOS (73) connecté à la masse, et un transistor NMOS (74) connecté en parallèle avec le troisième transistor PMOS (73), et avec son drain connecté au drain du second transistor PMOS (72); et en ce que les grilles de chacun des premier et troisième transistors PMOS

(71, 73) sont connectées à leur drain, des signaux de lec-

ture/écriture (R/W) sont appliqués par une source externe aux grilles du transistor NMOS (74) et du second transistor PMOS (72), et les signaux de commande sont émis par le drain

du transistor NMOS (74).

11. Mémoire selon la revendication 7, caractérisée

en ce que le circuit de commande (79) comprend une alimenta-

tion fournissant une tension de source (VDD) et une masse, ainsi que des premier, second et troisième transistors PMOS

(71, 72, 73) connectés en série entre l'alimentation four-

nissant une tension de source (VDD) et la masse, avec la

source du premier transistor PMOS (71) connectée à l'alimen-

tation fournissant une tension de source (VDD), et avec le drain du troisième transistor PMOS (73) connecté à la masse,

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et un transistor NMOS (74) connecté en parallèle avec le troisième transistor PMOS (73), et avec son drain connecté au drain du second transistor PMOS (72); et en ce que les grilles de chacun des premier et troisième transistors PMOS (71, 73) sont connectées à leur drain, des signaux de lec- ture/écriture (R/W) sont appliqués par une source externe aux grilles du transistor NMOS (74) et du second transistor PMOS (72), et les signaux de commande sont émis par le drain

du transistor NMOS (74).

12. Mémoire selon la revendication 1, caractérisée

en ce que le circuit de commande (89) comprend: une alimen-

tation fournissant une tension de source (VDD); une masse; un premier transistor PMOS (71) dont la source est connectée à l'alimentation fournissant une tension de source (VDD) et

dont la grille et le drain sont connectés ensemble; un se-

cond transistor PMOS (72) dont la source est connectée au

drain du premier transistor PMOS (71) et dont la grille -re-

çoit des signaux de lecture/écriture (R/W) provenant d'une source externe; un premier transistor NMOS (74) dont la grille et le drain sont respectivement connectés à la grille et au drain du second transistor PMOS (72); et un second transistor NMOS (83) qui est connecté en parallèle, par sa source et son drain, sur le premier transistor NMOS (74) , et dont la grille est connectée à l'alimentation fournissant une tension de source (VDD); et en ce que des signaux de commande sont émis par les électrodes de drain des premier

et second transistors NMOS (74, 83).

13. Mémoire selon la revendication 7, caractérisée

en ce que le circuit de commande (89) comprend: une alimen-

tation fournissant une tension de source (VDD); une masse; un premier transistor PMOS (71) dont la source est connectée à l'alimentation fournissant une tension de source (VDD) et

dont la grille et le drain sont connectés ensemble; un se-

cond transistor PMOS (72) sont la source est donnectée au

drain du premier transistor PMOS (71) et dont la grille re-

çoit des signaux de lecture/écriture (R/W) provenant d'une source externe; un premier transistor NMOS (74) dont la grille et le drain sont respectivement connectés à la grille et au drain du second transistor PMOS (72); et un second transistor NMOS (83) qui est connecté en parallèle, par sa

source et son drain, sur le premier transistor NMOS (74),-

et dont la grille est connectée à l'alimentation fournissant une tension de source (VDD); et en ce que des signaux de commande sont émis par les électrodes de drain des premier

et second transistors NMOS (74, 83).

14. Mémoire selon la revendication 1, caractérisée en ce que le circuit de commande de charge de ligne de bit (39) qui commande le transistor PMOS (37, 38) comprend une

source de tension (VDD) et des moyens d'abaissement de ten-

sion (51, 52) destinés à abaisser la source de tension au niveau moyen, et des moyens de commutation (53) destinés à fixer le niveau bas au moment de la lecture des données et à fixer le niveau moyen, compris entre le niveau haut et le

niveau bas, au moment de l'écriture des données.