FR2793064A1 - Memoire a courant de fuite reduit - Google Patents
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Abstract
L'invention concerne une mémoire statique comprenant un réseau de lignes et de colonnes de cellules mémoire, chaque colonne étant alimentée entre une tension d'alimentation haute (VDD ) et une tension d'alimentation basse (GND), qui comprend :au moins un transistor MOS (12, 14) en série avec chaque colonne, etdes moyens pour appliquer audit au moins un transistor MOS une commande de blocage pour passer dans un mode de veille,d'où il résulte que la résistance d'ensemble de la colonne et dudit au moins un transistor augmente en mode de veille.
Description
MMOIRE À COURANT DE FUITE REDUIT
La présente invention concerne des mémoires statiques et plus particulièrement des moyens pour mettre de telles mémoires dans un mode de veille à consommation réduite quand ces mémoires
ne doivent être utilisées ni en lecture ni en écriture.
La figure 1 représente schématiquement un point mémoire statique de structure classique. Ce point mémoire 1 comprend des
inverseurs 2 et 4 connectés en anti-parallèle. Les entrées res-
pectives des inverseurs 2 et 4 sont reliées à des lignes de bit
respectives BL1, BL2 par l'intermédiaire d'interrupteurs 8, res-
pectivement commandés par des signaux de sélection de rangées WL1 et WL2. Chaque inverseur est alimenté entre une tension haute VDD et une tension basse GND, couramment la masse. On notera que du point de vue de leur alimentation, les inverseurs 2 et 4 sont en parallèle. Pour écrire une information dans le point mémoire 1, on applique sur l'une des lignes de bits BL1, BL2 une tension VDD et sur l'autre une tension GND. Ensuite, les interrupteurs 8 sont
fermés pour fixer l'état des entrées et des sorties des inver-
seurs 2 et 4. Les interrupteurs sont ensuite ouverts et l'état
des signaux aux bornes des inverseurs se maintient.
Pour lire une information dans le point mémoire 1, cha-
cune des lignes de bit BL1, BL2 est préchargée à une tension mé-
diane comprise entre les tensions VDD et GND, puis les interrup-
teurs 8 sont fermés de manière que les tensions présentes en sor-
tie des inverseurs 2 et 4 font monter ou descendre la tension des lignes de bit. Un amplificateur de lecture (non représenté) connecté aux lignes de bit amplifie ces variations de tension et fournit une information binaire en rapport avec l'information conservée
dans le point mémoire.
La figure 2 représente un mode de réalisation du point mémoire 1 de la figure 1. L'inverseur 2 comprend un transistor MOS à canal P PMOS2, en série avec un transistor MOS à canal N, NMOS2. La source du transistor PMOS2 est reliée à la tension VDD et la source du transistor NMOS2 est reliée à la tension GND. Les drains des transistors PMOS2 et NMOS2 sont interconnectés en un
point 02. Les grilles des transistors PMOS2 et NMOS2 sont égale-
ment interconnectées en un point 04.
De façon similaire, l'inverseur 4 comprend des transis-
tors PMOS4 et NMOS4 reliés comme les transistors PMOS2 et NMOS2, les grilles des transistors PMOS4 et NMOS4 étant connectées à la borne 02 et le drain commun des transistors PMOS4 et NMOS4 étant
relié à la borne 04.
Dans un premier état, correspondant à la mémorisation d'une première information, les transistors PMOS2 et NMOS4 sont passants tandis que les transistors NMOS2 et PMOS4 sont bloqués et dans un deuxième état correspondant à la mémorisation de l'information complémentaire, les transistors PMOS2 et NMOS4 sont
bloqués tandis que les transistors NMOS2 et PMOS4 sont passants.
On a représenté à titre d'exemple l'état dans lequel les transis-
tors PMOS2 et NMOS4 sont passants et les transistors NMOS2 et
PMOS4 sont bloqués. Alors, les transistors PMOS2 et NMOS4 cor-
respondent sensiblement à un court-circuit schématisé par des pointillés et les transistors NMOS2 et PMOS4 à des résistances
RDS2 et RDS4.
Le schéma équivalent du point mémoire est alors tel qu'illustré en figure 3. De façon générale, on notera que tout point mémoire du type de celui de la figure 2, quel que soit son
état de programmation, a pour schéma équivalent ce qui est repré-
senté en figure 3, à savoir deux résistances en parallèle de
valeur R sensiblement égale.
La figure 4A représente une colonne composée de n points mémoire du type de celui de la figure 1 alimentés entre la
tension VDD et la masse GND.
La figure 4B représente un schéma électrique équivalent en régime établi de la colonne de la figure 4A. 2n résistances de
valeur R sont connectées en parallèle entre les bornes d'alimen-
tation. La résistance équivalente a une valeur R/2n.
Chaque colonne sera parcourue par un courant de fuite égal à (2n/R)VDD. Le courant de fuite augmente avec la valeur de VDD et avec le nombre de cellules. Il diminue quand les valeurs
des résistances à l'état bloqué de chacun des transistors augmen-
tent. Etant donné la proportionnalité entre le courant de fuite et le nombre de cellules d'une colonne, il est clair que plus la dimension des mémoires devient importante, plus ce problème de
courant de fuite et de consommation des mémoires devient impor-
tant. Ce problème est plus particulièrement aigu dans le cas de dispositifs portables dont les mémoires sont alimentées par des piles.
Pour une mémoire de taille donnée, il apparaît à l'évi-
dence que pour réduire la consommation, il faut augmenter la
résistance à l'état bloqué de chaque élément ou diminuer la ten-
sion d'alimentation des mémoires. Les études faites dans ces deux
directions se sont heurtées à des difficultés importantes.
Augmenter la résistance à l'état bloqué de chaque tran-
sistor d'un circuit soulève des problèmes technologiques difficiles.
Notamment, dans le cas de technologies CMOS, s'il est relative-
ment facile d'augmenter la résistance des transistors d'un type de conductivité, il est difficile d'augmenter simultanément la
résistance du transistor de type opposé.
En ce qui concerne la tension VDD appliquée à une cellule mémoire, elle est imposée par le fonctionnement de la cellule. On a toutefois envisagé de réaliser, pour les mémoires, comme cela est déjà bien connu pour les circuits logiques en général, un mode de veille. Dans ce mode de veille, une tension réduite serait appliquée pendant les phases non- actives du circuit, c'est-à-dire dans le cas d'une mémoire en dehors des phases de lecture et d'écriture. Toutefois, cette solution a été écartée car, quand la tension aux bornes d'un point mémoire diminue en dessous d'un certain seuil, ce point mémoire est susceptible de revenir à un
état de base ou de changer d'état en réponse à des parasites.
Un objet de la présente invention est de prévoir une structure mémoire qui puisse être mise dans un mode de veille sans nuire à la fiabilité de la mémorisation, c'est-à-dire sans augmenter la probabilité pour que des informations contenues dans
les points mémoire soient perdues.
Un autre objet de la présente invention est de prévoir
une telle mémoire qui puisse être fabriquée en utilisant des pro-
cédés de fabrication classiques.
Pour atteindre ces objets, ainsi que d'autres, la pré-
sente invention prévoit une mémoire statique comprenant un réseau de lignes et de colonnes de cellules mémoire, chaque colonne étant alimentée entre une tension d'alimentation haute et une tension d'alimentation basse, qui comprend au moins un transistor MOS en série avec chaque colonne, et des moyens pour appliquer audit au moins un transistor MOS une commande de blocage pour passer dans un mode de veille, d'o il résulte que la résistance d'ensemble de la colonne et dudit au moins un transistor augmente
en mode de veille.
Selon un mode de réalisation de la présente invention, ledit au moins un transistor comprend un premier transistor MOS à canal P, disposé du côté de la tension d'alimentation haute, et un second transistor MOS à canal N, disposé du côté de la tension
d'alimentation basse.
Selon un mode de réalisation de la présente invention, la mémoire comprend une première diode connectée en direct, en parallèle avec le premier transistor, et une seconde diode connectée
en direct, en parallèle avec le second transistor.
Selon un mode de réalisation de la présente invention, chaque point mémoire de la mémoire comprend deux inverseurs en anti-parallèle, l'entrée du premier inverseur et la sortie du deuxième inverseur étant connectées à une première ligne de bits par l'intermédiaire d'un premier interrupteur, l'entrée du deuxième inverseur et la sortie du premier inverseur étant connectées à une deuxième ligne de bits par l'intermédiaire d'un deuxième interrupteur. Selon un mode de réalisation de la présente invention,
chaque inverseur comprend un transistor MOS à canal P et un tran-
sistor MOS à canal N. Selon un mode de réalisation de la présente invention, ledit au moins un transistor est choisi de sorte que sa grille soit plus longue que les grilles des transistors de même type des
cellules mémoire.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans
la description suivante de modes de réalisation particuliers
faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, décrite précédemment, représente un point mémoire statique classique; la figure 2, décrite précédemment, représente plus en détail le point mémoire de la figure 1; la figure 3, décrite précédemment, représente un schéma électrique en régime établi équivalent du point mémoire de la figure 2;
les figures 4A et 4B, décrites précédemment, représen-
tent une colonne de cellules mémoire et son schéma électrique équivalent en régime établi; la figure 5 représente une colonne de cellules mémoire selon la présente invention; la figure 6 représente le schéma électrique équivalent en régime établi de la colonne de la figure 5, mise dans un mode de veille; la figure 7 représente diverses tensions, résistances et courant pour le circuit de la figure 6 lors d'un passage en mode de veille; et la figure 8 représente une colonne de cellules mémoire selon une variante de la présente invention. En rupture avec les procédés de l'art antérieur selon lesquels il n'est pas possible de prévoir un mode de veille pour des mémoires statiques, la présente invention prévoit un mode de veille particulier dans lequel la résistance de fuite de chaque colonne d'une mémoire statique est accrue, tout en maintenant une
tension suffisante aux bornes des cellules de la mémoire.
Ainsi, comme l'illustre la figure 5, la présente inven-
tion prévoit de disposer en série avec une colonne 10 de cellules de mémoire statique des interrupteurs MOS complémentaires 12 et 14. Plus particulièrement, un transistor MOS à canal P 12 est
disposé entre le haut de la colonne et la borne VDD et un tran-
sistor MOS à canal N 14 est disposé entre le bas de la colonne 10 et la borne GND. Ainsi, la colonne, au lieu d'être connectée
entre les potentiels VDD et GND est connectée entre des poten-
tiels VDDI et GNDI. La tension entre VDD et VDDI correspond à la
chute de tension dans le transistor 12 et la tension GNDI cor-
respond à la tension GND plus la chute de tension dans le tran-
sistor 14.
Dans un mode de fonctionnement normal, les transistors 12 et 14 sont passants et la colonne fonctionne exactement conmme
une colonne classique dans des modes de lecture/écriture.
Quand on veut passer en mode de veille, on applique aux transistors 12 et 14 des tensions propres à les mettre dans un état de blocage. Dans cet état, le schéma équivalent en régime
établi du circuit est tel qu'illustré en figure 6. On trouve suc-
cessivement entre les tensions VDD et GND une résistance R1 cor-
respondant à la résistance du transistor 12, une résistance R/2n correspondant à la résistance des n cellules de la colonne 10, et
une résistance R1 correspondant à la résistance du transistor 14.
Un raisonnement rapide conduirait à dire que les valeurs R et R1 sont sensiblement égales et donc que la chute de tension aux bornes des transistors 12 et 14, proportionnelle à la résistance à l'état bloqué de ces transistors est très élevée devant la chute de tension V aux bornes de la résistance de la
colonne 10, et plus particulièrement qu'elle est n fois plus éle-
vée. Selon ce raisonnement, la tension V aux bornes de la colonne serait sensiblement n fois plus faible en régime de veille
qu'en fonctionnement normal. Un tel fonctionnement serait inad-
missible car la tension appliquée à chacun des inverseurs consti-
tuant les cellules de la colonne serait alors insuffisante pour maintenir l'état de ces inverseurs, et en tout cas pour assurer
une immunité à l'encontre des parasites de l'état de ces inver-
seurs.
Un apport de l'inventeur a été de montrer que le rai-
sonnement hâtif ci-dessus est erroné. Il faut en effet tenir
compte d'une caractéristique généralement négligée des transis-
tors MOS à savoir que la résistance de fuite entre le drain et la source d'un transistor MOS à l'état bloqué diminue lorsque la tension drainsource de ce transistor augmente. En tenant compte
de cette caractéristique, on doit reconsidérer le schéma équiva-
lent représenté en figure 6. Si conmme on l'a vu précédemment, la tension V aux bornes de la colonne 10 diminue, la valeur R de la résistance drain-source de chaque transistor bloqué d'une cellule augmente étant donné que la tension aux bornes de cette cellule diminue. Cette augmentation de la résistance tend à faire que les fuites aux bornes de la cellule diminuent. Symétriquement, les
valeurs Rl des résistances des transistors 12 et 14 à l'état blo-
qué prennent des valeurs réduites. On arrive alors à un état d'équilibre dans lequel la tension V n'est que modérément réduite par rapport à la tension VDD. La tension aux bornes de la cellule reste donc suffisante pour maintenir l'état des inverseurs, et donc pour maintenir l'information stockée. A titre d'exemple, à l'équilibre, la chute de tension dans chacun des transistors 12
et 14 peut être de l'ordre de 20% de la tension VDD, et la ten-
sion résiduelle V aux bornes de la colonne de 60% de la tension VDD.
La figure 7 illustre de façon essentiellement qualita-
tive l'évolution de la tension V aux bornes des cellules d'une colonne, de la tension VDS aux bornes des transistors de mise en veille 12 et 14, des résistances R1 et R et du courant I dans une
colonne lors d'un passage de la colonne d'un mode de fonction-
nement normal à un mode de veille.
À l'instant to, la colonne 10 est en mode de fonction-
nement normal. Des transistors 12 et 14 sont fermés, leur résis-
tance R1 est pratiquement nulle. La résistance de fuite R de cha-
cun des transistors bloqués de la colonne 10 a une valeur ini-
tiale Ri minimale, du fait que la tension aux bornes de ce tran-
sistor bloqué est maximale (pratiquement égale à VDD).
A un instant tl, on ouvre les transistors 12 et 14 pour passer dans un mode de veille. Au moment de la commutation, la
tension drain-source VDS des transistors 12 et 14 étant sensible-
ment nulle, leur résistance initiale Rji est relativement élevée.
Ensuite, entre les instants t1 et t2, les transistors 12 et 14
traversés par le courant de fuite voient leur tension drain-
source augmenter, d'o il résulte que leur résistance drain-
source R1 diminue pour passer d'une valeur initiale Rji à une valeur terminale plus faible Rît. Parallèlement, la tension V aux bornes des transistors de la colonne 10 diminue et la résistance de chaque transistor bloqué de cette colonne augmente entre les instants t1 et t2 pour passer d'une valeur faible Ri à une valeur plus élevée Rt. Sous l'influence de ces phénomènes antagonistes, la tension VDS augmente jusqu'à atteindre une valeur d'équilibre déterminée par les caractéristiques des transistors 12 et 14 et
des transistors de la colonne mémoire.
Comme l'illustre la dernière courbe de la figure 7,
pendant cette évolution des tensions et des résistances, le cou-
rant de fuite traversant la colonne décroît brutalement à l'ins-
tant t1, puis sa valeur augmente jusqu'à une valeur d'équilibre inférieure à sa valeur initiale. A titre d'exemple, la valeur d'équilibre du courant de fuite peut être 5 fois plus faible
qu'avant de passer en mode de veille.
Par ailleurs, il est souhaitable que les résistances des transistors 12 et 14 diminuent moins vite que les résistances des transistors des cellules de la colonne considérée n'augmen- tent. Ceci peut être obtenu par exemple en choisissant le facteur de forme des transistors 12 et 14 et notamment une longueur de grille plus élevée que celle des transistors des points mémoire
de la colonne.
A titre d'exemple, on pourra utiliser dans la colonne mémoire des transistors 10 d'une longueur de grille de 0,25 Mm,
et des transistors 12 et 14 d'une longueur de grille de 0,3 Mm.
Cela permet d'obtenir une tension d'équilibre VDSt de 0,2 V pour une tension VDD de 1 V. Lorsque l'on sort du mode de veille, les tensions et
les résistances représentées en figure 7 ont une évolution symé-
trique à celle qui vient d'être décrite.
On a vu qu'une tension d'équilibre VDSt élevée amène une diminution de la tension V entre les noeuds VDDI et GNDI et peut entraîner un mauvais fonctionnement des inverseurs de la colonne mémoire. Or, cette tension d'équilibre VDSt dépend des caractéristiques des transistors 12 et 14, qui peuvent varier à
la suite d'une mauvaise maîtrise du processus de fabrication.
La figure 8 représente une variante de la colonne mémoire de la figure 5, munie d'un dispositif de limitation de la tension V destiné à garantir le fonctionnement de la colonne
mémoire lorsque les transistors 12 et 14 sont défectueux.
On connecte en parallèle avec les transistors 12 et 14 des diodes respectives 16 et 18 de tension de seuil supérieure à
la valeur VDst maximale désirée.
Le fonctionnement en mode de veille du circuit de la figure 8 est le même que celui du circuit de la figure 5 si la tension à l'équilibre aux bornes des transistors 12 et 14 est inférieure à la tension de seuil des diodes. Par contre, si cette
tension à l'équilibre dépasse pour une raison quelconque la ten-
sion de seuil des diodes, les diodes 16 et 18 entrent en conduc-
tion. On garantit ainsi que la tension V n'est jamais inférieure
à VDD moins deux fois la tension de seuil d'une diode.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme du
métier. En particulier, la description précédente a été faite en
relation avec une mémoire dans laquelle toutes les cellules d'une même colonne sont alimentées en parallèle, mais l'homme du métier adaptera sans difficulté la présente invention au cas o d'autres
ensembles de cellules sont alimentés en parallèle.
D'autre part, la description précédente s'applique
aussi bien à une mémoire dont toutes les colonnes sont mises simultanément en mode de veille qu'à une mémoire dans laquelle ne sont mises en mode de veille que des colonnes choisies. Dans ce dernier cas, la mise en mode de veille d'une colonne mémoire peut
être commandée depuis le décodeur d'adresses de la mémoire.
De plus, on a décrit une structure de type CMOS dans laquelle chaque colonne est associée, pour sa mise en veille, à un transistor à canal P et à un transistor à canal N. En théorie,
un seul transistor suffirait.
Claims (6)
1. Mémoire statique comprenant un réseau de lignes et de colonnes de cellules mémoire, chaque colonne étant alimentée entre une tension d'alimentation haute (VDD) et une tension d'alimentation basse (GND), caractérisée en ce qu'elle comprend: au moins un transistor MOS (12, 14) en série avec cha- que colonne, et des moyens pour appliquer audit au moins un transistor MOS une commande de blocage pour passer dans un mode de veille, d'o il résulte que la résistance d'ensemble de la colonne et dudit au moins un transistor augmente en mode de veille.
2. Mémoire selon la revendication 1, caractérisée en ce que ledit au moins un transistor comprend: un premier transistor MOS à canal P (12), disposé du côté de la tension d'alimentation haute (VDD), et un second transistor MOS à canal N (14), disposé du
côté de la tension d'alimentation basse (GND).
3. Mémoire selon la revendication 2, caractérisé en ce qu'elle comprend:
une première diode (16) connectée en direct, en paral-
lèle avec le premier transistor, et
une seconde diode (18) connectée en direct, en paral-
lèle avec le second transistor.
4. Mémoire selon l'une quelconque des revendications 1
à 3, caractérisée en ce que chaque point mémoire comprend deux
inverseurs (2, 4) en anti-parallèle, l'entrée du premier inver-
seur (2) et la sortie du deuxième inverseur (4) étant connectées
à une première ligne de bits (BL1) par l'intermédiaire d'un pre-
mier interrupteur (8), l'entrée du deuxième inverseur (4) et la sortie du premier inverseur (2) étant connectées à une deuxième
ligne de bits (BL2) par l'intermédiaire d'un deuxième interrup-
teur (8).
5. Mémoire selon la revendication 4, caractérisée en ce que chaque inverseur comprend un transistor MOS à canal P
(PMOS2; PMOS4) et un transistor MOS à canal N (NMOS2; NMOS4).
6. Mémoire selon l'une quelconque des revendications 1
à 5, caractérisée en ce que ledit au moins un transistor est choisi de sorte que sa grille soit plus longue que les grilles
des transistors de même type des cellules mémoire.
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| FR2831314A1 (fr) * | 2001-10-19 | 2003-04-25 | Hewlett Packard Co | Procede et dispositif pour reduire la puissance moyenne dans des reseaux de memoires en commutant une diode dans ou hors du chemin de masse. |
Also Published As
| Publication number | Publication date |
|---|---|
| US6314041B1 (en) | 2001-11-06 |
| FR2793064B1 (fr) | 2004-01-02 |
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