FR2575865A1

FR2575865A1 - Dispositif semi-conducteur integre

Info

Publication number: FR2575865A1
Application number: FR8600064A
Authority: FR
Inventors: Flavio Villa; Bruno Murari; Franco Bertotti; Aldo Torazzina; Fabrizio Stefani
Original assignee: SGS Microelettronica SpA
Current assignee: STMicroelectronics SRL
Priority date: 1985-01-08
Filing date: 1986-01-03
Publication date: 1986-07-11
Anticipated expiration: 2006-01-03
Also published as: NL8600005A; NL193883B; GB2169447B; NL193883C; GB2169447A; JPS61163656A; US4682197A; DE3600207C2; GB8600052D0; DE3600207A1; JP2594783B2; IT1215230B; IT8519050A0; FR2575865B1

Abstract

CE DISPOSITIF SEMI-CONDUCTEUR INTEGRE VISE A REDUIRE DRASTIQUEMENT LE PHENOMENE DE RUPTURE SECONDAIRE DIRECTE ET A UNE MULTIPLICITE DE TRANSISTORS ELEMENTAIRES COTE A COTE 10 FORMANT UNE STRUCTURE IMBRIQUEE. POUR REDUIRE L'INTERACTION THERMIQUE ENTRE LES TRANSISTORS ELEMENTAIRES 10, CEUX-CI SONT ESPACES L'UN DE L'AUTRE D'UNE DISTANCE SENSIBLEMENT EGALE A LA LARGEUR D'UN TRANSISTOR ELEMENTAIRE ET SONT COMMANDES PAR LES SOURCES DE COURANT 11. L'ESPACEMENT REDUIT L'INTERACTION ELECTROTHERMIQUE. EN OUTRE, AFIN DE REDUIRE LES EXIGENCES DE SURFACE DU DISPOSITIF, L'ESPACE ENTRE DEUX TRANSISTORS ELEMENTAIRES ADJACENTS 10 RECOIT DES TRANSISTORS DE COMMANDE FONCTIONNANT COMME SOURCES DE COURANT 11, OU BIEN LES TRANSISTORS ELEMENTAIRES DE L'ETAGE COMPLEMENTAIRE LORSQUE LE DISPOSITIF FORME UN ETAGE DE SORTIE DE CLASSE B, DONT LES DEUX TRANSISTORS DE SORTIE SONT ALTERNATIVEMENT COMMUTES.

Description

Dispositif semiconducteur intégré.

La présente invention concerne un dispositif semiconducteur intégré. Elle concerne plus particulièrement à la fois un transistor de puissance bipolaire intégré et un étage de sortie de classe B. Comme on le sait, dans le cas des transistors de puissance intégrés, il est courant de diviser la région d'émetteur en plusieurs régions et de loger ces dernières dans les régions de base, subidivisées de façon appropriée pour obtenir des courants de sortie forts. Bien entendu, les régions de collecteur s'étendent parallèlement l'une à l'autre et sont séparées l'une de l'autre par une région contenant la région de base et la région d'émetteur, formant ainsi transistors élémentaires qui s'étendent adjacents l'un à l'autre. En pratique, on obtient des zones d'émetteur et de collecteur entrelacées qui forment en conséquence

une géométrie typique appelée "géométrie imbriquée (inter-

digitée)". Comme dans le cas des étages de sortie de classe B, cette géométrie est répétée pour chacun des deux transistors de puissance constituant l'étage de façon à obtenir deux

telles structures imbriquées, disposées généralement adja-

centes l'une à l'autre.

Des structures de ce type permettent un gain de courant élevé par rapport aux autres structures, mais elles sont affectées par le problème de la rupture secondaire directe (Is/b). Comme on le sait, la rupture secondaire directe est la cause principale de panne des transistors de puissance et est due à une non-uniformité de tension sur les jonctions et à une non-uniformité de température dans les différentes régions du transistor (voir l'article "La rqttura secondaria nei circuiti integrati di potenza" (la rupture secondaire des circuits intégrés de puissance) par F. Vila, Elettronica

et telecomunicazioni, No.3, 1984).

En particulier, l'obstacle principal à l'obtention d'une

meilleure résistance à la rupture secondaire directe con-

cerne l'interaction électrothermique entre les différentes

régions de dissipation de puissance des transistors.

On a déjà proposé plusieurs solutions pour améliorer la

résistance à la rupture secondaire directe des transistors.

En particulier, une solution consiste à utiliser des résis-

tances appelées résistances ballast, montées en série avec l'émetteur de chaque transistor élémentaire pour introduire une rétroaction négative qui stabilise son comportement. Une autre solution connue (voir brevet anglais N 1467612) consiste à remplacer chaque transistor élémentaire, par exemple du type NPN, par une paire de transistors NPN, dont l'un forme le transistor de commande et l'autre forme le transistor de sortie, montés en cascode l'un par rapport à l'autre ou dans la configuration de Darlington, les deux transistors étant géométriquement disposés de telle sorte que le transistor de sortie est couplé thermiquement au transistor de commande d'une autre paire au lieu de l'être avec celui de sa propre paire afin de compenser

les déséquilibres thermiques.

Une Amélioration nettement plus importante est obtenue par la solution indiquée dans la demande de brevet italien 21 028A/84 de la présente Demanderesse. Selon cette solution, au lieu d'être reliées directement ensemble, les bases des transistors élémentaires formant le transistor de puissance ou chaque transistor de puissance dans l'étage de sortie sont indépendantes l'une de l'autre et chacune d'elles est commandée par une source de courant respective, réalisée avec un transistor bipolaire du type PNP, dont le collecteur est relié aux bases précitées. Ce but peut

être atteint sans surface perdue en subdivisant le collec-

teur du transistor de commande PNP de l'étage de soritie à symétrie complémentaire voisin et en formant ainsi une structure PNP à plusieurs collecteurs. Cette structure est représentée sur les figures 1 et 2 pour un transistor de puissance bipolaire intégré et sur la figure 6 pour un étage de sortie de classe B. Du fait de la solution connue d'après la demande précitée, ces phénomènes régénératifs du type électrothermique qui apparaissent dans une structure de puissance traditionnelle sont réduits en ce sens que les variations de courant du collecteur de chaque transistor élémentaire en fonction de la température dépendent maintenant seulement de la

variation des gains individuels avec la température elle-

même. Cette variation est d'environ 0,5%/ C, et en consé-

quence bien en dessous la variation de température de

Ic(VBE), qui est égale, dans la plage des faibles tem-

pératures, à 8%/ C.

Cependant, les solutions connues ne permettent qu'une réduction partielle de la rupture secondaire directe et ne sont pas toujours dépourvues d'inconvénients. Par exemple, dans le cas o on utilise les résistances ballast, il en résulte une augmentation de la tension de saturation

du transistor de puissance.

Compte tenu de ce qui précède, le but de cette invention est de procurer un dispositif semiconducteur intégré qui réduise de façon drastique l'apparition des phénomènes

de rupture secondaire directe.

C'est un but particulier de cette invention de procurer.

un dispositif semiconducteur intégré qui puisse fournir une puissance notablement plus élevée que les dispositifs connus. Un autre but de cette invention est de procurer un tel dispositif semiconducteur intégré dans lequel la disposition des transistors élémentaires individuels (NPN) et de tout transistor PNP de commande est telle que la structure dans sa totalité occupe la même surface, ou une surface

légèrement supérieure, que celle des structures tradition-

nelles. Les buts ci-dessus et d'autres encore qui apparaîtront ci-après, sont obtenus par un dispositif semiconducteur intégré selon l'invention qui comporte une multiplicité de transistors élémentaires disposés côte à côte et ayant des régions d'émetteur, de base et de collecteur, dans lequel les régions d'émetteur des transistors élémentaires s'étendent adjacentes l'une à l'autre dans les régions de base correspondantes et sont physiquement séparées et électriquement reliées, et dans lequel les régions

de collecteur s'étendent adjacentes- l'une à l'autre, phy-

siquement séparées, mais électriquement reliées, d'une manière imbriquée dans les régions d'émetteur, caractérisé en ce que chaque transistor élémentaire est espacé des transistors adjacents d'une distance au moins égale à

la moitié de la largeur d'un transistor élémentaire.

L'invention sera mieux comprise à la lecture de la descrip-

tion détaillée, donnée ci-après à titre d'exemple seulement, de réalisations préférées concernant un transistor de puissance bipolaire et un étage de sortie de classe B, en liaison avec le dessin joint, sur lequel:

- la figure 1 montre la disposition des régions d'un transis-

tor de puissance de type connu, réalisé selon la demande de brevet italien 21 028 A/84; - la figure 2 montre le schéma électrique équivalent de la structure de la figure 1;

- la figure 3 montre la disposition des régions d'un transis-

tor de puissance bipolaire réalisé selon la présente inven-

ion; - la figure 4 montre le schéma électrique équivalent de la disposition de la figure 3; - la figure 5 montre un schéma équivalent d'un étage de sortie de classe B d'un type connu; - la figure 6 montre le schéma électrique équivalent d'un étage de sortie de classe B, réalisé selon la demande de brevet italien N 21 028 A/84; et - les figures 7 et 8 montrent deux variantes possibles de la disposition des régions pour mettre en oeuvre la structure représentée sur la figure 6, selon la présente invention. Les figures 1 et 2 montrent un schéma connu d'un transistor de puissance bipolaire. Comme on peut le voir, ce transistor connu est constitué par une multiplicité de transistors élémentaires identiques, repérés en 1, ayant des collecteurs formés par des régions s'étendant parallèlement et adjacentes

l'une à l'autre, reliés ensemble par la couche métallique 3.

De même, les émetteurs des transistors 1 comportent des régions s'étendant parallèlement l'une à l'autre à une certaine distance l'une de l'autre et étant entrelacées

avec les régions de collecteurs, et ils sont reliés électri-

quement ensemble par la couche métallique 4. Entre les deux couches métalliques s'étend la couche métallique de base 5 en forme d'U. Du fait de cette disposition, cette structure est appelée imbriquée (interdigitée) , chaque doigt de la structure (comportant une multiplicité

de cellules) formant un transistor élémentaire. Le transis-

tor selon les figures 1 et 2 est en outre constitué par une multiplicité de sources de courant, formées ici par les transistors 2. Comme on peut le voir en particulier sur la figure 2, les bases des transistors 1 sont mutuellement séparées et chacune est reliée à un collecteur associé d'un transistor PNP formant source de courant 2 en employant la technique du "croisement souterrain" ("crossunder"),

bien connue dans la technique.

A la place de ce transistor, les figures 3 et 4 montrent

le transistor de puissance bipolaire selon l'invention.

Comme on peut le voir, la structure est à nouveau formée d'une multiplicité de transistors NPN 10 (par exemple le circuit de la figure 4 comprend trois tels transistors) et des sources de courant associées 11, constituées ici de sources symétriques dans un miroir formées par un premier - transistor 12 monté en diode et un deuxième transistor 13. De même que dans le cas de la structure connue, la base de chacun des transistors élémentaires 10, de type NPN, est séparée des autres bases et est reliée à une source de courant respective 11 constituée par des transistors PNP. Ces transistors PNP sont à leur tour commandés en courant par le circuit représenté, constitué pratiquement des transistors 14, afin de réduire la sensibilité à la température. Selon l'invention, et comme on peut le déduire de la figure 3, les transistors élémentaires 10 ne sont plus disposés adjacents l'un à l'autre,mais sont espacés l'un de l'autre (par exemple de 457 microns entre les axes de symétrie longitudinaux de deux transistors adjacents) de façon à réduire l'interaction électrothermique. En pratique, dans,le schéma de la figure 3, par rapport à une structure "interdigitée" conventionnelle, on a éliminé un de chaque deux transistors élémentaires afin d'augmenter la distance mutuelle entre les transistors restants 10. Afin de ne pas gaspiller la région laissée vide par l'absence des transistors élémentaires éliminés, cette même région a été employée pour y disposer les sources de courant repérées 11. En conséquence, le dispositif considéré dans sa totalité aura une surface juste supérieure à celle des dispositifs connus, tout en réduisant dans une large mesure l'interaction thermique entre les transistors élémentaires.-Les courants fournis par les sources 1l peuvent être à juste titre considérés comme étant égaux l'un à l'autre et. non affectés par les variations de température du fait de la commande

particulière adoptée.

Sur la figure 3, les couches métalliques de collecteurs , d'émetteurs 16 et de bases 17 ont été représentées

en détail; en outre, sur cette figure, les liaisons électri-

ques entre les différentes régions formant les transistors , 12, 13, 14 ont été indiquées de manière partiellement schématique. La figure 5 montre le schéma électrique équivalent d'un étage de sortie de classe B de type connu. Comme on peut le voir, le circuit représenté sur la figure 5 a un étage supérieur 20 et un étage inférieur 21 composés chacun d'un transistor de puissance 22 et 23, dont les bases respectives sont commandées par une source de courant constituée par les sources symétriques dans un miroir formées par les transistors 24a et 25a, et 24b et 25b respectivement. Le circuit de la figure 6 montre un étage de sortie de classe B selon la demande de brevet italien N 21 028 A/ 84 précitée, également valable pour l'invention. Comme dans le circuit de la figure 5, l'étage de sortie selon

la figure 6 comporte un étage supérieur et un étage inférieur.

L'étage supérieur comporte le transistor de puissance formé par une multiplicité de transistors élémentaires 22', 22", 22"', etc, dont les bases sont commandées par des sources de courant constituées par les transistors PNP 25a', 25a", 25a"', dont les bases sont commandées par des sources de courant constituées par des transistors PNP 25b', 25b", 25b"', reliés, symétriques dans un miroir, au transistor monté en diode 24b. Egalement dans ce cas, pour reconnaître le concept de l'invention, on doit se reporter aux figures 7 et 8, montrant deux variantes des

dispositions de régions relatives à la figure 6.

La figure 7 montre la disposition des régions de l'étage de sortie selon l'invention, dans lequel les métallisations ont été faites en utilisant deux couches métalliques, tandis que la figure 8 montre une disposition avec une seule couche métallique. En particulier, les figures 7 et 8 montrent les transistors élémentaires 23 relatifs à l'étage inférieur ou portion inférieure du circuit de la figure 6 et les transistors 22 relatifs à l'étage supérieur ou portion supérieure de la figure 6. Comme on peut le

voir, les transistors élémentaires 22 de la portion supé-

rieure du circuit sont disposés en étant alternativement entrelacés avec les transistors élémentaires 23 relatifs à la portion inférieure du circuit. En pratique, même dans ce cas, pour chacun des transistors de puissance de l'étage supérieur ou de l'étage inférieur, on a éliminé un transistor élémentaire sur deux. En outre, les transistors élémentaires individuels ou doigts des deux transistors de puissance ont été entrelacés de façon à récupérer la surface perdue résultant de l'élimination des transistors élémentaires. Dans cette disposition, les transistors de commande PNP ont été disposés de la manière usuelle, adjacents aux transistors de puissance respectifs. Dans la réalisation de la figure 7, o les métallisations ont été effectuées en utilisant deux couches métalliques, les sources de courant 25a relatives à l'étage supérieur et les sources de courant 25b relatives à l'étage inférieur sont disposées sur deux côtés opposés de la surface occupée par les transistors de puissance, tandis que sur la figure 8, les sources de courant 25a et 25b ont été toutes deux disposées sur le même côté et sont reliées de façon appropriée

aux transistors élémentaires respectifs.

En outre, et en détail sur les figures 7 et 8, les repères et 30' indiquent les couches métalliques des émetteurs des transistors élémentaires 22 de l'étage supérieur et des collecteurs des transistors élémentaires 23 de l'étage inférieur, 31 et 31' indiquent les couches métalliques des collecteurs des transistors élémentaires 22 de l'étage supérieur, et 32 et 32' indiquent les couches métalliques des émetteurs des transistors élémentaires 23 de l'étage inférieur. Sur ces figures 7 et 8, les repères 33 et 33' indiquent les liaisons des bases des transistors élémentaires 22 de l'étage supérieur et celles des collecteurs des sources de courant 25a, et les repères 34 et 34' indiquent les liaisons des bases des transistors élémentaires 23 de l'étage inférieur et celles des collecteurs des sources

de courant 25b de l'étage supérieur.

Du fait de la disposition retenue, il est possible d'utili-

ser les avantages procurés par l'utilisation de la solution indiquée dans la demande de brevet italien précitée N 21 028 A/84 avec ceux procurés par l'espacement d'une distance donnée des doigts individuels ou des régions de base de chaque transistor de puissance constituant l'étage de sortie. La disposition imbriquée des transistors élémentaires constituant les transistors de puissance permet de réduire au minimum la dimension du dispositif

et le dispositif, dans sa totalité, aura une surface sensible-

ment égale à celle des dispositifs connus.

Les dispositifs selon l'invention fonctionnent de la même manière que ceux de la technique antérieure, avec l'avantage important d'une réduction drastique de l'interaction thermique entre les transistors élémentaires. En pratique, avec les dispositifs selon l'invention, la puissance délivrée par chaque transistor de puissance est égale à la somme des puissances délivrées par chaque transistor élémentaire ou doigt de la structure. A titre d'exemple, dans le cas o on réalise un transistor de puissance bipolaire, si les niveaux de puissance p des transistors élémentaires individuels constituant le transistor de puissance sont limités par le phénomène de rupture secondaire directe à une valeur donnée, par exemple VCE.is/b (is/b) étant le niveau du courant de collecteur auquel, pour une tension collecteur-émetteur donnée VCE, il survient une panne du transistor élémentaire), le transistor de puissance selon l'invention, dans sa totalité, peut fournir une puissance P = VCE.N. is/b, N étant le nombre de transistors

élémentaires constituant le transistor de puissance lui-même.

De même, dans le cas o on réalise un étage de sortie de classe B, chacun des deux transistors de puissance constituant l'étage de sortie peut fournir une puissance égale à la somme des puissances fournies par les transistors

élémentaires individuels constituant chaque transistor -

de puissance. En outre, la tension de saturation ne subit

aucune altération.

Un autre avantage concerne la simplification ou l'élimination possible des circuits normalement utilisés dans des circuits intégrés pour se protéger contre des surcharges. Ces circuits ont en fait le but d'empêcher le transistor de puissance de se trouver lui-même dans une condition de dissipation

excessive (SOA: safe operating area: zone de fonctionne-

ment sûre). En élargissant la zone de sécurité selon l'inven-

tion, il est possible de réduire ou d'éliminer ces circuits.

Dans le cas de l'étage de sortie de classe B, les raccorde-

ments peuvent être effectués sur une seule couche métalli-

1l que au moyen de croisements souterrains appropriés ou en utilisant deux couches métalliques, ce qui évite les

croisements des raccordements.

La présente invention est susceptible de nombreuses modifica- tions et variantes, sans s'écarter de la portée du concept inventif.

En outre, tous les éléments peuvent être remplacés par -

des équivalents techniques.

Claims

Revendications.

1. Dispositif semiconducteur intégré comportant une muitipli-

cité de transistors élémentaires ayant une certaine largeur, placés côte à côte et comportant des régions d'émetteur,

de base et de collecteur, dans lequel les régions d'émet-

teur des transistors élémentaires s'étendent, adjacents l'une à l'autre, dans les régions de base associées et sont physiquement séparées et électriquement raccordées, et les régions de collecteur s'étendent, adjacentes l'une

à l'autre, physiquement séparées mais électriquement raccor-

dées, d'une manière imbriquée avec les régions d'émetteur, caractérisé en ce que chaque transistor élémentaire est espacé des transistors adjacents d'une, distance au moins

égale à la moitié de la largeur d'un transistor élémen-

taire.

2. Dispositif selon la revendication 1, caractérisé en ce que chaque transistor est espacé du transistor adjacent

d'une distance égale à la largeur d'un transistor.

3. Dispositif selon la revendication 1 ou la revendication

2, formant un transistor de puissance comportant une multipli-

cité de transistors élémentaires et une multiplicité de sources de courant, une pour chaque transistor élémentaire, caractérisé en ce que chaque source de courant a une borne

raccordée individuellement à la région de base dlun transis-

tor élémentaire, cette source de courant étant disposée entre deux transistors élémentaires adjacents dans la

distance incluse entre eux.

4. Dispositif selon l'une des revendications 1 ou 2, formant

un étage de sortie de classe B et comportant une multiplicité de transistors élémentaires ayant des régions d'émetteur,

de base et de collecteur, et formant un premier transis-

tor de puissance et une deuxième multiplicité de transistors élémentaires ayant des régions d'émetteur, de base et

de collecteur, et formant un deuxième tranisstor de puissan-

ce, caractérisé en ce que chaque transistor élémentaire dansle premier transistor de puissance est espacé des transistors élémentaires qui lui sont adjacents dans la même multiplicité de cet espace et que chaque transistor élémentaire dans le deuxième transistor de puissance est disposé entre deux transistors élémentaires adjacents du premier transistor de puissance dans l'espace inclus

entre eux.

5. Dispositif selon la revendication 4, caractérisé en ce que les raccordements entre les régions d'émetteur, de base et de collecteur sont formés sur une seule couche métallique.

6. Dispositif selon la revendication 4, caractérisé en ce que les raccordements entre les régions d'émetteur, de base et de collecteur sont formés sur deux couches métalliques.