FR2572584A1 - Procede de fabrication d'un dispositif semi-conducteur a structure de grille encastree, notamment d'un transistor a induction statique - Google Patents
Procede de fabrication d'un dispositif semi-conducteur a structure de grille encastree, notamment d'un transistor a induction statique Download PDFInfo
- Publication number
- FR2572584A1 FR2572584A1 FR8516036A FR8516036A FR2572584A1 FR 2572584 A1 FR2572584 A1 FR 2572584A1 FR 8516036 A FR8516036 A FR 8516036A FR 8516036 A FR8516036 A FR 8516036A FR 2572584 A1 FR2572584 A1 FR 2572584A1
- Authority
- FR
- France
- Prior art keywords
- grid
- semiconductor device
- thin film
- manufacturing
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000006698 induction Effects 0.000 title claims abstract description 6
- 230000003068 static effect Effects 0.000 title claims abstract description 6
- 239000010409 thin film Substances 0.000 claims abstract description 12
- 239000002253 acid Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66416—Static induction transistors [SIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
A)PROCEDE DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR A GRILLE ENCASTREE, NOTAMMENT D'UN TRANSISTOR A INDUCTION STATIQUE; B)PROCEDE CARACTERISE EN CE QU'IL COMPREND LES DIFFERENTES ETAPES CONSISTANT A: A.FORMER UN DESSIN DE FILM MINCE DE CONFIGURATION ET DE MATERIAU PREDETERMINES SUR UN SUPPORT SEMI-CONDUCTEUR 41; B.ATTAQUER SELECTIVEMENT A L'ACIDE CE SUPPORT SEMI-CONDUCTEUR 41 EN UTILISANT LE DESSIN DE FILM MINCE COMME MASQUE DE GRAVURE POUR FORMER UNE PARTIE CONCAVE 45 PLUS LARGE QUE LES FENETRES DU DESSIN; ET C.IMPLANTER DES IONS D'IMPURETE APPROPRIEE DANS LA ZONE DE SURFACE DU FOND DE LA PARTIE CONCAVE 45 POUR FORMER UNE ZONE DE GRILLE, EN UTILISANT UNE PARTIE AU MOINS DU DESSIN DE FILM MINCE COMME MASQUE; D.L'INVENTION CONCERNE UN PROCEDE DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR A GRILLE ENCASTREE, NOTAMMENT D'UN TRANSISTOR A INDUCTION STATIQUE.
Description
l
PROCEDE DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR
A STRUCTURE DE GRILLE ENCASTREE, NOTAMMENT D'UN
TRANSISTOR A INDUCTION STATIQUE
L'invention concerne un procédé de fabrication d'un dispositif semiconducteur à
structure de grille (porte) encastrée, et plus préci-
sément un procédé de fabrication d'un transistor à induction statique (appelé ci-après "TIS") ou d'un transistor à effet de champ vertical (appelé ci-après
"TEC vertical").
Les structures de grille (porte) classiques des TIS comprennent la structure de type "planar" dans laquelle la zone de grille 3 est formée dans le même plan que celui d'une électrode principale de surface 4 (source ou drain) comme indiqué sur la figure 3, et la structure de type à grille noyée dans laquelle la partie de grille 13 est complètement noyée dans une couche épitaxiale à grande résistance (zone de conduit) 12. La structure de grille représentée sur la figure 3 comprend un support semi-conducteur 1, une couche épitaxial à grande résistivité (zone de conduit) 2, une électrode de grille 5 en Al, une électrode de source (ou drain) en Al, et une couche isolante 7. Sur la figure 4 sont représentés un support semi-conducteur
11 (drain ou source), une électrode de surface princi-
pale 14 (source ou drain), une électrode de grille 15 en Al, une partie de branchement de grille noyée 17, et
une couche isolante 18.
Le SIT de type "planar" représenté sur la figure 3 peut être optimisé et intégré de la même manière que les autres dispositifs de type "planar" (tels que les bipolaires, les MOS, transistor métal-oxyde-silicium...), et s'appliquer à un circuit
intégré ou autre utilisant ses grandes vitesses de fonc-
tionnement. Cependant, la distance entre la zone de grille 3 et l'électrode de surface principale 4 fixée, est petite en termes de structure, et les électrodes se recouvrent presque. Une jonction de ce type est très susceptible aux coupures et présente également un courant de fuite relativement élevé, ce qui pose des problèmes de marge de fonctionnement du circuit, de fiabilité, de
consommation de puissance et autres.
D'autre part, dans le cas du TIS de type à grille noyée représenté sur la figure 4, il est nécessaire de disposer d'une distance suffisante
pour éviter que les parties de grille noyée 13 se rejoi-
gnent pendant la croissance épitaxiale, ce qui rend l'optimisation et l'intégration difficiles. Ainsi, le TIS de type à grille noyée est utilisé en dispositif
discret tel que par exemple en transistor de puissance.-
Un autre inconvénient vient du fait que comme la capacité entre la partie de grille 13 et l'électrode de surface principale 14 est grande, il est difficile
de fonctionner à grande vitesse.
Pour remédier à ces inconvénients des TIS du type planar et du type à grille noyée ci-dessus, on a proposé d'utiliser un TIS à grille encastrée, comme indiqué sur la figure 5. Dans ce TIS, une couche épitaxiale à grande résistivité (zone de conduit) 32 est formée sur un support semiconducteur 31 servant de drain ou de source, puis on applique à cette couche une attaque à l'acide pour la creuser, cette attaque étant suivie de l'addition d'une impureté dans la partie inférieure pour former une zone de grille 33. Une zone d'électrode principale de surface (source ou drain) 34 est formée sur la surface de la couche épitaxiale 32 entre les grilles, puis la surface est recouverte d'une couche isolante 35. Une électrode de grille 36 en Al et une électrode de source(ou drain> 37 reliée-à la zone de grille 33 et à la zone d'électrode de surface
principale, sont formées.
Dans le TIS à grille encastrée ci-dessus, on peut obtenir une distance suffisante entre la zone de grille 33 et l'électrode de surface principale 34 de la structure, de sorte que la susceptibilité à la coupure de la jonction est faible et qu'on peut également limiter à une faible valeur le courant de fuite de la jonction. De plus, comme il existe une certaine liberté de définition de la position de la zone de grille 33 par rapport à la zone de conduit 32 entre les électrodes principales 31 et 34, on peut avantageusement concevoir ce TIS à grille encastrée pour qu'il présente une plus grande constante d'amplification en tension
que le TIS de type planar.
Cependant, dans le cas de la structure à grille encastrée, il est difficile de former sur la partie inférieure une électrode de grille encastrée
de plusieurs microns après attaque à l'acide. C'est-à-
dire qu'il est naturellement difficile de déposer uniformément sur la surface convexe-concave une couche photorésistante de résine photosensible (normalement
d'environ 1 micron d'épaisseur). Des moyens très encom-
brants doivent être utilisés pour surmonter ces difficultés, ce qui ne permet pas, pour ces raisons, de les mettre en
pratique dans un usage courant.
L'invention a donc pour but de
créer un procédé de fabrication d'un dispositif semi-
conducteur permettant de former facilement une structure de grille encastrée tout en surmontant les problèmes
ci-dessus de l'art antérieur.
Le procédé de fabrication d'un dispositif semi-conducteur de type à grille encastrée, selon l'invention, se caractérise en ce qu'on utilise
une attaque chimique à l'acide latérale de gravure de ca-
vité isotropique mettant en oeuvre une forme conve-
nable comme masque pour former une partie creusée, et en ce qu'on utilise ensuite le même masque pour ajouter
une impureté par implantation d'ions à travers l'ouver-
ture, de manière à former une grille.
- A cet effet, l'invention concerne
un procédé de fabrication d'un dispositif semi-conduc-
teur à structure de grille encastrée, procédé caracté-
risé en ce qu'il comprend les différentes étapes consis-
tant à: a. former un dessin de film mince de configuration
et de matériau prédéterminés sur un support semi-conduc-
teur; b. attaquer sélectivement à l'acide ce support semi-conducteur en utilisant le dessin de film mince comme masque de gravure pour former une partie concave plus large que les fenêtres du dessin; et c. implanter des ions d'impureté appropriée dans la zone de surface du fond de la partie concave pour former une zone de grille, en utilisant une partie au moins du dessin de film mince comme masque, Plus précisément, selon les caractéristiques de l'invention, on effectue les trois étapes ci-après représentées sur la figure 1, pour
fabriquer le TIS (ou TEC vertical) à grille encastrée.
Sur la figure 1, la référence 41 désigne un support semi-conducteur, la référence 42 une couche épitaxiale à grande résistivité, la référence 43 une zone de grille, la référence 44 une électrode principale de surface, la référence 45 une partie creusée, et la
référence 46 un masque.
Dans la première étape représentée
sur la figure l(a), on forme sur un support semi-conduc-
teur une forme voulue servant de masque pour l'attaque en creux de la grille, et de masque pour l'implantation
d'ions permettant de former la grille.
Dans la seconde étape représentée sur la figure 1(b) on effectue l'attaque à l'acide pour
creuser la partie en creux formant la grille, en uti-
lisant la forme ci-dessus comme masque. A ce moment, on utilise une attaque latérale (attaque de côté) pour former sur le support semiconducteur une partie concave de largeur supérieure, d'une valeur prédéterminée, à la largeur de l'ouverture de la forme de masque de la
première étape.
Dans la troisième étape représentée sur la figure 1(c), on utilise une partie au moins de la forme réalisée dans la première étape, c'est-à-dire la forme déterminant un bord de la partie de grille maintenant l'électrode principale de surface (source ou drain), et l'on ajoute sélectivement une impureté au support semi-conducteur, par implantation d'ions,
pour former une zone de grille.
L'invention sera décrite en détail en se référant aux dessins ci-joints dans lesquels:
- les figures 1(a) à 1(c) repré-
sentent les étapes de fabrication d'un dispositif semi-
conducteur constituant l'ébauche de l'invention;
- les figures 2(a) à 2(g) repré-
sentent les étapes de fabrication d'un dispositif semi-
conducteur selon une forme de réalisation de l'inven-
tion; et - les figures 3 à 5 représentent des dispositifs selon l'art antérieur, la figure 3 étant une vue en coupe schématique d'un TIS de type planar, la figure 4 étant unecoupe schématique d'un TIS de type à grille noyée, et la figure 5 étant une vue en coupe
schématique d'un TIS de type à grille encastrée.
On décrira sur les figures 2(a) à 2(g) un procédé de fabrication d'un TIS de type à grille creusée correspondant à une forme de réalisation
de l'invention.
Figure 2(a): Une couche épitaxiale à grande résistivité 51 de type n présentant une épaisseur de 3 à 10 microns et une concentration en impuretés de 1014 cm 3 ou moins, est formée sur m support en Si de type n+ présentant une concentration en impuretés de 1018 cm 3 ou plus. Le support 50 en Si est creusé par gravure à l'acide jusqu'à une profondeur supérieure à l'interface entre n et n+ par attaque de réaction ionique (ARI), en utilisant du CC14 ou du CC12F2 sur un
film 52 de SiO2 traité par photogravure à l'acide sui-
vant une configuration prédéterminée. Dans ce cas,
on obtient la formation d'une rainure verticale pratique-
ment sans élargissement latéral, du fait de l'anisotropie
de l'attaque à l'acide.
Figure 2(b): Ensuite, le film 52 de SiO2 est enlevé. Les défauts résultant de l'attaque de réaction ionique (ARI) sont supprimés par nettoyage de la rainure, puis un film 52 de SiO2 est formé par oxydation thermique sur la surface, et seule la partie formant le TIS est
retirée par photogravure à l'acide.
Figure 2(c): Un film 54 de Si polycristallin non dopé, de 0,3 à 1 micron d'épaisseur est formé par dépôt de vapeur sous vide (CVD). L'implantation d'ions d'As+ est effectuée en utilisant comme masque une couche photorésistante 55 soumise à une mise en forme, et une zone de dopage 54A est formée sur la partie désirée. Figure 2(d): Ensuite, la couche photorésistante est retirée. Un film mince 56 de SiO2 d'épaisseur inférieure à 1 000 est formé par oxydation thermique, après quoi un film 57 de SiN4 de 0,2 à 0,5 micron d'épaisseur est formé par dépôt de vapeur sous vide
(CVD) pour remplir complètement la partie de rainure.
Ensuite, dans l'étape indiquée sur la figure 2(e), une ouverture de formation de la zone de grille du TIS par attaque chimique isotropique du Si, est formée par
application du procédé par photogravure.
Dans ce cas, la figure 2 (d-1) représente la structure de l'ouverture nécessaire pour effectuer une attaque humide en utilisant une solution de CrO0-HF-H20. La figure 2 (d-2) montre que du SiO2 déposé par dép8t de vapeur sous vide (CVD) 58 est ajouté pour obtenir une sélectivité d'attaque suffisante par rapport à une attaque de plasma isotropique de Si par du CF4 gazeux ou par la combinaison d'une ARI anisotropique de Si utilisant du CCl4 ou du CC12F2 comme dans l'étape de la figure 2(a), avec une attaque de plasma isotropique
de Si.
Dans ce cas, des zones plus pro-
fondément creusées peuvent être obtenues, et l'on peut de plus contrôler l'attaque latérale, ce qui permet
ainsi de réaliser une gravure précise.
Figure 2(e): Une grille d'encastrement voulu est obtenue par attaque isotropique humide ou par attaque de plasma de Si, ppur former une structure en surplomb 57A de film 57 de Si3N4. Après avoir fait croître un film mince oxydé thermiquement 53' dans la partie creusée, pour éviter la canalisation des ions implantés, une implantation ionique de B à dose de 10 4 à 1015 cm-2, est effectuée avec 50 à 100 ke pour former une grille 59. A ce moment, la grille 59 n'est formée que dans le fond de la partie creusée à travers le masque,
avec le bord en surplomb 57A du film de Si3N4.
Figure 2(f): La partie centrale du film 57 de Si3N4 est recouverte d'un revêtement photorésistant par photogravure, et le revêtement obtenu est utilisé comme masque, de sorte que les autres parties du film 57 de Si3N4, le film 54 de poly-Si non dopé, et le film 56 de SiO sont complètement retirés par ARI en utilisant un mélange de CF4-H2 et de CCl4 ou CC12F2
gazeux, puis en appliquant une nouvelle oxydation ther-
mique pour former un film mince de tampon 53 de SiO2 d'épaisseur inférieure à 1 000 A. Par le chauffage appliqué à ce moment, l'As est diffusé dam zones dopées 54A vers la couche épitaxiale 51 pour former une partie
de source 61 du TIS.
Ensuite, l'implantation d'ions B+ est effectuée pour former une grille 60 de structure planar se reliant à la partie de grille-encastrée 59. Ici, la partie en surplomb 57A du film 57 de Si3N4 conduit à la formation d'une partie de source 61 et d'une partie de grille 59 du TIS cependant que
ces parties sont maintenues séparées l'une de l'autre.
Figure 2(g): -
Après élimination du film central 57 de Si3N4, on effectue une diffusion pénétrante et une oxydation thermique pour donner les dimensions finales prédéterminées à la partie de grille 59 et à la partie de source 61, de manière a obtenir la structure finale du TIS. Ensuite, un verre de phospho-silicate (VPS) 62 de 4000 à 7000 X est formé de manière classique par dépot sous vide et soumis à un reflux, après quoi un trou de contact est ouvert et un fil
d'électrode 63 en Al ou autre est mis en place.
Par le procédé décrit ci-dessus, il est possible de fabriquer extrêmement facilement des TIS de type à grille encastrée de très grande précision de contrôle, égale ou supérieure à celle des structures planar et des structures à grille noyée de l'art antérieur. De plus, la partie d'électrode principale de surface et la partie de grille peuvent être formées de manière à s'auto-aligner, ce qui permet de réduire
les caractéristiques d'inhomogénéité du dispositif.
Enfin, comme on peut réduire au minimum la profondeur
de la jonction pn de la partie de grille, une sensi-
bilité aux courtes longueurs d'onde (A, 500nm) plusieurs fois supérieure aux sensiblités classiques, peut être obtenue dans les photo-transistors à TIS et les détecteurs d'images à TIS utilisant une partie de
grille de TIS, comme électrode de détection de lumière.
On peut ainsi obtenir un dispositif de grande valeur
industrielle lorsqu'il est appliqué aux photo-détecteurs.
Bien que, dans la forme de réalisation ci-dessus, on ait décrit un TIS à canal n(Si), il est évident que le dispositif peut aussi bien s'appliquer à un TIS à canal p ou à un TEC et autres semi-conducteurs des groupes III à V à canal p.
Comme décrit ci-dessus, l'inven-
tion permet de simplifier considérablement la fabrica-
tion d'un dispositif semi-conducteur à structure de grille encastrée, capable de remédier aux inconvénients des dispositifs semi-conducteurs à structure planar
et à structure de grille noyée.
Claims (4)
1- Procédé de fabrication d'un dispositif semi-conducteur à structure de grille encastrée, procédé caractérisé en ce qu'il comprend les différentes étapes consistant à: a. former un dessin de film mince de configuration
et de matériau prédétermines sur un support semi-
conducteur (41); b. attaquer sélectivement à l'acide ce support semiconducteur (41) en utilisant le dessin de film mince comme masque de gravure pour former une partie concave (45) plus large que les fenêtres du dessin; et c. implanter des ions d'impureté appropriée dans la zone de surface du fond de la partie concave (45) pour former une zone de grille, en utilisant une
partie au moins du dessin de film mince comme masque.
2- Procédé selon la revendication 1, caractérisé en ce que l'attaque sélective à l'acide
est une attaque par un plasma de CF4 gazeux.
3- Procédé selon l'une quelcon-
que des revendications 1 et 2, caractérisé en ce que,
avant l'implantation des ions, un film d'oxyde final mince est formé sur la surface de la partie concave (45).
4- Procédé selon la revendication 1, caractérisé en ce que le dispositif semi-conducteur
est un TIS (transistor à induction statique).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225885A JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2572584A1 true FR2572584A1 (fr) | 1986-05-02 |
| FR2572584B1 FR2572584B1 (fr) | 1991-07-05 |
Family
ID=16836387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR858516036A Expired - Fee Related FR2572584B1 (fr) | 1984-10-29 | 1985-10-29 | Procede de fabrication d'un dispositif semi-conducteur a structure de grille encastree, notamment d'un transistor a induction statique |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4679307A (fr) |
| JP (1) | JPH0652793B2 (fr) |
| FR (1) | FR2572584B1 (fr) |
| NL (1) | NL8502953A (fr) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275965A (en) * | 1992-11-25 | 1994-01-04 | Micron Semiconductor, Inc. | Trench isolation using gated sidewalls |
| US5966892A (en) * | 1997-01-27 | 1999-10-19 | Platt; R. Terry | Ready to assemble wood construction system |
| US8546234B2 (en) * | 2011-06-06 | 2013-10-01 | Nanya Technology Corporation | Semiconductor process |
| US9093532B2 (en) | 2013-06-21 | 2015-07-28 | International Business Machines Corporation | Overlapped III-V finFET with doped semiconductor extensions |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2026237A (en) * | 1978-07-19 | 1980-01-30 | Texas Instruments Ltd | Junction gate field effect transistors |
| US4403396A (en) * | 1981-12-24 | 1983-09-13 | Gte Laboratories Incorporated | Semiconductor device design and process |
| US4412378A (en) * | 1981-02-24 | 1983-11-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device utilizing selective masking, etching and oxidation |
| US4476622A (en) * | 1981-12-24 | 1984-10-16 | Gte Laboratories Inc. | Recessed gate static induction transistor fabrication |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415747B2 (fr) * | 1972-11-04 | 1979-06-16 | ||
| JPS51135375A (en) * | 1975-05-19 | 1976-11-24 | Matsushita Electric Ind Co Ltd | Method of manufacturing junction type field effect transistor |
| US4419811A (en) * | 1982-04-26 | 1983-12-13 | Acrian, Inc. | Method of fabricating mesa MOSFET using overhang mask |
| FR2532471A1 (fr) * | 1982-09-01 | 1984-03-02 | Labo Electronique Physique | Procede de realisation d'ouverture de faible dimension, utilisation de ce procede pour la fabrication de transistors a effet de champ, a grille alignee submicronique, et transistors ainsi obtenus |
| US4561168A (en) * | 1982-11-22 | 1985-12-31 | Siliconix Incorporated | Method of making shadow isolated metal DMOS FET device |
-
1984
- 1984-10-29 JP JP59225885A patent/JPH0652793B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-21 US US06/789,536 patent/US4679307A/en not_active Expired - Lifetime
- 1985-10-29 FR FR858516036A patent/FR2572584B1/fr not_active Expired - Fee Related
- 1985-10-29 NL NL8502953A patent/NL8502953A/nl not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2026237A (en) * | 1978-07-19 | 1980-01-30 | Texas Instruments Ltd | Junction gate field effect transistors |
| US4412378A (en) * | 1981-02-24 | 1983-11-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device utilizing selective masking, etching and oxidation |
| US4403396A (en) * | 1981-12-24 | 1983-09-13 | Gte Laboratories Incorporated | Semiconductor device design and process |
| US4476622A (en) * | 1981-12-24 | 1984-10-16 | Gte Laboratories Inc. | Recessed gate static induction transistor fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2572584B1 (fr) | 1991-07-05 |
| US4679307A (en) | 1987-07-14 |
| NL8502953A (nl) | 1986-05-16 |
| JPH0652793B2 (ja) | 1994-07-06 |
| JPS61104672A (ja) | 1986-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0071494B1 (fr) | Procédé de fabrication de transistors bipolaires intégrés de très petites dimensions | |
| US4415383A (en) | Method of fabricating semiconductor devices using laser annealing | |
| EP0057126B1 (fr) | Procédé de fabrication d'une structure de transistors | |
| EP0022388B1 (fr) | Procédé de fabrication d'un transistor à effet de champ du type DMOS à fonctionnement vertical | |
| FR2663464A1 (fr) | Circuit integre en technologie silicium sur isolant comportant un transistor a effet de champ et son procede de fabrication. | |
| FR2544916A1 (fr) | Procede de fabrication de transistors a effet de champ mos | |
| FR2488733A1 (fr) | Procede de fabrication de transistor mos a effet de champ, de forte puissance, a haute densite de porteur repartie lateralement au-dessous de l'oxyde de gachette | |
| FR2510819A1 (fr) | Procede de fabrication d'un composant misfet et composant misfet ainsi produit | |
| FR2656737A1 (fr) | Procede de fabrication d'un dispositif semi-conducteur du type a canal entre deux portes isolees notamment de sit. | |
| FR2666932A1 (fr) | Dispositif semi-conducteur presentant une haute tension de claquage et une faible resistance et procede pour sa fabrication. | |
| FR2598259A1 (fr) | Diode zener enterree et procede de fabrication. | |
| FR2728387A1 (fr) | Procede de fabrication d'un transistor bipolaire | |
| FR2481518A1 (fr) | Procede de realisation d'un dispositif semiconducteur comportant des transistors a effet de champ complementaires | |
| FR2465316A1 (fr) | Dispositifs semi-conducteurs pourvus d'elements semi-conducteurs complementaires et procede de fabrication d'un dispositif semi-conducteur compose | |
| US5284794A (en) | Method of making semiconductor device using a trimmable thin-film resistor | |
| FR2739976A1 (fr) | Structure de terminaison, dispositif a semi-conducteur, et leurs procedes de fabrication | |
| EP0069606B1 (fr) | Transistor à effet de champ vertical à jonction et procédé de fabrication | |
| FR2606214A1 (fr) | Transistor bipolaire du type heterojonction | |
| FR2572584A1 (fr) | Procede de fabrication d'un dispositif semi-conducteur a structure de grille encastree, notamment d'un transistor a induction statique | |
| FR2511194A1 (fr) | Transistor a effet de champ et procede de fabrication | |
| EP0002087A1 (fr) | Dispositif semiconducteur monolithique comprenant deux transistors complémentaires et son procédé de fabrication | |
| FR2572587A1 (fr) | Procede de fabrication d'un transistor a effet de champ du type a grille schottky | |
| FR2462779A1 (fr) | Methode de fabrication de transistors vmos | |
| FR2512590A1 (fr) | Transistor a effet de champ du type a jonction et procede de fabrication | |
| FR2579023A1 (fr) | Composant semiconducteur a tenue en tension amelioree par sillons peripheriques multiples |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |