FR2490403A1 - Nouveau procede de fabrication de circuits integres - Google Patents

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Abstract

PROCEDE POUR REDUIRE L'OXYDATION DE CHAMP LATERALE AU VOISINAGE DES REGIONS ACTIVES D'UN SUBSTRAT DE SILICIUM DANS LEQUEL DES ELEMENTS DE CIRCUIT INTEGRES DOIVENT ETRE FORMES. ON FORME SUR LA SURFACE 12 DU SUBSTRAT 11 DES COUCHES SUCCESSIVES DE DIOXYDE DE SILICIUM, DE NITRURE DE SILICIUM ET DE TITANE (OU ALUMINIUM) QUE L'ON GRAVE ENSUITE AU FAISCEAU IONIQUE POUR FORMER UNE STRUCTURE MESA 25 CONTENANT LA FUTURE REGION ACTIVE 13. APRES ENLEVEMENT DE LA COUCHE DE TITANE, ON DEPOSE SUR LE SUBSTRAT UNE COUCHE DE NITRURE DE SILICIUM QUI, APRES GRAVURE AU FAISCEAU IONIQUE, NE SUBSISTE QUE SUR LES COTES ET LE DESSUS DE LA STRUCTURE MESA POUR LA PROTEGER PENDANT LA FORMATION DE L'OXYDE DE CHAMP. UNE FOIS CET OXYDE FORME, ON ENLEVE LE NITRURE RESTANT ET ON OXYDE LES COTES EXPOSES DE LA STRUCTURE MESA POUR FORMER UNE STRUCTURE PLANAIRE. APPLICATION A LA FABRICATION DE CIRCUITS INTEGRES.

Description

1 2490403
La présente invention se rapporte, d'une manière généra-
le, à un procédé de fabrication de circuits intégrés et elle
vise plus particulièrement à former sur un substrat de sili-
cium une couche épaisse de dioxyde de silicium contiguë à une région adjacente à la surface du substrat. Les circuits intégrés comprennent une série de composants actifs isolés diélectriquement sur un substrat de silicium commun. Lors de la fabrication de tels circuits, les régions actives du substrat en silicium sur lesquelles les composants
actifs sont formés sont masquées par une mince-couche de dio-
xyde de silicium sur laquelle est formée une épaisse couche de nitrure de silicium. La partie maintenue de la couche de
nitrure de silicium sert de masque pour la gravure des par-
ties exposées de la couche de dioxyde de silicium, pour la gravure d'évidements dans le substrat de silicium et pour l'oxydation ultérieure du silicium situé dans les évidements
afin de former un oxyde de champ qui assure l'isolement dié-
lectrique. La mince couche de dioxyde de silicium qui recou-
vre les régions actives du substrat est utilisée pour atté-
nuer le défaut de concordance entre les dilatations thermi-
ques du substrat de silicium et de la couche de masquage en
nitrure de silicium au cours du traitement.
Au cours de l'étape d'oxydation, le passage d'oxygène latéralement à travers la mince couche d'oxyde provoque la
croissance d'oxyde dans les parties extérieures de la surfa-
ce de chacune des régions actives et produit des saillies la-
térales d'oxyde appelées dans la technique des formations en
"bec d'oiseau".
La formation en "bec d'oiseau" se produit même lorsque
la couche de nitrure de silicium est formée sous une épais-
seur suffisante pour s'opposer à son cintrage. La formation en "bec d'oiseau" représente une région de transition de dioxyde de silicium entre le bord d'une région active dont la surface a des dimensions restreintes et le bord de la région d'oxyde de champ. Avec une formation en "bec d'oiseau", une courbure
est également produite dans la surface de la région active.
Ainsi, la formation à "bec d'oiseau" se traduit non seulement
par un déplacement du bord de la région active mais elle pro-
2 2490403
voque également une réduction importante de la surface utili-
sable du substrat pour la fabrication sur cette surface de
composants actifs.
Pour la mise en oeuvre du procédé de la présente inven-
tion, conformément à l'un de ses modes de réalisation, on uti- lise un substrat de matière semiconductrice ayant une surface principale. On forme une première couche mince en dioxyde de silicium sur la surface principale du substrat. On forme une seconde couche épaisse en nitrure de silicium sur la première couche en dioxyde de silicium. On forme une troisième couche en une matière résistant à l'érosion ionique sur la seconde
couche en nitrure de silicium. On forme un motif dans la troi-
sième couche en une matière résistant à l'érosion ionique pour produire une partie maintenue qui recouvre une région active du substrat adjacente à la surface principale de ce dernier et est alignée avec elle. On forme un motif dans les première et
seconde couches en utilisant la partie maintenue de la troisiè-
me couche comme masque, par gravure au faisceau ionique ortho-
gonalement au plan de la surface principale, pour produire des
parties maintenues des seconde et première couches, qui recou-
vrent toutes deux la région active de la surface principale avec laquelle elles sont alignées et pour enlever des parties de substrat afin de former une structure mesa dont le sommet
est la région active. On enlève la partie maintenue de la troi-
sième couche. On dépose une quatrième couche en nitrure de si-
licium sur les parties exposées du substrat, y compris les pa-
rois latérales de la structure mesa et les parties maintenues des première et seconde couches. On enlève les parties de la quatrième couche en nitrure de silicium qui sont contiguës aux parties du substrat parallèles à ladite surface principale et
les recouvrent. On chauffe le substrat dans une atmosphère oxy-
dante à une température et pendant une durée appropriées pour provoquer la conversion des parties exposées du substrat en dioxyde de silicium. On enlève la partie maintenue des couches de nitrure de silicium qui recouvrent la structure mesa pour exposer les parois latérales de cette dernière. On chauffe le substrat pour provoquer la conversion des parties exposées de
la structure mesa en dioxyde de silicium.
La suite de la description se réfère aux figures annexées
qui représentent respectivement: Fig. 1, une vue en plan d'un corps composite représentant
une portion d'un circuit intégré montrant un substrat en sili-
cium sur lequel est formée une unique région active entourée
d'une épaisse région isolante de dioxyde de silicium.
Fig. 2, une vue en coupe de la portion du substrat de la
Fig. 1, faite suivant la ligne 2-2 de cette figure.
Fig. 3A à 3H, des vues en coupe de structures qui repré-
sentent des étapes successives d'un procédé de fabrication de
la structure composite des Fig. 1 et 2 conformément à la pré-
sente invention.
Sur les Fig. 1 et 2 auxquelles on se référera maintenant, on a représenté un corps composite 10 représentant une portion
d'un circuit intégré fabriqué conformément à la présente in-
vention.
Le corps composite comprend un substrat 11 ayant une sur-
face principale 12 dans laquelle est formée une région active
13 entourée d'une épaisse couche isolante 14 en dioxyde de si-
licium. Des composants ou dispositifs actifs, tels que des transistors à effet de champ (non représentés), sont formés
dans la région active et sont isolés d'autres composants ac-
tifs similaires, formés sur le substrat par l'épaisse couche
isolante 14 de dioxyde de silicium.
On décrira maintenant en se référant aux Fig. 3A à 3H un
procédé de fabrication de la structure des Fig. 1 et 2 confor-
mément à la présente invention. Les éléments des Fig. 3A à 3H
qui sont identiques aux éléments des Fig. 1 et 2 ont été dési-
gnés par les mêmes références. On utilise un substrat Il de matière semiconductrice en silicium ayant une résistivité de ohms.cm et une conductivité du type N ayant une surface principale 12 parallèle à un plan cristallographique (100) du
substrat. On forme une première couche 15 en dioxyde de sili-
cium ayant une épaisseur d'environ 300 A sur la surface prin-
cipale 12 en utilisant des techniques bien connues des spécia-
listes, comme représenté sur la Fig. 3A. Par exemple, on expo-
se le substrat de silicium à une atmosphère d'oxygène à la pression atmosphérique et à une température d'environ 10000C
pendant une période de 30 minutes. On dépose une seconde cou-
che 16 en nitrure de silicium sur la surface de la première couche en dioxyde de silicium en utilisant des techniques bien
connues des spécialistes, telles que le dépôt chimique en pha-
se vapeur. Suivant ce procédé, on utilise des vapeurs de sila- ne et d'ammoniac dans un rapport de 1 à 200 en volume dans un courant d'hydrogène comme gaz vecteur à une température de 10009C et pendant une période de 10 minutes pour former une couche de nitrure de silicium ayant une épaisseur d'environ
1000 A. On évapore ensuite une troisième couche en une matiè-
re résistant à l'érosion ionique, telle que du titane, sur la seconde couche en nitrure de silicium, sur une épaisseur d'environ 1000 A. On forme un dessin dans la troisième couche
17 en titane en utilisant des techniques de masquage photoli-
thographique et de gravure au plasma bien connues des spécia-
listes pour former une partie maintenue qui recouvre la région
active 13 du substrat avec laquelle elle est alignée. La lar-
geur de la région active 13 peut être aussi petite qu'un micro-
mètre environ. On applique une laque photosensible appropriée, telle qu'une laque d'azoture "AZ 1470" que l'on peut obtenir de la société Shipley Co., Newton, Mass. Etats Unis d'Amérique,
sur la troisième couche 17 en titane. Après exposition et dé-
veloppement de la laque photosensible pour former une partie maintenue 18 de cette laque, on grave au plasma les parties exposées de la couche de titane non protégées par la laque photosensible, par exemple en utilisant du tétrachlorure de carbone pour former la partie maintenue 19 de la couche 17 de
titane. Ensuite, on enlève la partie maintenue 18 de laque.
photosensible à l'aide d'un décapant approprié attaquant la laque. Ensuite, on grave au fraise avec un faisceau ionique la seconde couche 16 en nitrure de silicium non masquée par la partie maintenue 19 de la couche de titane, orthogonalement par rapport à la surface principale 12, comme représenté sur la Fig. 3B, pour former une partie maintenue 20 alignée avec la région active 13. Le fraisage-ionique s'effectue dans de l'argon avec environ 1 % d'oxygène. L'addition d'oxygène convertit le titane en dioxyde de titane qui a un très faible taux d'attaque et, par conséquent, de meilleures qualités de masquage au faisceau ionique. On grave la première couche 15 en dioxyde de silicium non masquée par la partie maintenue de la seconde couche en nitrure de silicium par fraisage ionique
orthogonalement par rapport à la surface principale pour for-
mer une partie maintenue 21 alignée avec la région active 13 et exposer une partie de la surface principale 12 du substrat 11. On grave également la partie superficielle du substrat disposée au-dessous des parties non masquées de la première
couche en dioxyde de silicium par fraisage ionique orthogona-
lement par rapport à la surface principale 12 du substrat jus-
qu'à une profondeur prédéterminée. La profondeur du fraisage ionique du substrat de silicium est choisie de telle sorte que
la croissance ultérieure du dioxyde de silicium dans les évi-
dements du substrat est suffisamment épaisse pour former une
surface de ce dioxyde essentiellement coplanaire avec la sur-
face de la région active. Pour atteindre une telle condition, la profondeur du fraisage est réglée à approximativement 57 % de l'épaisseur résultante de la couche épaisse 14 de dioxyde de silicium. Le fraisage ionique du substrat orthogonalement au plan de la surface principale 12 forme dans le substrat une
structure mesa 25 dont le sommet est la région active précitée.
On enlève alors la partie maintenue 18 de la couche de titane en utilisant de l'acide fluorhydrique tamponné. Ensuite, on dépose une quatrième couche 26 en nitrure de silicium ayant une épaisseur d'environ 1000 A sur les parties exposées du substrat, y compris les parois latérales de la structure mesa
et les parties maintenues des première et seconde couches. En-
suite, on enlève par fraisage ionique les parties de la qua-
trième couche 26 en nitrure de silicium qui sont contiguës à
la surface principale du substrat et la recouvrent, en expo-
sant ainsi le substrat et en laissant une partie maintenue 19a qui entoure le dessus et les côtés de la structure mesa. Au cours de l'étape suivante du procédé, on chauffe le substrat dans une atmosphère oxydante à une température et pendant une
durée appropriées pour provoquer la conversion des parties ex-
posées du substrat, à savoir les parties évidées ou érodées
par le fraisage, en une-épaisse couche 14 de dioxyde de sili-
cium approximativement coplanaire avec la région active 13, comme représenté sur la Fig. 3E. Ensuite, on enlève la partie
maintenue 19a de nitrure de silicium qui recouvre la structu-
re mesa et entoure également ses parois latérales en utilisant
une solution d'attaque appropriée, telle que de l'acide phos-
phorique chaud, pour former la structure résultante représen-
tée sur la Fig. 3F. On chauffe ensuite le substrat pour pro-
voquer la conversion des parties exposées des parois latéra-
les de la structure mesa en dioxyde de silicium, comme repré-
senté sur la Fig. 3G. On enlève la partie maintenue 21 de dio-
xyde de silicium et les parties adjacentes à la surface de l'épaisse couche 14 de dioxyde de silicium en utilisant une
solution d'attaque appropriée, telle que de l'acide fluorhy-
drique tamponné, pour exposer la surface supérieure de la
structure mesa 25 et pour éliminer les irrégularités et ondu-
lations dans la surface de la couche épaisse 14 de dioxyde de
silicium, comme représenté sur la Fig. 3H.
Les avantages particuliers dé la structure sont que la
partie superficielle de la région active 13 conserve ses di-
mensions et son emplacement sur la surface principale du sub-
strat, essentiellement telles qu'attribuées avant le traite-
ment du substrat, avec une réduction minimale de cette surfa-
ce par-suite du traitement du substrat pour former la couche
isolante diélectrique 14 conformément à la présente invention.
La réduction de la formation en "bec d'oiseau" permet égale-
ment de maintenir la planéité de la région de surface. A ce stade du procédé, on peut facilement former des dispositifs ou composants actifs, tels que des transistors à effet de champ, dans la région active, au moyen de procédés bien connus
des spécialistes de la technique.
Bien que dans le procédé décrit ci-dessus, on ait utili-
sé du titane comme matière résistant à l'érosion ionique, on
peut également utiliser d'autres matières résistant à l'éro-
sion ionique, telles que de l'aluminium.
Bien que dans le procédé décrit ci-dessus on ait utilisé des épaisseurs spécifiques de la première couche 15 mince en
dioxyde de silicium, de la seconde couche épaisse 16 en nitru-
re de silicium et de la quatrième couche épaisse 26 en nitrure
de silicium, on comprendra, naturellement, que l'on peut uti-
liser toute une gamme d'épaisseurs pour chacune de ces couches.
Une gamme appropriée pour la première couche mince en dioxyde de silicium est comprise entre environ 50 A et environ 400 A. Une gamme appropriée pour l'épaisseur de la seconde couche épaisse en nitrure de silicium est comprise entre environ
O O
500 A et environ 1500 A. Une gamme appropriée pour l'épaisseur de la quatrième couche épaisse est comprise entre environ
O O
500 A et environ 1500 A. Bien que dans le procédé décrit ci-dessus, la quatrième couche en nitrure de silicium soit déposée directement sur les côtés exposés de la structure mesa en silicium, il peut
être avantageux de former une mince couche de dioxyde de si-
licium sur les surfaces latérales exposées de la structure
mesa avant le dépôt de la quatrième couche en nitrure de si-
licium pour réduire au minimum les contraintes thermiques pro-
duites dans les parois latérales de la structure mesa du fait du défaut de concordance entre la dilatation thermique de la
surface de silicium et celle de la couche de nitrure de sili-
cium. A cette fin, on peut former une couche de dioxyde de silicium ayant une épaisseur comprise entre environ 50 A et on environ 400 A sur les surfaces latérales de la structure mesa,
par exemple par oxydation thermique, avant le dépôt de la qua-
trième couche de nitrure de silicium.
Bien que dans le procédé décrit ci-dessus, un substrat de silicium ayant une conductivité du type N soit utilisé, il est évident que l'on peut utiliser des substrats ayant une conductivité du type P.

Claims (5)

R E V E N D I C A T I 0 N S
1 - Procédé pour former dans un substrat (11) de matière semiconductrice ayant une surface principale (12) une épaisse couche (14) de dioxyde de silicium contiguë à une région (13) du substrat adjacente à la surface principale, caractérisé en ce qu'il consiste à obtenir le substrat (11) de-matière semiconductrice en silicium ayant une surface principale (12); à former une première couche mince (15) en dioxyde de silicium sur la surface principale; à former uneseconde couche épaisse (16) en nitrure de silicium sur la première couche en dioxyde de silicium;
à former une troisième couche (17) en une matière résis-
tant à l'érosion ionique sur la seconde couche en nitrure de silicium; à former un dessin dans la troisième couche en matière
résistant à l'érosion ionique pour produire une partie mainte-
nue (19) située au-dessus de la région (13) de la surface principale et alignée avec elle; à former un motif dans les seconde et première couches, en utilisant la partie maintenue (19) de la troisième couche comme masque, par gravure au faisceau ionique orthogonalement au plan de la surface principale pour produire des parties
maintenues (20, 21) des seconde et première couches qui re-
couvrent toutes deux ladite région (13) de la surface princi-
pale et son alignées avec elles et à enlever des parties du substrat pour former une structure mesa (25) dont le sommet est ladite région; à enlever la partie maintenue de la troisième couche;
à déposer une quatrième couche (26) en nitrure de sili-
cium sur les parties exposées-du substrat, y compris les pa-
rois latérales de la structure mesa et les parties maintenues
des première et seconde couches; -
à enlever les parties de la quatrième couche en nitrure de silicium qui sont contiguës à la surface principale du
substrat et la recouvrent;-
à chauffer le substrat dans une atmosphère oxydante à
une température et pendant une durée appropriées pour provo-
quer la conversion des parties exposées du substrat en une épaisse couche (14) de dioxyde de silicium; à enlever les parties des seconde et quatrième couches en nitrure de silicium qui recouvrent la structure mesa pour en exposer les parois latérales; à chauffer le substrat pour provoquer la conversion des
parois exposées de la structure mesa en dioxyde de silicium.
2 - Procédé selon la revendication 1, caractérisé en ce que on enlève la partie maintenue (21) de la première couche
de dioxyde de silicium.
3 - Procédé selon l'une quelconque des revendications 1
et 2, caractérisé en ce que la surface exposée de l'épaisse
couche (14) de dioxyde de silicium est approximativement pa-
rallèle à la surface exposée de la partie maintenue (21) de
la première couche en dioxyde de silicium et en ce qu'on en-
lève la partie maintenue de la première couche et une mince
partie de la couche épaisse de dioxyde de silicium pour expo-
ser la région (13) du substrat et rendre plane la surface de
l'épaisse couche de dioxyde de silicium.
4 - Procédé selon la revendication 1, caractérisé en ce
que la matière résistant à l'érosion est du titane.
- Procédé selon la revendication 1, caractérisé en ce
que la matière résistant à l'érosion est de l'aluminium.
6 - Procédé selon la revendication 1, caractérisé en ce que la première couche mince (15) en dioxyde de silicium a
O O
une épaisseur comprise entre environ 50 A et environ 400 A, en ce que la seconde couche épaisse (16) en nitrure de silicium o o a une épaisseur comprise entre environ 500 A et environ 1500 A et en ce que la quatrième couche (26) en nitrure de silicium o o a une épaisseur comprise entre environ 500 A et environ 1500 A. 7 - Procédé selon la revendication 1, caractérisé en ce
qu'avant le dépôt de la quatrième couche en nitrure de sili-
cium, on chauffe le substrat dans une atmosphère oxydante à
une température et pendant une durée appropriées pour provo-
quer le revêtement des parois latérales exposées de la struc-
ture mesa par une mince couche de dioxyde de silicium ayant O o une épaisseur comprise entre environ 50 A et environ 400 A,
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4407851A (en) * 1981-04-13 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
US4587540A (en) * 1982-04-05 1986-05-06 International Business Machines Corporation Vertical MESFET with mesa step defining gate length
JPS58173870A (ja) * 1982-04-05 1983-10-12 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 半導体装置の製造方法
US4398992A (en) * 1982-05-20 1983-08-16 Hewlett-Packard Company Defect free zero oxide encroachment process for semiconductor fabrication
CA1204525A (fr) * 1982-11-29 1986-05-13 Tetsu Fukano Methode d'isolation zonee sur elements electriques
JPS59132141A (ja) * 1983-01-17 1984-07-30 Mitsubishi Electric Corp 半導体装置の製造方法
JPS59214237A (ja) * 1983-05-20 1984-12-04 Toshiba Corp 半導体装置の製造方法
US4604162A (en) * 1983-06-13 1986-08-05 Ncr Corporation Formation and planarization of silicon-on-insulator structures
US4583281A (en) * 1985-03-13 1986-04-22 General Electric Company Method of making an integrated circuit
US4646424A (en) * 1985-08-02 1987-03-03 General Electric Company Deposition and hardening of titanium gate electrode material for use in inverted thin film field effect transistors
US4909897A (en) * 1986-06-17 1990-03-20 Plessey Overseas Limited Local oxidation of silicon process
US4862232A (en) * 1986-09-22 1989-08-29 General Motors Corporation Transistor structure for high temperature logic circuits with insulation around source and drain regions
US4714685A (en) * 1986-12-08 1987-12-22 General Motors Corporation Method of fabricating self-aligned silicon-on-insulator like devices
US4797718A (en) * 1986-12-08 1989-01-10 Delco Electronics Corporation Self-aligned silicon MOS device
US4749441A (en) * 1986-12-11 1988-06-07 General Motors Corporation Semiconductor mushroom structure fabrication
US4903107A (en) * 1986-12-29 1990-02-20 General Electric Company Buried oxide field isolation structure with composite dielectric
US4714518A (en) * 1987-01-14 1987-12-22 Polaroid Corporation Dual layer encapsulation coating for III-V semiconductor compounds
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
WO1988010510A1 (fr) * 1987-06-15 1988-12-29 Ncr Corporation Procede de formation d'un oxyde de champ semiconducteur
US4923563A (en) * 1987-06-15 1990-05-08 Ncr Corporation Semiconductor field oxide formation process using a sealing sidewall of consumable nitride
US4942449A (en) * 1988-03-28 1990-07-17 General Electric Company Fabrication method and structure for field isolation in field effect transistors on integrated circuit chips
NL8800903A (nl) * 1988-04-08 1989-11-01 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumsubstraat met geheel of gedeeltelijk verzonken veldoxide-gebieden.
US7666735B1 (en) * 2005-02-10 2010-02-23 Advanced Micro Devices, Inc. Method for forming semiconductor devices with active silicon height variation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958040A (en) * 1973-09-07 1976-05-18 U.S. Philips Corporation Semiconductor device manufacture

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4110125A (en) * 1977-03-03 1978-08-29 International Business Machines Corporation Method for fabricating semiconductor devices
JPS5494196A (en) * 1977-12-30 1979-07-25 Ibm Metallic layer removing method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958040A (en) * 1973-09-07 1976-05-18 U.S. Philips Corporation Semiconductor device manufacture

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 22, no. 11, avril 1980, pages 5148-5151, New York, US; R.D. ISAAC "Fabrication process for full ROX isolation without a bird's beak" *

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Publication number Publication date
US4333965A (en) 1982-06-08
GB2083947B (en) 1984-07-25
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FR2490403B1 (fr) 1987-02-27
JPS5780743A (en) 1982-05-20
IT8123736A0 (it) 1981-09-02
GB2083947A (en) 1982-03-31
IT1138548B (it) 1986-09-17

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