FI89847B - Behandlingskrets foer en serieformad digital signal - Google Patents
Behandlingskrets foer en serieformad digital signal Download PDFInfo
- Publication number
- FI89847B FI89847B FI871113A FI871113A FI89847B FI 89847 B FI89847 B FI 89847B FI 871113 A FI871113 A FI 871113A FI 871113 A FI871113 A FI 871113A FI 89847 B FI89847 B FI 89847B
- Authority
- FI
- Finland
- Prior art keywords
- input
- sample
- output
- input terminal
- register
- Prior art date
Links
- 230000000295 complement effect Effects 0.000 claims description 14
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 8
- 238000005070 sampling Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 240000008042 Zea mays Species 0.000 description 1
- 235000005824 Zea mays ssp. parviglumis Nutrition 0.000 description 1
- 235000002017 Zea mays subsp mays Nutrition 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 235000005822 corn Nutrition 0.000 description 1
- 230000001815 facial effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49994—Sign extension
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
- Communication Control (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Color Television Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Information Transfer Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Claims (8)
1. Anordning för behandling av serieformade tväs komplements digitala signaler, vilka förekommer med janona 5 intervaller, varvid samplets alla bitar förekommer i mindre än ett saunpelintervall, omfattande en serieformad aritmetisk behandlingsenhet (18) med en ingängs- och en utgängsterminal, ett serieformat skiftregister (20) med ingängs-, 10 utgängs- och klockingängsterminaler, känneteck-n a d av ett teckenutsträckningsregister (14,16) med in-g&ngs-, utg&ngs- och klockingängs- och teckenutsträck-ningsingängsterminaler, 15 organ för att seriekoppla det serieformade skift- registret, den aritmetiska behandlingsenheten och tecken-utsträckningsenheten, varvid den aritmetiska behandlingsenheten är anordnad mellan registren, organ för att alstra en första klocksignal (22) 20 med ett första förutbestämt pulsantal per sampelintervall för att alstra en andra klocksignal med ett andra förutbestämt pulsantal per sampelintervall och för att alstra en teckenutsträckningssignal, som förekommer dä en förut-bestämd bit av de serieformade digitala samplen förekom-25 mer och organ för att koppia de första och andra klocksig-nalerna tili det serieformade skiftregistrets och tecken-utsträckningsregistrets motsvarande klockingängsterminal-er och organ för koppling av teckenutsträckningssignalen 30 tili teckenutsträckningsingängsterminalen.
2. Anordning enligt patentkravet 1, i vilken en serieformad aritmetisk behandlingsenhet (SAPU) innehäller en binär adderare, kännetecknad av en heladderarkrets (34, 36) med en första adder-35 bar/sammanslagbar ingängsterminal kopplad tili SAPU:s O a o / n 23 ; > · t7 ingängsterminal, en summautgängsterminal koppiad tili SAPU:s utgängsterminal, en andra adderbar/sammanslagbar ingängsterminal för inmatning av en serieformad bitsam-pel, en minnesbitingängs- och en minnesbitutgängstermi-5 nai, och ett av sampelbitens fördröjningselement (34) kopp-lat mellan minnesbitingängs- och minnesbitutgängstermina-lerna.
3. Anordning enligt patentkravet 2, kanne- 10. e c k n a d av en inverter (33) anordnad mellan SAPU:s ingängsterminal och den första adderbara/sammanslagbara ingängsterminalen och av ett organ (SET) för att inställa fördröjnings-elementet i ett tillständ i början av varje sampelperiod, 15 varvid heladderaren ästadkommer differensen mellan serie- samplen inmatade i dess andra och första adderbara/sammanslagbara ingängsterminaler.
4. Anordning enligt patentkravet 1, känne-t e c k n a d därav, att den serieformade aritmetiska 20 behandlingsenheten (SAPU) inneh&ller tväs komplementeran- de kretsar omfattande en inverter (45) kopplad i serie med SAPU:s in-g&ngsterminal, en halvadderare (46) med en första adderbar/sam-25 manslagbar ingängsterminal kopplad i serie med invertern, en andra adderbar/sammanslagbar ingängsterminal, en sum-mautgängsterminal kopplad tili SAPU:s utgängsterminal och en minnesbits utgängsterminal, en sampelbitperiods fördröjningselement (47) kopp-30 lad mellan minnesbitens utgängsterminal och den andra adderbara/sammanslagbara ingängsterminalen och ett organ (SET) för att inställa fördröjningsele-mentet i ett tillständ i början av varje sampelperiod.
5. Anordning enligt patentkravet 1, kanne-35 tecknad därav, att den serieformade aritmetiska 8 9 8 4 7 24 behandlingsenheten (SAPU) innehäller en binär multiplika-tor för multiplicering av serieformade bitsampel med en faktor 2K, väri K är ett heltal omfattande ett K-stegs skiftregister (26) kopplat mellan SAPU:s ingängs- och 5 utgängsterminaler.
6. Anordning enligt patentkravet 1, kanne-t e c k n a d därav, att den serieformade aritmetiska behandlingsenheten (SAPU) innehäller en absolutvärdes-krets (50, 51, 52, 53, 54, 55, 56) och registret (50) 10 kopplat tili SAPU:s ingängsterminal innehäller en avtapp- ning för att ästadkomma en teckenbit av tväs komplement-sampel i början av varje sampelperiod, vilken absolutvär-deskrets omfattar ett spärrorgan (51) kopplat tili avtappningen för 15 lagring av teckenbiten, ett kopplingsorgan (52) med en utgängsterminal kopplad tili SAPU:s utgängsterminal, en första och andra dataingängsterminal, och en styrterminal kopplad tili spärrorganet för alternativ inmatning av tili den första 20 och andra dataingängsterminalen matade sampel, varvid teckenbiten är ett eller noll, en serieformad bitserie tväs komplementkrets (52) med en ingingsterminal kopplad tili SAPU:s ingängstermi-nal och en utgängsterminal kopplad tili den första data-25 ingängsterminalen, ett kompenserande fördröjningselement (53) kopplat mellan SAPU:s ingängsterminal och den andra dataingängs-terminalen, vilket kompenserande fördröjningselement äs-tadkommer en fördröjningsperiod, som är lika stor som 30 behandlingsfördröjning av tvä komplementkretsar.
7. Anordning enligt patentkravet 6, känne- t e c k n a d därav, att skiftregistret (utgängsregist-ret) kopplat tili SAPU:s utgängsterminal är samsorterat med ett jämförelseorgan, som omfattar 35 en första ingängsterminal kopplad tili ett förut- 0. o / 7 25 ' ^ ^ / bestämt steg i utg&ngsregistret (66), varvid antalet steg mellan det förutbestämda steget och registrets utgäng är N, väri stora N är ett heltal, och en andra ingängstermi-nal för inmatning av ett serieformat bitsampel att jämfö-5 ras med sampel matade tili den första ingängsterminalen, ett N-stegs skiftregister (67) med en ingängster-minal kopplad tili den andra ingängsterminalen och med en utgängsterminal, ett andra kopplingsmedel (68) med en första och en 10 andra dataingängsterminal kopplade pä motsvarande sätt tili utgängsregistrets och N-stegs registrets utgängster-minaler, en styringängsterminal och en utgängsterminal, vid vilken den större av de tili den första och andra ingängsterminalen matade samplen alstras, 15 ett organ (60, 62, 63, 64, 65) kopplat tili den första och andra ingängsterminalen för alstring av en styrsignal uppvisande ett första utgängstillständ, ifall samplet som matats tili den första ingängsterminalen har en logisk että pä en viktigare bitpositiön, uteslutande 20 teckenbitar, än det sampel som matats tili den andra in-gängsterminalen, eller samplet som matats tili den första ingängsterminalen är positivt och samplet som matats tili den andra ingängsterminalen är negativt och annars upp-visar ett andra tillst&nd och : 25 ett spärrorgan (70) för koppling av styrsignalen tili det andra koppiingsorganet, varvid det andra kopp-lingsorganet kopplar utgängsregistret eller N-stegs re-gistret till dess utgängsterminal för styrsignalen uppvisande respektive första och andra tillständ.
8. Anordning enligt patentkravet 7, känne- t e c k n a d därav, att organet för att alstra en styrsignal omfattar första (60) och andra (62) OCH-grindar med respektive icke-inverterande ingängar kopplade tili respektive 35 första och andra ingängsterminaler och med respektive in- 26 39847 verterande ingängar kopplade till respektive andra och första ingängsterminal och med respektive utg&ngstermina-ler, en JK-flip-flop (63) med J och K ingängsterminaler 5 pk motsvarande sätt kopplade till den första och andra OCH-grindens utgängsterminaler och med en utgängstermi-nal, en tredje OCH-grind (64) med en inverterande och icke-inverterande ing&ngsterminal kopplade pä motsvarande 10 sätt till den första OCH-grindens och JK-flip-flopens ut-gängsterminaler och med en utgängsterminal och en ELLER-grind (65) med respektive ingängstermina-ler kopplade till den tredje och andra OCH-grindens ut-gängsterminaler och en utgängsterminal kopplad till 15 spärrorganet. II
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84265386 | 1986-03-21 | ||
| US06/842,653 US4774686A (en) | 1986-03-21 | 1986-03-21 | Serial digital signal processing circuitry |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| FI871113A0 FI871113A0 (fi) | 1987-03-13 |
| FI871113A FI871113A (fi) | 1987-09-22 |
| FI89847B true FI89847B (fi) | 1993-08-13 |
| FI89847C FI89847C (sv) | 1993-11-25 |
Family
ID=25287908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI871113A FI89847C (sv) | 1986-03-21 | 1987-03-13 | Behandlingskrets för en serieformad digital signal |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4774686A (sv) |
| EP (1) | EP0238300B1 (sv) |
| JP (1) | JPH0612547B2 (sv) |
| KR (1) | KR950012379B1 (sv) |
| AT (1) | ATE105950T1 (sv) |
| AU (1) | AU596647B2 (sv) |
| CA (1) | CA1267731A (sv) |
| DE (1) | DE3789819T2 (sv) |
| DK (1) | DK144187A (sv) |
| ES (1) | ES2053531T3 (sv) |
| FI (1) | FI89847C (sv) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5133064A (en) | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
| US5084834A (en) * | 1988-04-18 | 1992-01-28 | General Electric Company | Digit-serial linear combining apparatus |
| US5010511A (en) * | 1988-04-18 | 1991-04-23 | General Electric Company | Digit-serial linear combining apparatus useful in dividers |
| US5119324A (en) * | 1990-02-20 | 1992-06-02 | Stardent Computer | Apparatus and method for performing arithmetic functions in a computer system |
| DE59010847D1 (de) * | 1990-12-11 | 1998-09-24 | Siemens Ag | Schaltungsanordnung zur digitalen Bit-seriellen Signalverarbeitung |
| US5311848A (en) * | 1991-07-18 | 1994-05-17 | Yamaha Hatsudoki Kabushiki Kaisha | Induction system for engine |
| JP3003467B2 (ja) * | 1993-08-02 | 2000-01-31 | 松下電器産業株式会社 | 演算装置 |
| US6803970B1 (en) | 1994-03-24 | 2004-10-12 | Samsung Electronics Co., Ltd. | Digital television receiver with match filter responsive to field synchronization code |
| KR100260421B1 (ko) * | 1996-11-07 | 2000-07-01 | 윤종용 | 최종 중간 주파수 신호 포락선의 필드 동기화 코드에 응답하는정합필터를 구비한 디지털 수신기 |
| US6009448A (en) * | 1997-08-18 | 1999-12-28 | Industrial Technology Research Institute | Pipelined parallel-serial architecture for a modified least mean square adaptive filter |
| US6156196A (en) * | 1997-12-22 | 2000-12-05 | Zhiling Gao | Apparatus for visible, preparative column chromatography |
| TWI226601B (en) * | 2003-01-17 | 2005-01-11 | Winbond Electronics Corp | System and method of synthesizing a plurality of voices |
| KR100783691B1 (ko) * | 2006-05-11 | 2007-12-07 | 한국과학기술원 | 프리엠퍼시스를 가지는 직렬 전송 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235264B2 (sv) * | 1971-09-29 | 1977-09-08 | ||
| US3914590A (en) * | 1974-11-04 | 1975-10-21 | Gen Electric | Serial two{3 s complementer |
| DE2811488A1 (de) * | 1978-03-16 | 1979-09-27 | Siemens Ag | Integrierbarer demodulator fuer getraegerte digitalsignale |
| JPS5557948A (en) * | 1978-10-25 | 1980-04-30 | Hitachi Ltd | Digital adder |
| JPS583028A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | ２進数シリアル演算方式 |
-
1986
- 1986-03-21 US US06/842,653 patent/US4774686A/en not_active Expired - Lifetime
-
1987
- 1987-03-13 FI FI871113A patent/FI89847C/sv not_active IP Right Cessation
- 1987-03-17 AT AT87302260T patent/ATE105950T1/de not_active IP Right Cessation
- 1987-03-17 EP EP87302260A patent/EP0238300B1/en not_active Expired - Lifetime
- 1987-03-17 ES ES87302260T patent/ES2053531T3/es not_active Expired - Lifetime
- 1987-03-17 DE DE3789819T patent/DE3789819T2/de not_active Expired - Fee Related
- 1987-03-17 AU AU70073/87A patent/AU596647B2/en not_active Ceased
- 1987-03-20 CA CA000532617A patent/CA1267731A/en not_active Expired - Fee Related
- 1987-03-20 DK DK144187A patent/DK144187A/da not_active Application Discontinuation
- 1987-03-20 JP JP62064480A patent/JPH0612547B2/ja not_active Expired - Fee Related
- 1987-03-21 KR KR1019870002586A patent/KR950012379B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0238300A3 (en) | 1990-09-12 |
| CA1267731A (en) | 1990-04-10 |
| AU596647B2 (en) | 1990-05-10 |
| FI871113A0 (fi) | 1987-03-13 |
| EP0238300A2 (en) | 1987-09-23 |
| US4774686A (en) | 1988-09-27 |
| EP0238300B1 (en) | 1994-05-18 |
| DK144187A (da) | 1987-09-22 |
| KR870009595A (ko) | 1987-10-27 |
| DK144187D0 (da) | 1987-03-20 |
| DE3789819D1 (de) | 1994-06-23 |
| DE3789819T2 (de) | 1994-11-24 |
| AU7007387A (en) | 1987-09-24 |
| ATE105950T1 (de) | 1994-06-15 |
| JPH0612547B2 (ja) | 1994-02-16 |
| ES2053531T3 (es) | 1994-08-01 |
| JPS62235680A (ja) | 1987-10-15 |
| KR950012379B1 (ko) | 1995-10-17 |
| FI871113A (fi) | 1987-09-22 |
| FI89847C (sv) | 1993-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI89847B (fi) | Behandlingskrets foer en serieformad digital signal | |
| US3701894A (en) | Apparatus for deriving synchronizing pulses from pulses in a single channel pcm communications system | |
| US8395417B2 (en) | Digital noise filter | |
| US4686676A (en) | Apparatus and method for determining true data in a digital data stream from distorted data | |
| KR970022736A (ko) | 병렬처리용 나눗셈회로 | |
| KR920008269B1 (ko) | 배율기 회로 | |
| CA2037219C (en) | Electronic circuit for generating error detection codes for digital signals | |
| US5901189A (en) | Symmetrical correlator | |
| FI93284B (sv) | Bitserieintegratorkrets | |
| KR0147942B1 (ko) | 승산기에서의 부스 레코딩회로 | |
| JPH09168035A (ja) | 伝送データ整形装置 | |
| US7424075B2 (en) | Pseudorandom data pattern verifier with automatic synchronization | |
| JP3115756B2 (ja) | デマルチプレクサ回路 | |
| SU1737508A1 (ru) | Устройство дл воспроизведени цифровых сигналов с магнитного носител | |
| JPS63312754A (ja) | エラ−発生回路 | |
| SU860060A1 (ru) | Устройство дл воспроизведени квадратичной зависимости | |
| JP2970241B2 (ja) | サンプリングクロック情報生成回路 | |
| JP3516652B2 (ja) | 多ビット信号の同期化方法とその回路 | |
| JPS5925416A (ja) | 警報の待ち受け回路 | |
| KR970022733A (ko) | 비트 시리얼 기법을 이용한 미분기 | |
| JPS63299545A (ja) | 定形デ−タ検出回路 | |
| JPH04299412A (ja) | 動作クロック不要な２進法ロジック除算方法及び装置 | |
| JPH06140940A (ja) | シリアルデータ形式のパリティ部の判定回路 | |
| KR19990003351A (ko) | 알지비신호 모드별 아날로그/디지털 변환장치 | |
| JPS62143541A (ja) | 変化点符号化回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BB | Publication of examined application | ||
| MM | Patent lapsed | ||
| MM | Patent lapsed |
Owner name: RCA CORPORATION |