FI110034B - Testarrangemang och testförfarande - Google Patents

Testarrangemang och testförfarande Download PDF

Info

Publication number
FI110034B
FI110034B FI20000292A FI20000292A FI110034B FI 110034 B FI110034 B FI 110034B FI 20000292 A FI20000292 A FI 20000292A FI 20000292 A FI20000292 A FI 20000292A FI 110034 B FI110034 B FI 110034B
Authority
FI
Finland
Prior art keywords
component
boundary scan
digital
coupling
tested
Prior art date
Application number
FI20000292A
Other languages
English (en)
Finnish (fi)
Other versions
FI20000292A (sv
FI20000292A0 (sv
Inventor
Pekka Kaukko
Original Assignee
Elektrobit Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elektrobit Oy filed Critical Elektrobit Oy
Priority to FI20000292A priority Critical patent/FI110034B/sv
Publication of FI20000292A0 publication Critical patent/FI20000292A0/sv
Priority to PCT/FI2001/000125 priority patent/WO2001059466A1/en
Priority to US10/203,183 priority patent/US20030067314A1/en
Priority to EP01907597A priority patent/EP1272859A1/en
Publication of FI20000292A publication Critical patent/FI20000292A/sv
Application granted granted Critical
Publication of FI110034B publication Critical patent/FI110034B/sv

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)

Claims (26)

1. Testningsarrangemang som omfattar - en koppiing (2) som skall testas och omfattar en eller flera analoga komponenter (11, 12), 5 kännetecknat av att för testning av kopplingens (2) en eller fle ra analoga komponenter omfattar testningsarrangemanget - en digital komponent (21) av Boundary Scan-typ vilken omfattar en eller flera kontaktorgan (31-33), via vilket eller vilka kontaktorgan den digitala Boundary Scan-komponenten (21) star i förbindelse med kopplingen (2) som 10 skall testas sä att med hjälp av en inre digital Boundary Scan-styrlinje (41) som den digitala Boundary Scan-komponenten (21) omfattar och som styrs av en styrenhet (51) som även omfattas av testningsarrangemanget kan kopplingen (2) som skall testas och som omfattar en eller flera analoga komponenter för-ses med en spänningsnivastyrning enligt ett digitalt logiskt värde vid atminsto- 15 neettställe, - en mätare (60) som mäter kopplingen (2), som skall testas och som omfattar en eller flera analoga komponenter, och den till kopplingen ans-lutna digitala Boundary Scan-komponenten för mätning av verkan av spän-ningsnivästyrningen som riktas mot kopplingen som testas och . . 20 - ett medel (70) som analyserar mätarens (60) mätinformation, vilket medel pä grundval av mätarens (60) mätinformation definierar ett testresultat • · · ' · ‘ beträffande kopplingens en eller flera analoga komponenter. . ’i
2. Testningsarrangemang enligt patentkrav 1, kännetecknat av att den av testningsarrangemanget omfattade styrenheten (51) som utför * * * 25 spänningsnivastyrning är en yttre styrenhet utanför den digitala komponenten : [ ’: av Boundary Scan-typ.
3. Testningsarrangemang enligt patentkrav 2, kännetecknat av : att den digitala komponenten av Boundary Scan-typ omfattar en inre styrenhet .···’, (110) med vilken den inre digitala Boundary Scan-styrlinjen (41) star i förbin- *·* 30 delse och att den inre styrenheten (110) star i förbindelse med den yttre sty- v.; renheten (51).
4. Testningsarrangemang enligt patentkrav 1, kännetecknat av : att den av testningsarrangemanget omfattade styrenheten (51) som utför ’’’.j spänningsnivastyrning är en inre styrenhet i den digitala komponenten av
35 Boundary Scan-typ. 110034 15
5. Testningsarrangemang enligt patentkrav 1,kännetecknat av att den inre digitala Boundary Scan-styrlinjen (41) i den digitala komponenten av Boundary Scan-typ är anordnad att för kopplingen som skall testas astad-komma en spänningsnivastyrning av en första typ, under vilken mätaren är 5 anordnad att mätä ett första mätvärde ooh att styrlinjen är anordnad att ästad-komma en spänningsnivastyrning av en andra typ som avviker frän den första spänningsnivästyrningen, under vilken mätaren är anordnad att mätä ett andra mätvärde ooh att medlet (70) som analyserar mätarens mätinformation är anordnat att definiera ett testresultat beträffande en eller flera analoga kom-10 ponenter pä grundval av ändringen mellan mätvärdena.
6. Testningsarrangemang enligt patentkrav 5, kännetecknat av att mätvärdet är ett strömvärde.
7. Testningsarrangemang enligt patentkrav 5, kännetecknat av att ändringen mellan mätvärdena är mätvärdenas differens.
8. Testningsarrangemang enligt patentkrav 1, kännetecknat av att den digitala komponenten av Boundary Scan-typ och kopplingen som testas och omfattar en eller flera analoga komponenter hör tili samma funktionella kopplingshelhet.
9. Testningsarrangemang enligt patentkrav 1 eller 2, känneteck-20 n at av att den digitala Boundary Scan-komponenten är anordnad pä samma ·. : plint som kopplingen som skall testas.
• 10. Testningsarrangemang enligt patentkrav 1 eller 2, känne-I . tecknat av att den digitala Boundary Scan-komponenten och kopplingen som skall testas är anordnade pä olika plintar.
11. Testningsarrangemang enligt patentkrav 1, 2 eller 10, känne- tecknat av att den digitala Boundary Scan-komponenten stär i förbindelse • * · med kopplingen som skall testas genom en kopplingsdetalj (600).
12. Testningsarrangemang enligt patentkrav 1, kännetecknat : \ i av att kopplingdetaljen är en anslutningsdonsstruktur. >'**: 30
13. Testningsarrangemang enligt patentkrav 1, kännetecknat • * · .·. av att den digitala Boundary Scan-komponenten är en IC-krets. • » ·
14. Testningsarrangemang enligt patentkrav 1, kännetecknat I t av att ätminstone en analog komponent i kopplingen som testas är en passiv • : ‘: komponent.
15. Testningsarrangemang enligt patentkrav 1 eller 14, känne tecknat av att ätminstone en analog komponent i kopplingen som testas är 110034 16 en komponent som omfattar en eller flera halvledargränsytor.
16. Testningsarrangemang enligt patentkrav 1, 14 eller 15, kännetecknat avatt ätminstone en analog komponent i kopplingen som testas är en diod eller transistor.
17. Testningsarrangemang enligt patentkrav 1, kännetecknat av att ätminstone en analog komponent i kopplingen som testas är en resistor, spole eller kapacitans.
18. Testningsarrangemang enligt patentkrav 1, kännetecknat av att den digitala Boundary Scan-komponenten star i förbindelse med kopp- 10 lingen som skall testas genom ätminstone tvä kontaktorgan (31, 33) sä att med hjälp av den inre digitala Boundary Scan-styrlinjen i den digitala komponenten av Boundary Scan-typ och genom styrning av styrenheten i testningsarrange-manget kan kopplingen (2) som skall testas och som omfattar en eller flera analoga komponenter förses med en spänningsnivästyrning enligt ett digitalt 15 logiskt värde vid ätminstone tvä ställen.
19. Testningsarrangemang enligt patentkrav 1, kännetecknat av att mätaren är en strömmätare.
20. Testningsarrangemang enligt patentkrav 1, kännetecknat av att genom en spänningsnivästyrning mottar mätaren för mätning en signal 20 som skall mätäs och löper genom den digitala Boundary Scan-komponenten.
·. : 21. Testningsarrangemang enligt patentkrav 1, kännetecknat av att genom en andra spänningsnivästyrning mottar mätaren för mätning en ; * signal som skall mätäs och löper genom den digitala Boundary Scan- / komponenten och en eller flera analoga komponenter.
22. Testningsförfarande för testning av en koppling som skall testas • · · :: och omfattar en eller flera analoga komponenter, kännetecknat av att i förfarandet - används en digital komponent (21) av Boundary Scan-typ vilken omfattar en eller flera kontaktorgan (31-33), via vilket eller vilka kontaktorgan . ·. 30 den digitala Boundary Scan-komponenten (21) stär i förbindelse med kopplin- | ’ gen (2) som skall testas, *'>' - förses med hjälp av en inre digital Boundary Scan-styrlinje (41) som den digitala Boundary Scan-komponenten (21) omfattar kopplingen (2) ; : *; som skall testas och som omfattar en eller flera analoga komponenter med en 35 spänningsnivästyrning enligt ett digitalt logiskt värde vid ätminstone ett ställe via ätminstone ett kontaktorgan, 110034 17 - mats kopplingen (2) som skall testas och som omfattar en eller fle-ra analoga komponenter och den till kopplingen anslutna digitala Boundary Scan-komponenten (21) för mätning av verkan av spänningsnivastyrningen som riktas mot kopplingen som testas och 5. mätinformationen analyseras och pa grundval av mätinformation definieras ett testresultat beträffande kopplingens en eller flera analoga komponenter.
23. Testningsförfarande enligt patentkrav 22, kännetecknat avatt 10. med hjälp av den digitala Boundary Scan-styrlinjen i den digitala komponenten av Boundary Scan-typ ästadkoms för kopplingen som skall testas en spänningsnivastyrning av en första typ, under vilken ett första mätvärde mäts, - en spänningsnivastyrning av en andra typ som avviker frän den 15 första spänningsnivastyrningen ästadkoms, under vilken ett andra mätvärde mäts, - nämnda erhallna mätinformation analyseras och ett testresultat beträffande en eller flera analoga komponenter definieras pä grundval av än-dringen imellän mätvärdena.
24. Testningsförfarande enligt patentkrav 22 eller 23, känne- ·. : tecknat av att mätningen utförs genom strömmätning.
25. Testningsförfarande enligt patentkrav 23, kännetecknat av ; . att ett eller flera testresultat beträffande en eller flera analoga komponenter de- • 1 finieras pä grundval av differensen mellan mätvärdena. ’··2 25
26. Testningsförfarande enligt patentkrav 22, 23 eller 24, kanne- « « I tecknat av att i förfarandet förses kopplingen (2) som skall testas och som \: omfattar en eller flera analoga komponenter med en spänningsnivastyrning en ligt ett digitalt logiskt värde vid ätminstone tvä ställen. i t ( • 1 · • · • I « • · · 11« ♦ ♦ ♦ • · • · I · · 1 • · 1 2 I I « 1
FI20000292A 2000-02-11 2000-02-11 Testarrangemang och testförfarande FI110034B (sv)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FI20000292A FI110034B (sv) 2000-02-11 2000-02-11 Testarrangemang och testförfarande
PCT/FI2001/000125 WO2001059466A1 (en) 2000-02-11 2001-02-12 Testing arrangement and testing method
US10/203,183 US20030067314A1 (en) 2000-02-11 2001-02-12 Testing arrangement and testing method
EP01907597A EP1272859A1 (en) 2000-02-11 2001-02-12 Testing arrangement and testing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20000292A FI110034B (sv) 2000-02-11 2000-02-11 Testarrangemang och testförfarande
FI20000292 2000-02-11

Publications (3)

Publication Number Publication Date
FI20000292A0 FI20000292A0 (sv) 2000-02-11
FI20000292A FI20000292A (sv) 2001-08-12
FI110034B true FI110034B (sv) 2002-11-15

Family

ID=8557451

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20000292A FI110034B (sv) 2000-02-11 2000-02-11 Testarrangemang och testförfarande

Country Status (4)

Country Link
US (1) US20030067314A1 (sv)
EP (1) EP1272859A1 (sv)
FI (1) FI110034B (sv)
WO (1) WO2001059466A1 (sv)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7149514B1 (en) 1997-07-30 2006-12-12 Bellsouth Intellectual Property Corp. Cellular docking station
US8416804B2 (en) 2002-07-15 2013-04-09 At&T Intellectual Property I, L.P. Apparatus and method for providing a user interface for facilitating communications between devices
US8543098B2 (en) 2002-07-15 2013-09-24 At&T Intellectual Property I, L.P. Apparatus and method for securely providing communications between devices and networks
US8533070B2 (en) 2002-07-15 2013-09-10 At&T Intellectual Property I, L.P. Apparatus and method for aggregating and accessing data according to user information
US8554187B2 (en) * 2002-07-15 2013-10-08 At&T Intellectual Property I, L.P. Apparatus and method for routing communications between networks and devices
US8380879B2 (en) 2002-07-15 2013-02-19 At&T Intellectual Property I, L.P. Interface devices for facilitating communications between devices and communications networks
US8526466B2 (en) * 2002-07-15 2013-09-03 At&T Intellectual Property I, L.P. Apparatus and method for prioritizing communications between devices
DE10252326A1 (de) * 2002-11-11 2004-05-27 Infineon Technologies Ag Elektronisches Element mit einem zu testenden elektronischen Schaltkreis und Testsystem-Anordnung zum Testen des elektronischen Elements
DE10335809B4 (de) * 2003-08-05 2010-07-01 Infineon Technologies Ag Integrierte Schaltung mit einem zu testenden elektronischen Schaltkreis und Testsystem-Anordnung zum Testen der integrierten Schaltung
WO2009122315A1 (en) * 2008-03-31 2009-10-08 Nxp B.V. Integrated circuit with test arrangement, integrated circuit arrangement and text method
US8558553B2 (en) * 2008-12-16 2013-10-15 Infineon Technologies Austria Ag Methods and apparatus for selecting settings for circuits
US8664921B2 (en) * 2011-08-04 2014-03-04 Tektronix, Inc. Means of providing variable reactive load capability on an electronic load
CN111679650B (zh) * 2020-06-08 2021-06-18 中车洛阳机车有限公司 一种试验lkj2000型列车运行监控记录装置性能的简易方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI100829B (sv) * 1991-10-08 1998-02-27 Matti Weissenfelt Test metod och test apparat
US5285152A (en) * 1992-03-23 1994-02-08 Ministar Peripherals International Limited Apparatus and methods for testing circuit board interconnect integrity
GB2268277B (en) * 1992-06-17 1995-11-08 Siemens Plessey Electronic Improvements in or relating to electronic circuit test apparatus
GB2278689B (en) * 1993-06-02 1997-03-19 Ford Motor Co Method and apparatus for testing integrated circuits
US5887001A (en) * 1995-12-13 1999-03-23 Bull Hn Information Systems Inc. Boundary scan architecture analog extension with direct connections
US6199182B1 (en) * 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer

Also Published As

Publication number Publication date
EP1272859A1 (en) 2003-01-08
FI20000292A (sv) 2001-08-12
WO2001059466A1 (en) 2001-08-16
US20030067314A1 (en) 2003-04-10
FI20000292A0 (sv) 2000-02-11
WO2001059466A8 (en) 2001-10-11

Similar Documents

Publication Publication Date Title
US20220018900A1 (en) Ieee 1149.1 interposer method and apparatus
US6586921B1 (en) Method and circuit for testing DC parameters of circuit input and output nodes
US5396170A (en) Single chip IC tester architecture
FI110034B (sv) Testarrangemang och testförfarande
JP3437872B2 (ja) 信号混在下での集積回路のテスト方法およびその装置
US7159159B2 (en) Circuit and method for adding parametric test capability to digital boundary scan
JP2000504830A (ja) 集積回路デバイスを試験する組立体および方法
KR100561557B1 (ko) 누설 전류 보상회로를 구비하는 테스터 모듈, 집적회로 테스터 및 그 조작 방법
US7263640B2 (en) LSI, test pattern generating method for scan path test, LSI inspecting method, and multichip module
KR20070088801A (ko) 파라미터 측정 유닛을 이용하여 컨버터를 테스트하는 장치
US4876501A (en) Method and apparatus for high accuracy measurment of VLSI components
US5760596A (en) Testing series passive components without contacting the driven node
US10139448B2 (en) Scan circuitry with IDDQ verification
Sunter et al. Contactless digital testing of IC pin leakage currents
US6865703B2 (en) Scan test system for semiconductor device
Hales A serially addressable, flexible current monitor for test fixture based I/sub DDQ//I/sub SSQ/testing
US7042242B2 (en) Built-in self test technique for programmable impedance drivers for RapidChip and ASIC drivers
US6498507B1 (en) Circuit for testing an integrated circuit
JP3586972B2 (ja) 半導体集積回路及びそのテスト方法
JP2000147071A (ja) アナログ回路の特性検査装置
KR100608436B1 (ko) 듀얼포트 릴레이를 이용한 소자의 누설전류 측정 방법 및장치
RU2307367C1 (ru) Вспомогательный блок для индикации контакта измерительного прибора с проверяемым объектом
JP5458504B2 (ja) 半導体装置の試験方法及びその装置
EP0286920A2 (en) Method and apparatus for high accuracy measurement of VLSI components
Sunter Implementing and Using a Mixed-Signal Test Bus

Legal Events

Date Code Title Description
PC Transfer of assignment of patent

Owner name: ELEKTROBIT TESTING OY

Free format text: ELEKTROBIT TESTING OY

PC Transfer of assignment of patent

Owner name: ELEKTROBIT SYSTEM TEST OY

Free format text: ELEKTROBIT SYSTEM TEST OY

MM Patent lapsed