EP4315428A2 - Doppelgate-vierpol-halbleiterbauelement mit finnenförmigem kanalgebiet - Google Patents

Doppelgate-vierpol-halbleiterbauelement mit finnenförmigem kanalgebiet

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Publication number
EP4315428A2
EP4315428A2 EP22716902.6A EP22716902A EP4315428A2 EP 4315428 A2 EP4315428 A2 EP 4315428A2 EP 22716902 A EP22716902 A EP 22716902A EP 4315428 A2 EP4315428 A2 EP 4315428A2
Authority
EP
European Patent Office
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channel region
gate
double
semiconductor component
channel
Prior art date
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Pending
Application number
EP22716902.6A
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English (en)
French (fr)
Inventor
Ulrich Wulf
Hans Richter
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Brandenburgische Technische Universitaet Cottbus Senftenberg Koerperschaft Des Oeffentlichen Rechts
Original Assignee
Brandenburgische Technische Universitaet Cottbus Senftenberg Koerperschaft Des Oeffentlichen Rechts
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Filing date
Publication date
Application filed by Brandenburgische Technische Universitaet Cottbus Senftenberg Koerperschaft Des Oeffentlichen Rechts filed Critical Brandenburgische Technische Universitaet Cottbus Senftenberg Koerperschaft Des Oeffentlichen Rechts
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    • H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]

Definitions

  • the present invention relates to semiconductor components with four contact regions and two conductivity channels that are spatially separated by means of gate electrodes and can be controlled independently of one another. Such components are also referred to as double-gate four-pole semiconductor components. Furthermore, the invention relates to a metal-oxide semiconductor tor logic circuit, which has at least one double-gate four-pole semiconductor component.
  • the FinFET structure 1 shown as an example in FIG. 1 was developed in the course of the constant striving for further miniaturization and functional further development of semiconductor components.
  • a channel region 10 arranged between a drain contact region 8 and a source contact region 6 is fin-shaped.
  • the source contact region 6, the drain contact region 8 and the channel region 10 are laterally adjacent over a cover layer 4 on a substrate 2. arranged each other.
  • a gate electrode 12 is arranged as a so-called gate-all-around structure around the channel region 10, separated from it only by an insulation layer 14.
  • the channel region 10 is surrounded by the gate electrode 12 on three sides. Further miniaturization and enabling an expanded range of functions of a field effect transistor structure are desirable.
  • this object is achieved by a double-gate four-port semiconductor component as described in claim 1 .
  • a second aspect of the invention relates to a metal-oxide-semiconductor logic circuit according to claim 13. First, however, the double-gate four-port semiconductor component of the first aspect of the invention is described below.
  • the double gate four terminal semiconductor component according to the invention comprises a substrate and an electrically insulating cover layer on the substrate.
  • the double-gate four-pole semiconductor component comprises a fin-shaped channel region located above the substrate and made of a doped semiconductor material of a first conductivity type with two opposite longitudinal sides extending along a longitudinal direction of the channel region, the channel region having a first end in the longitudinal direction and having a second end.
  • the double-gate four-pole semiconductor component comprises a first and a second gate electrode located on the cover layer, which are arranged opposite one another on one of the longitudinal sides of the channel region and are electrically insulated from the longitudinal sides by an insulating layer each.
  • the double-gate four-pole semiconductor component has a first and a second contact region on the cover layer made of a semiconductor material of a second conductivity type, which are arranged in the longitudinal direction of the channel region towards the first end next to one of the gate electrodes, each of the two Contact regions is electrically conductively connected to the channel region and is electrically insulated from the adjacent gate electrode by an insulating layer.
  • the double-gate four-pole semiconductor component also has a third and a fourth contact region on the cover layer made of a semiconductor material of the second conductivity type, which are arranged in the longitudinal direction of the channel region towards the second end next to one of the gate electrodes, each of the two Contact regions is electrically conductively connected to the channel region and is electrically insulated from the adjacent gate electrode by an insulating layer.
  • a transverse extent of the channel region is dimensioned in the transverse direction such that in a first operating state, in which the gate electrodes are each subjected to a first and a second operating voltage, two conductivity channels of the channel region separated by a barrier region in the transverse direction of the channel region second conductivity type are formed.
  • the invention is based on the finding that further miniaturization of a FinFET structure is possible if, instead of just one conductivity channel, two conductivity channels can be formed within the fin-shaped conductivity region.
  • two gate electrodes instead of one gate electrode arranged around the channel region, two gate electrodes are used for this, which are arranged on opposite longitudinal sides of the channel region.
  • By applying a different operating voltage to the gate electrodes it is possible to form two independent conductivity channels within the channel region.
  • two field effect transistor structures that can be operated independently of one another and share the fin-shaped channel region can be implemented.
  • the double-gate four-pole semiconductor component according to the invention can also implement a lateral current transport with the aid of a transverse resonant tunneling of charge carriers between the conductivity channels with suitable interconnection and control in corresponding exemplary embodiments.
  • the first and third contact regions are arranged as source contact regions on a first longitudinal side of the channel region.
  • the second and fourth contact area as Drain contact regions arranged on a second longitudinal side of the channel region opposite the first longitudinal side.
  • the transverse extent of the channel region and its doping are selected such that in a second operating state, in which the gate electrodes are each subjected to a third and a fourth operating voltage, the conductivity channels can be coupled to one another by a tunnel current of minority charge carriers through the barrier region .
  • the first end of the channel region is a source end and the first and second contact regions are source contact regions.
  • the second end of the channel region is a drain end and the third and fourth contact regions are drain contact regions.
  • a bi-field effect transistor By applying a suitable drain voltage to the drain contact regions and applying a suitable source voltage to the source contact regions and suitable operating voltages to the gate electrodes, a bi-field effect transistor can be implemented in which each of the Gate electrodes together with the respectively adjoining contact areas forms an independent field effect transistor. In this case, the ducts are not connected by a tunnel current.
  • a higher packing density of the field effect transistors can be achieved by the realization of two field effect transistors by means of only one fin-shaped channel region.
  • the transverse extent of the channel region and its doping is selected such that in a second operating state, in which the gate electrodes are each subjected to a third and nervated operating voltage, the conductivity channels are - nelstrom of minority charge carriers can be coupled to one another through the barrier region. Due to the possibility of generating a tunnel current through the barrier region, the conductivity channels can be coupled with one another so that, for example, charge carriers which are induced by a source contact region in the adjacent conductivity channel are picked up by the drain contact region adjacent to the other conductivity channel.
  • This transversal tunneling current between mutually opposite source and drain contact areas is highly sensitive with regard to the operating voltages of the gate electrodes. Small changes in the operating voltages of the gate electrodes lead to large changes in the current strength of the transverse tunnel current, which makes this embodiment an energetically highly efficient semiconductor component.
  • the channel region has a height extension perpendicular to the cover layer, with a doping profile of the channel region having doping from the substrate only up to a first height extension and a height section from the first height extension to ma - maximum height extent of the canal area is undoped.
  • wave functions of the minority charge carriers often have a greater extension from the gate electrodes in the transverse direction of the channel region than is the case in height sections located closer to the substrate.
  • the claimed doping profile makes it possible to prevent a short circuit between the conductivity channels due to the greater extent of the wave functions in the transverse direction in the region of the maximum height extent of the channel region.
  • the channel region at the first end and at the second end also has two channel arms diverging in the transverse direction of the channel region, which are electrically insulated from the gate electrode by an insulating layer and connected to the End one of the contact areas are electrically conductively connected.
  • the channel arms allow a greater separation of mutually opposite contact areas, which reduces crosstalk between the contact areas.
  • corners of the gate electrodes which adjoin a channel arm and a longitudinal side of the channel region are rounded off in a plan view of the double-gate four-pole semiconductor component. This has the advantage of better routing of the minority charge carriers along the gate electrode from a contact region at one end of the channel region to a contact region at the respective other end of the channel region.
  • the cover layer has a recess, the channel region being at least partially in the Recess and is arranged with direct contact to the substrate.
  • the direct contact of the channel region with the substrate has the advantage that when the substrate is grounded, the channel region is also grounded.
  • the cover layer is formed in the form of a continuous cover layer on the substrate and the channel region is arranged on the cover layer.
  • a continuous top layer has the advantage of being easy to manufacture.
  • a doping substance density of a conductivity doping of the channel region to achieve the first conductivity type is in the range between 10 15 cm -3 and 10 19 cm -3 .
  • This dopant density is advantageous in order to enable formation of the separated conductivity channels.
  • this dopant density is advantageous in order to also implement a tunnel current between the conductivity channels.
  • the transverse extent of the channel region is in the range between 5 nm and 20 nm. A transverse extension with these dimensions is advantageous in order to enable the conductivity channels separated by the barrier region to be formed. Extensions below 2nm are in principle also conceivable, but require very high and therefore technically difficult to realize doping densities.
  • the gate electrodes are arranged along the longitudinal sides of the channel region over a length whose amount corresponds to at least one sum of a coherence length of a wave function of the minority charge carriers within the channel region and twice a shielding length of through the Corresponds to contact areas generated edge fields within the gate electrode.
  • the length of the gate electrodes is crucial for the formation of resonant wave functions of the minority charge carriers within the channel region.
  • the proposed dimension of the linear expansion fulfills this condition with low as well as with high minority charge carrier densities in the channel region.
  • the metal-oxide-semiconductor logic circuit of the second aspect of the invention is described in more detail below.
  • the metal-oxide-semiconductor logic circuit comprising at least one double-gate four-terminal semiconductor device formed as a p-channel bi-field effect transistor, the first conductivity type of which is p-type and the second conductivity type of which is n-type, or at least one of which is an n -Channel bi-field effect transistor formed double-gate four-terminal semiconductor device whose first conductivity type is n-type and whose second conductivity type is p-type.
  • a use of the double-four-pole semiconductor component of the first aspect of the invention in metal-oxide-semiconductor logic circuits is particularly advantageous since this enables a higher packing density of transistors compared to the prior art and thus leads to greater integration of the metal Oxide semiconductor logic circuit can contribute.
  • the metal-oxide-semiconductor logic circuit is a PMOS, NMOS or CMOS logic circuit.
  • FIG. 2 shows an embodiment of a double-gate four-port semiconductor device
  • Fig. 3 shows a top view of the double gate four terminal semiconductor device of Fig. 2; 4 shows the channel region and gate electrodes of the double-gate, four-port semiconductor component from FIGS. 2 and 3 in cross section;
  • 5a shows a first diagram in which, by way of example, the potential barrier and the intrinsic energy levels of electrons in the channel region are shown for a case without transverse voltage
  • 5b shows a second diagram in which the potential barrier and the intrinsic energy levels of electrons in the channel region are shown for a case with a transverse voltage
  • FIG. 5c shows a third diagram in which residence probabilities for the lowest two energy levels are shown for the example from FIG. 5a;
  • FIG. 5d shows a fourth diagram in which residence probabilities for the lowest two energy levels are shown for the example from FIG. 5b;
  • FIG. 6 shows an interconnection 200 of the double-gate four-terminal semiconductor component from FIG. 1 with a number of voltage sources.
  • FIG. 7 shows an interconnection 300 of the double-gate four-terminal semiconductor component from FIG. 1 with a number of voltage sources.
  • Fig. 8 shows a p-channel double gate four terminal semiconductor device in plan view
  • 9 shows a p-channel double-gate four-port semiconductor device with connecting arms in plan view
  • FIG. 10 shows a cross-sectional view of an n-channel double-gate four-port semiconductor component with an adapted doping profile of the channel region
  • Fig. 11a shows a circuit diagram of a prior art NAND gate in CMOS technology
  • FIG. 11b shows a NAND gate corresponding to the circuit diagram of FIG. 11a, which is realized with a p-channel double-gate four-terminal semiconductor component and an n-channel double-gate four-terminal semiconductor component according to the present invention.
  • Figures 2 to 11b are described in detail below.
  • the double-gate four-terminal semiconductor component 100 comprises a substrate 102 and a fin-shaped channel region 110 applied to the substrate.
  • the channel region 110 consists of a p-doped semiconductor material and has two opposite longitudinal sides 110.1 and 110.2 extending along a longitudinal direction of the channel region 110.
  • Also arranged on the substrate 102 is an insulating cover layer 104 which surrounds the channel region 110 .
  • the double-gate, four-pole semiconductor component 100 also has two gate electrodes 112 and 113, which are arranged on the cover layer 104 and opposite one another along the longitudinal sides 110.1 and 110.2 of the channel region 110. Gate electrodes 112 and 113 are electrically isolated from channel region 110 by insulating layers 114 and 115 .
  • the double-gate four-pole semiconductor component 100 comprises four contact regions of an n-doped semiconductor material arranged on the cover layer 104 .
  • a first and a second contact region 106 and 107 are arranged at a first end 118 of the channel region 110 and a third and a fourth contact region 108 and 109 at a second end 119 of the channel region 110.
  • the contact regions 106 and 107 are opposite one another arranged on opposite long sides of the channel region 110 and connected to them in an electrically conductive manner. The same is true for the contact regions 108 and 109.
  • one of the gate electrodes 112 and 113 is located between contact regions arranged on a longitudinal side of the channel region 110. In the embodiment 100 of the double-gate electrode shown in FIG.
  • the channel region 110 is arranged in a recess in the cover layer 104 on the substrate 102 .
  • the cap layer 104 is continuous, as a result of which the channel region 110 is arranged on the cap layer and is not in direct contact with the substrate 102 .
  • a connection of the contact regions 106-109 and the gate electrodes 112 and 113 to voltage sources is usually done by means of electrical connections. However, for improved clarity, these are shown in Figs. 2-4 not shown.
  • FIG. 3 shows a top view of the double-gate, four-terminal semiconductor device 100 of FIG 2 are provided with the same reference symbols as in FIG. 2 and are not described again below.
  • Fig. 3 shows the double-gate four-pole semiconductor component 100 in an operating state in which the gate electrodes 113 and 112 are each subjected to an operating voltage which causes the majority charge carriers of the channel region 110 to be displaced from the longitudinal sides towards a center of the channel region 110 causes.
  • the conductivity channels thus formed are provided with the reference symbols 120 and 121 in FIG.
  • the conductivity channels 120 and 121 extend in the longitudinal direction of the channel region 110 beyond the contact areas with the gate electrodes 112 and 113, so that the conductivity channels 120 and 121 each form an electrically conductive connection between the contact region 106 and the contact area 108 as well as the contact area 107 and the contact area 109.
  • the two conductivity channels 120 and 121 are separated by a non-conductive barrier region 122 in the transverse direction of the conduction channel 110 .
  • the extent of the barrier region 122 in the transverse direction of the channel region 110 is determined by the operating voltages applied to the gate electrodes 112 and 113 .
  • FIG. 3 shows that in the case of the double-gate, four-pole semiconductor component 100, when operating voltages are applied to the gate electrodes 112 and 113, a particularly homogeneous electric field forms in the region 130, which is represented by the three arrows marked 138 is.
  • This homogeneous electrical field is important for the formation of a resonant tunnel current between the conductivity channels 120 and 121, which will be discussed in more detail later.
  • the region 130 is located at a shielding distance 134 or 136 from the contact regions adjoining the gate electrodes.
  • the shielding distance is determined by the shielding length, which specifies a penetration depth into the gate electrode from which an electric field of a contact area is weakened such that its effects on the electric field of the gate electrode can be neglected.
  • a length extension of the gate electrodes in the longitudinal direction of channel region 110 corresponds to at least twice the shielding length plus a coherence wavelength of a wave function of a minority charge carrier in channel region 110.
  • the coherence wavelength depends on the electron density in the channel. In a rough approximation, the value for the coherence wavelength can be estimated at 30nm.
  • the shielding length can be estimated with a width of the channel area in the transverse direction.
  • FIG. 4 shows channel region 110 and gate electrodes 112 and 113 of double-gate four-terminal semiconductor device 100 of FIGS. 2 and 3 in cross-section. The cross section runs along a line Q drawn in FIG. 3. All elements of the double-gate four-pole semiconductor component 100 that have already been described with reference to FIG. 2 or FIG. 3 are also in FIG. 4 provided with the same reference numerals and will not be described again below.
  • the channel region 110 and the gate electrodes 112 and 113 arranged laterally on the channel region 110 with the corresponding insulation layers 114 and 115 are shown in cross section.
  • the structural elements shown are supplemented by a coordinate system 180 with two axes 180.1 and 180.2.
  • the axis 180.1 also labeled with a “y” and referred to below as the y-axis, indicates the extent of the structural elements shown in the transverse direction to the channel region.
  • the axis 180.2 also labeled "E” and referred to below as the energy axis, is used to represent energy values of potential and eigenfunctions in the area of the channel region 110.
  • the y-axis has its zero point at an interface between the channel region 110 and insulating layer 115.
  • a position of a boundary layer between gate electrode 113 and insulating layer 115 is denoted by y G1 and a position of a boundary layer between gate electrode 112 and insulating layer 114 is denoted by y G2 .
  • a transverse extent of the channel region 110 is given by D . 4 shows, by way of example, the state of the double-gate four-terminal semiconductor component 100 when both gate electrodes 112 and 113 are subjected to positive voltages. The applied positive voltages and the resulting charge transfer within the channel region 110 lead to the formation of the electrostatic potential denoted by V(y). As can be seen from FIG.
  • the electrostatic potential V(y) is constant in the area of the gate electrode 113, then increases linearly in the area of the insulating layer 115 and then parabolically within the channel region 110 up to a maximum value. before it then returns to a constant value in the gate electrode 112 falls.
  • the electrostatic potential is mirror-symmetrical with respect to a vertical plane in a center of the channel region 110.
  • FIG. 4 shows a probability of presence 402 of the electrons within the channel region 110 for the lowest eigenvalue and its eigenvalue 404 itself.
  • the eigenvalue 404 is below the maximum electrostatic potential V(y), resulting in localization of the electrons within the channel region 110.
  • V(y) the maximum electrostatic potential
  • D is the extent in the transverse direction of the fin-shaped channel region and y G1 and y G2 are the positions of the boundary surfaces of the gate electrode and the insulating layer, as are also drawn in FIG. Furthermore, k is the dielectric constant of the substrate and K 0 is the permittivity of the vacuum.
  • Equations (10)-(12) can be further simplified by estimating the constants a, b and c.
  • u 1 and u 2 are the applied gate voltages eU G1 and eU G2 in meV.
  • Equation (8) From equations (13), (15) and (16) it can be seen that the potential V(y) in Eq. (8) essentially only depends on the voltage difference between the two voltages applied to the gate electrodes. It is true that in parameter b) according to Eq. (16) the absolute value u 1 a. In Equation (8), however, b only enters as a potential constant that can be absorbed into a suitable energy normalization.
  • FIG. 5a shows a first diagram 600, in which the potential barrier and the intrinsic energy levels of electrons in the channel region are shown for a case without transverse voltage as an example.
  • a missing transverse voltage means here that the voltages applied to the opposite gate electrodes are identical.
  • the diagram 600a is spanned by two axes.
  • a position normalized to the transverse extent D in the transverse direction within the channel region 110 is plotted along an axis 602, also identified by a y and also referred to below as the y axis.
  • Energy is plotted over a second axis 604a, also identified by an E and also referred to below as the energy axis.
  • the diagram 600a shows the electrostatic potential for the area of the channel region, provided with a reference number 610a, and the four lowest energy eigenvalues of the electrons, provided with the reference numbers 620a, 622a, 624a and 626a.
  • the lowest energy eigenvalues 620a and 620b are degenerate and, as can be seen in FIG. 5a, lie below the potential 610a.
  • FIG. 5c shows a third diagram 600c, in which residence probabilities for the lowest two energy levels are shown for the example from FIG. 5a.
  • the diagram 600c is spanned by two axes.
  • a position normalized to the transverse extent D in the transverse direction within the channel region 110 is again plotted on the axis 602 .
  • a presence probability density of minority charge carriers within the channel region is plotted along an axis 604c, also marked with a p.
  • the probability of the electrons of the two lowest eigenvalues extends over both conductivity channels. This means that by applying identical voltages to the gate electrodes, a Tunneling current exists between the formed conductivity channels. This behaves differently when there is a voltage difference between the voltages applied to the gate electrons.
  • FIG. 5b shows a second diagram 600b, in which the potential barrier and the intrinsic energy levels of electrons in the channel region 110 for a case with transverse voltage are shown by way of example.
  • the diagram 600b is spanned by two axes.
  • a position normalized to the transverse extent D in the transverse direction within the channel region 110 is plotted over the axis 602 .
  • Energy is plotted over a second axis 604b, also identified by an E and also referred to below as the energy axis.
  • the transverse voltage underlying diagram 600b is only 4 meV. As can be seen in FIG. 5b, this only leads to a slightly asymmetrical potential 610b, which deviates only slightly from the potential 610a. In particular, also in this case the two lowest eigenvalues 620b and 622b are energetically below the potential 610b. However, it can be seen that the transverse stress leads to a lifting of the degeneracy of the lowest energy levels.
  • FIG. 5d shows a fourth diagram 600d in which residence probabilities for the lowest two energy levels are shown for the example from FIG. 5b.
  • the diagram 600d is spanned by two axes.
  • a position normalized to the transverse extent D in the transverse direction within the channel region 110 is again plotted on the axis 602 .
  • a presence probability density of minority charge carriers within the channel region 110 is plotted along an axis 604d, also marked with a p.
  • a probability of presence 642d of the eigenvalue 620b extends primarily to the right-hand conduction channel, while a probability of presence 640d of the eigenvalue 622d extends primarily to the left-hand conduction channel.
  • the transverse voltage therefore prevents the electrons from tunneling from one conductivity channel to the other.
  • This also shows the advantage of this invention, which lies, inter alia, in the fact that even a transverse voltage of a few millielectron volts is sufficient to switch between an operating mode with tunnel current and an operating mode without tunnel current.
  • the conductivity channels can therefore be generated independently of one another.
  • the curvature of the potential V(y), which is determined by the parameter c in Eq. (13) is expressed.
  • a situation with a minimum possible parameter c is shown in FIG. 5:
  • the two conduction channel states 620a and 622a are separated from the higher expanded states 624a and 626a by approximately the thermal energy k B T . If one now chooses the chemical potential in the contact regions in the order of 40meV, the conduction channel states are occupied and the extended states are not. With a smaller curvature parameter, the extended states are increasingly occupied and one gets a non-resonant transverse conductivity. Analogous considerations also apply to the conductivity channels shown in FIGS. 5a and 5c, which are connected to a tunnel current.
  • N A 10 19 cm -3
  • the same curvature parameter c is obtained with a minimum channel width of D ⁇ 8nm.
  • FIG. 6 shows an interconnection 200 of the double-gate four-terminal semiconductor device 100 from FIG. 1 with a number of voltage sources.
  • the double-gate four-port semiconductor component 100 shown in FIG. 6 corresponds to the semiconductor component already described with reference to FIG. 1 .
  • the components of the double-gate four-port semiconductor device 100 already described with reference to FIG have been given the same reference numerals in FIG. These components are not described again below.
  • gate electrode 112 has an operating voltage U G2 applied to it
  • gate electrode 113 has an operating voltage U G1 applied to it.
  • two independently controllable conductivity channels can be formed along the gate electrodes by means of the applied operating voltage U G1 and U G2 .
  • the contact region 106 is subjected to an operating voltage U S2 , the contact region 107 to an operating voltage U S1 , the contact region 108 to an operating voltage U D2 and the contact region 109 to an operating voltage U D1 .
  • the contact regions 106 and 107 correspond to source contact regions and the contact regions 108 and 109 to drain contact regions.
  • the first end 118 of the channel region 110 thus corresponds to a source end and the second end 119 of the channel region 110 to a drain end.
  • the non-resonant case i.e.
  • drain contact region 106, source contact region 108, gate electrode 112 and source contact region 107 form , Drain contact region 109, gate electrode 113 each have an independent field effect transistor.
  • the double-gate, four-pole semiconductor component 102 is therefore also referred to as a bi-field effect transistor.
  • the double-gate quadrupole semiconductor device 100 forms a two-channel quantum quadrupole.
  • FIG. 7 shows an interconnection 300 of the double-gate four-terminal semiconductor device 100 from FIG. 1 with a number of voltage sources.
  • the gate electrodes 112 and 113 each have an operating voltage U G1 and U G2 applied to them and can therefore be controlled independently of one another.
  • Contact areas 107 and 109 are shorted and grounded. They serve as source contact areas.
  • the contact areas 106 and 108 are subjected to an operating voltage U D and serve as drain contact areas.
  • the two channel regions 120 and 121 are formed, which are connected to one another with a resonant tunnel current 302 can be coupled.
  • a current strength ID which is proportional to the tunnel current 302, can be determined using an ammeter 304 shown in FIG.
  • FIG. 8 shows a p-channel double-gate four-terminal semiconductor device 100' in plan view.
  • the p-channel double-gate four-port semiconductor component 100' differs from the n-channel double-gate four-port semiconductor component 100 only in a doping of the channel region and the source and drain contact regions. For this reason, elements of the p-channel double-gate quad-terminal semiconductor device 100' that are identical to those of the n-channel double-gate quad-terminal semiconductor device 100 are given the same reference numerals in FIG. 8 and are described below not further explained.
  • the p-channel double-gate four-port semiconductor device 100' comprises a fin-shaped channel region 110' made of an n-doped semiconductor material. Furthermore, the p-channel double-gate four-pole semiconductor component 100' has four contact regions 106', 107', 108' and 109' made of a p-doped semiconductor material.
  • the p-channel double-gate four-pole semiconductor component 100' also has conductivity channels 120' and 12', separated by a barrier region 122' for the minority charge carriers of the channel region 110' can be formed.
  • FIG. 9 shows an n-channel double-gate four-port semiconductor device 400 with tapered channel arms in plan view.
  • double-gate four-pole semiconductor component 400 also includes a substrate and a cover layer, which, however, are not shown in FIG. 9 for the sake of simplicity.
  • the double-gate four-port semiconductor component 400 differs from the double-gate four-port semiconductor component 100 essentially by the shape of the channel region.
  • the double-gate four-pole semiconductor component 400 comprises a channel region 410 that is fin-shaped in a central region, but has additional channel arms 410.3-410.6 running out at ends of the channel region 410, which run in the transverse direction of the fin-shaped part of the channel region 410.
  • This has the advantage that contact regions 406-409, each of which is electrically conductively connected to one of the channel arms, are spatially more separated from one another and crosstalk between the contact regions can thus be reduced.
  • the double-gate four-pole semiconductor component 400 also comprises two gate electrodes 412 and 413, which are arranged opposite one another along longitudinally running long sides of the channel region 410, with an electrically conductive connection between the channel region 410 and gate electrodes 412 and 413 is prevented by an insulating layer 414 and 415 in each case.
  • the gate electrodes 412 and 413 have rounded corners along a transition between the fin-shaped central region of the channel region 410 and one of the outgoing channel arms in the plan view.
  • conductivity channels within the channel region 410 can also be formed in the double-gate four-pole semiconductor component 400 by applying an operating voltage to the gate electrodes 412 and 413, which the contact area 406 and the contact area 408 as well as the contact area 407 and the contact area 409 to one another in an electrically conductive manner.
  • An electric field runs particularly in the region of the channel region 410 denoted by 480 due to the applied stresses parallel to the transverse direction of the channel region 410. Therefore, in this area all are already in relation to Fig. 4 and Figs. 5a-5d are valid for the conductivity channels.
  • the channel arms 410.1 and 410.2 as well as 410.3 and 410.4 are each separated from one another by a V-shaped recess.
  • this is not absolutely necessary.
  • corners of the gate electrodes 412 and 413 which adjoin one of the channel arms 410.3-410.6 and one of the long sides 410.1 or 410.2 of the channel region are rounded off in the case of the double-gate four-pole semiconductor component 400 in a top view. These rounded corners favor the current flow along the channel.
  • the channel region is in each case homogeneously doped.
  • the functionality of the double-gate field-effect transistor can be further improved by using a special doping profile, as is described below with reference to the exemplary embodiment in FIG.
  • FIG. 10 shows a cross section of an n-channel double-gate four-port semiconductor component 100'' with an adapted doping profile 180 of a channel region 110'' in cross section.
  • the double-gate, four-pole semiconductor component 100′′ is largely identical to the double-gate, four-pole semiconductor component 100 in FIG. 2.
  • the elements already described in connection with FIG. 2 have the same reference symbols in FIG and will not be described again below.
  • the double-gate four-port semiconductor component 100" includes a modified channel region 110" in which a
  • Doping with a dopant is not present in the entire channel region 110". Instead, there is no doping in a region 110.1", which extends from the maximum height extent of the channel region to a first height section 140", but only in a region 110.2", which extends from the height section 140" to at least Top layer extends.
  • Figure 11a shows a circuit diagram of a prior art NAND gate 700' in CMOS technology.
  • the NAND gate comprises a p-channel circuit block 710' and an n-channel circuit block 720', each of which is supplied with two input channels labeled E1 and E2.
  • the p-channel circuit block 710' includes two p-channel field effect transistors 710.2' and 710.4', which are connected to one another in parallel. With this connection, source electrodes S1' and S2' of both transistors 710.2' and 710.4' are connected to a supply voltage VDD. Furthermore, drain electrodes D1' and D2' of both transistors 710.2' and 710.4' are connected via a common line to an output channel A1 and the n-channel circuit block 720'. A gate electrode of the transistor 710.2' labeled GT is also connected to the input channel E2 and a gate electrode G2' of the transistor 710.4 is connected to the input channel ET.
  • the n-channel switching block 720' includes two n-channel field effect transistors 720.2' and 720.4', which are connected to one another in series.
  • a source electrode S3' of the transistor 720.2' is connected to the drain electrodes D1' and D2' of the transistors 710.2' and 710.4' of the p-channel switching block 710'.
  • a drain electrode D3' of the transistor 720.2' is connected to a source electrode S4' of the transistor 720.4'.
  • a drain electrode D4' of transistor 720.4' is connected to a reference voltage, here ground.
  • a gate electrode G3' of the transistor 720.2' is connected to the input channel ET and a gate electrode G4' of the transistor 720.4' is connected to the input channel E2'.
  • FIG. 11b shows the NAND gate from FIG. 9a realized with a p-channel double-gate four-pole semiconductor component 710 and an n-channel double-gate four-pole semiconductor component 720.
  • the two double-gate, four-pole semiconductor components 710 and 720 are shown in plan view and, for the sake of simplicity, with the substrate and top layer omitted. Only gate electrodes, channel region and contact regions are thus shown.
  • the contact regions of both semiconductor components 710 and 720 are interconnected in such a way that each of the semiconductor components functions as a bi-field effect transistor.
  • the circuit section 710' with the two transistors 710.2' and 710.4' is implemented by the p-channel double-gate four-pole semiconductor component 710.
  • the input channel E1 is connected to a gate electrode G2 and the input channel E2 is connected to a gate electrode G1 of the p-channel double gate four-pole semiconductor component 710.
  • source contact regions S1 and S2 of the semiconductor component 710 are analogous to the circuit device 700 connected to the supply voltage.
  • drain contact regions D1 and D2 are connected to the output channel A and to a source contact region S3 of the n-channel double-gate four-terminal semiconductor device 720.
  • the two transistors 720.2 and 720.4 are implemented in the circuit 700 by the n-channel double-gate four-port semiconductor component 720.
  • FIG. the input channel E1 is connected to a gate electrode G3 and the input channel E2 is connected to a gate electrode G4 of the n-channel double-gate four-pole semiconductor component 720 .
  • a drain contact region D3 is connected to a source contact region S4 of the n-channel double-gate four-terminal semiconductor device 720, and a drain contact region D4 is connected to the ground.
  • CMOS circuit shown in Figures 11a and 11b is just one example of circuits in which double-gate, four-port semiconductor devices can be used to advantage.
  • CMOS circuits it is possible to use double-gate, four-port semiconductor devices in other metal-oxide-semiconductor circuits, such as NMOS or PMOS circuits.

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Abstract

Doppelgate-Vierpol-Halbleiterbauelement (100), umfassend ein Substrat (102), eine elektrisch isolierende Deckschicht (104) auf dem Substrat (102), ein über dem Substrat befindliches finnenförmiges Kanalgebiet (110) aus einem dotierten Halbleitermaterial eines ersten Leitfähigkeitstyps mit zwei sich entlang einer Längsrichtung des Kanalgebiets (110) erstreckenden und einander gegenüberliegenden Längsseiten (110.1, 110.2), wobei das Kanalgebiet (110) in Längsrichtung ein erstes Ende (118) und ein zweites Ende (119) aufweist, eine auf der Deckschicht (104) befindliche erste und eine zweite Gate-Elektrode (112, 113), die einander gegenüberliegend jeweils an einer der Längsseiten (110.1, 110.2) des Kanalgebiets (110) angeordnet sind und von den Längsseiten (110.1, 110.2) durch je eine Isolationsschicht (114, 115) elektrisch isoliert sind, ein erstes und ein zweites auf der Deckschicht befindliches Kontaktgebiet (106, 107) aus einem Halbleitermaterial eines zweiten Leitfähigkeitstyps, die in Längsrichtung des Kanalgebiets (110) zum ersten Ende (118) hin neben jeweils einer der Gate-Elektroden (112, 113) angeordnet sind, wobei jedes der beiden Kontaktgebiete (106, 107) elektrisch leitfähig mit dem Kanalgebiet (110) verbunden ist und durch eine Isolationsschicht von der benachbarten Gate-Elektrode (112, 113) elektrisch isoliert ist, ein drittes und ein viertes auf der Deckschicht (104) befindliches Kontaktgebiet (108, 109) aus einem Halbleitermaterial des zweiten Leitfähigkeitstyps, die in Längsrichtung des Kanalgebiets (110) zum zweiten Ende (119) hin neben jeweils einer der Gate-Elektroden (112, 113) angeordnet sind, wobei jedes der beiden Kontaktgebiete (108, 109) elektrisch leitfähig mit dem Kanalgebiet (110) verbunden ist und durch eine Isolationsschicht von der benachbarten Gate-Elektrode (112, 113) elektrisch isoliert ist, wobei eine Querausdehnung („D") des Kanalgebiets (110) in Querrichtung so bemessen ist, dass in einem ersten Betriebszustand, in welchem die Gate-Elektroden (112, 113) mit jeweils einer ersten und einer zweiten Betriebsspannung beaufschlagt sind, zwei in Querrichtung des Kanalgebiets (110) durch ein Barrieregebiet (122) separierte Leitfähigkeitskanäle (120, 121) des zweiten Leitfähigkeitstyps ausgebildet werden.

Description

Doppelgate- Vierpol-Halbleiterbauelement mit finnenförmigem Kanalgebiet
Die vorliegende Erfindung betrifft Halbleiterbauelemente mit vier Kontaktgebieten und zwei mittels Gate-Elektroden räumlich getrennten und unabhängig voneinander steuerbaren Leitfähigkeitskanälen. Solche Bauelemente werden auch als Doppelgate-Vierpol-Halblei- terbauelemente bezeichnet. Weiterhin betrifft die Erfindung eine Metal-Oxid-Semiconduc- tor-Logikschaltung, die mindestens ein Doppelgate- Vierpol-Halbleiterbauelement aufweist.
Die Erzeugung und Steuerung von Leitfähigkeitskanälen in Halbleiterbauelementen mit Hilfe des Feldeffektes ist aufgrund der großen industriellen Bedeutung von Feldeffekt-Tran- sistoren (FET) gründlich bekannt und in verschiedenster Ausprägung technologisch hoch entwickelt.
Im Zuge des steten Strebens nach weiterer Miniaturisierung und funktioneller Weiterent- wicklung von Halbleiterbauelementen wurde die in Fig. 1 exemplarisch gezeigte FinFET- Struktur 1 entwickelt. Bei der dort gezeigten, bekannten FinFET-Struktur 1 ist ein zwischen einem Drain-Kontaktgebiet 8 und einem Source-Kontaktgebiet 6 angeordnetes Kanalge- biet 10 finnenförmig ausgebildet. Das Source-Kontaktgebiet 6, das Drain-Kontaktgebiet 8 und das Kanalgebiet 10 sind über einer Deckschicht 4 auf einem Substrat 2 lateral neben- einander angeordnet. Ferner ist zur Ausprägung eines Leitfähigkeitskanals im Kanalge- biet 10 eine Gate-Elektrode 12 als sogenannte Gate-All-Around-Struktur um das Kanalge- biet 10 herum, getrennt von diesem nur durch eine Isolationsschicht 14, angeordnet. Das Kanalgebiet 10 ist von der Gate-Elektrode 12 an drei Seiten umschlossen. Wünschenswert ist eine weitere Miniaturisierung und eine Ermöglichung eines erweiterten Funktionsumfangs einer Feldeffekt-Transistor-Struktur.
Diese Aufgabe wird gemäß eines ersten Aspekts der Erfindung durch ein in Anspruch 1 beschriebenes Doppelgate-Vierpol-Halbleiterbauelement gelöst. Ein zweiten Aspekt der Erfindung betrifft eine Metal-Oxid-Semiconductor-Logikschaltung nach Anspruch 13. Zu- nächst wird im Folgenden jedoch das Doppelgate- Vierpol-Halbleiterbauelement des ersten Aspekts der Erfindung beschrieben.
Das erfindungsgemäße Doppelgate-Vierpol-Halbleiterbauelement umfasst ein Substrat und eine elektrisch isolierende Deckschicht auf dem Substrat.
Weiterhin umfasst das Doppelgate-Vierpol-Halbleiterbauelement ein über dem Substrat befindliches finnenförmiges Kanalgebiet aus einem dotierten Halbleitermaterial eines ers- ten Leitfähigkeitstyps mit zwei sich entlang einer Längsrichtung des Kanalgebiets erstre- ckenden und einander gegenüberliegenden Längsseiten, wobei das Kanalgebiet in Längs- richtung ein erstes Ende und ein zweites Ende aufweist.
Zudem umfasst das Doppelgate-Vierpol-Halbleiterbauelement eine auf der Deckschicht befindliche erste und eine zweite Gate-Elektrode, die einander gegenüberliegend jeweils an einer der Längsseiten des Kanalgebiets angeordnet sind und von den Längsseiten durch je eine Isolationsschicht elektrisch isoliert sind.
Außerdem weist das Doppelgate- Vierpol-Halbleiterbauelement ein erstes und ein zweites auf der Deckschicht befindliches Kontaktgebiet aus einem Halbleitermaterial eines zweiten Leitfähigkeitstyps, die in Längsrichtung des Kanalgebiets zum ersten Ende hin neben je- weils einer der Gate-Elektroden angeordnet sind, wobei jedes der beiden Kontaktgebiete elektrisch leitfähig mit dem Kanalgebiet verbunden ist und durch eine Isolationsschicht von der benachbarten Gate-Elektrode elektrisch isoliert ist. Ebenfalls weist das Doppelgate- Vierpol-Halbleiterbauelement ein drittes und ein viertes auf der Deckschicht befindliches Kontaktgebiet aus einem Halbleitermaterial des zweiten Leit- fähigkeitstyps, die in Längsrichtung des Kanalgebiets zum zweiten Ende hin neben jeweils einer der Gate-Elektroden angeordnet sind, wobei jedes der beiden Kontaktgebiete elektrisch leitfähig mit dem Kanalgebiet verbunden ist und durch eine Isolationsschicht von der benachbarten Gate-Elektrode elektrisch isoliert ist.
Weiterhin ist erfindungsgemäß eine Querausdehnung des Kanalgebiets in Querrichtung so bemessen, dass in einem ersten Betriebszustand, in welchem die Gate-Elektroden mit je- weils einer ersten und einer zweiten Betriebsspannung beaufschlagt sind, zwei in Quer- richtung des Kanalgebiets durch ein Barrieregebiet separierte Leitfähigkeitskanäle des zweiten Leitfähigkeitstyps ausgebildet werden.
Die Erfindung basiert auf der Erkenntnis, dass eine weitere Miniaturisierung einer FinFET- Struktur möglich ist, wenn sich anstatt nur eines Leitfähigkeitskanals zwei Leitfähigkeitska- näle innerhalb des finnenförmigen Leitfähigkeitsgebiets ausprägen lassen. Erfindungsge- mäß wird hierfür statt einer um das Kanalgebiet angeordneten Gate-Elektrode, zwei Gate- Elektroden verwendet, die an jeweils gegenüberliegenden Längsseiten des Kanalgebiets angeordnet sind. Durch ein Beaufschlagen einer unterschiedlichen Betriebsspannung an den Gate-Elektroden, ist es möglich zwei voneinander unabhängige Leitfähigkeitskanäle innerhalb des Kanalgebiets auszuprägen. Durch ein geeignetes Verschalten der Kontakt- gebiete mit einer Source-Spannung und einer Drain-Spannung, lassen sich zwei unabhän- gig voneinander operierbare Feldeffekttransistor-Strukturen realisieren, die sich das fin- nenförmige Kanalgebiet teilen.
Das erfindungsgemäße Doppelgate-Vierpol-Halbleiterbauelement kann aufgrund seiner Struktur zudem bei geeigneter Verschaltung und Ansteuerung in entsprechenden Ausfüh- rungsbeispielen einen lateralen Stromtransport mit Hilfe eines transversalen resonanten Tunnelns von Ladungsträgern zwischen den Leitfähigkeitskanälen realisieren.
Im Folgenden werden vorteilhafte Ausführungsformen des Doppelgate- Vierpol-Halbleiter- bauelements beschrieben.
In einer vorteilhaften Ausführungsform des Doppelgate- Vierpol-Halbleiterbauelements sind das erste und dritte Kontaktgebiet als Source-Kontaktgebiete an einer ersten Längsseite des Kanalgebiets angeordnet. Weiterhin sind das zweite und vierte Kontaktgebiet als Drain-Kontaktgebiete an einer zweiten, der ersten Längsseite gegenüberliegenden Längs- seite des Kanalgebiet angeordnet. Zudem sind die Querausdehnung des Kanalgebiets so- wie dessen Dotierung so gewählt, dass in einem zweiten Betriebszustand, in welchem die Gate-Elektroden mit jeweils einer dritten und einer vierten Betriebsspannung beaufschlagt sind, die Leitfähigkeitskanäle durch einen Tunnelstrom von Minoritätsladungsträgern durch das Barrieregebiet miteinander koppelbar sind.
Durch ein Anlegen einer geeigneten Drain-Spannung an die Drain-Kontaktgebiete und ein Anlegen einer geeigneten Source-Spannung an die Source-Kontaktgebiete ergibt sich ein hocheffektiver, elektrisch steuerbarer Schalter. Mittels der Gate-Elektroden ist es möglich, den Tunnelstrom zwischen Source-Kontaktgebiet und Drain-Kontaktgebiet und damit einen Schalterzustand des Schalters zu steuern. Durch den resonanten Tunneleffekt ist diese Steuerung hocheffektiv, sodass man mit kleinen Kontrollspannungsdifferenzen und daher kleinen dissipierten Leistungen auskommt.
In einem weiteren vorteilhaften Ausführungsbeispiel des Doppelgate-Vierpol-Halbleiter- bauelements ist das erste Ende des Kanalgebiets ein Source-Ende und das erste und zweite Kontaktgebiet Source-Kontaktgebiete. Zudem ist das zweite Ende des Kanalgebiets ein Drain-Ende und das dritte und vierte Kontaktgebiet Drain-Kontaktgebiete.
Durch ein Anlegen einer geeigneten Drain-Spannung an die Drain-Kontaktgebiete und ein Anlegen einer geeigneten Source-Spannung an die Source-Kontaktgebiete sowie geeig- neten Betriebsspannungen an die Gate-Elektroden lässt sich ein Bi-Feldeffekttransistor re- alisieren, bei dem jede der Gate-Elektroden zusammen mit den jeweils angrenzenden Kon- taktgebieten einen unabhängigen Feldeffekttransistor bildet. Die Leitungskanäle werden hierbei nicht durch einen Tunnelstrom verbunden. Durch die Realisierung von zwei Feldef- fekttransistoren mittels nur eines finnenförmigen Kanalgebiets lässt sich eine höhere Pa- ckungsdichte der Feldeffekttransistoren realisieren.
In einer vorteilhaften Ausführungsform des Doppelgate- Vierpol-Halbleiterbauelements ist die Querausdehnung des Kanalgebiets sowie dessen Dotierung so gewählt, dass in einem zweiten Betriebszustand, in welchem die Gate-Elektroden mit jeweils einer dritten und ei- nervierten Betriebsspannung beaufschlagt sind, die Leitfähigkeitskanäle durch einen Tun- nelstrom von Minoritätsladungsträgern durch das Barrieregebiet miteinander koppelbar sind. Durch die Möglichkeit des Erzeugens eines Tunnelstroms durch das Barrieregebiet lassen sich die Leitfähigkeitskanäle miteinander koppeln, so dass bspw. Ladungsträger, die durch ein Source-Kontaktgebiet in den angrenzenden Leitfähigkeitskanal induziert wer- den, vom am anderen Leitfähigkeitskanal angrenzenden Drain-Kontaktgebiet aufgenom- men werden. Dieser transversale Tunnelstrom zwischen sich gegenüberliegenden Source- und Drain-Kontaktgebieten ist hochsensitiv bzgl. der Betriebsspannungen der Gate-Elekt- roden. Kleine Veränderungen in den Betriebsspannungen der Gate-Elektroden führen da- bei zu großen Veränderungen in der Stromstärke des transversalen Tunnelstroms, was diese Ausführungsform zu einem energetisch hocheffizienten Halbleiterbauelement macht.
In einer weiteren Ausführungsform des Doppelgate- Vierpol-Halbleiterbauelements besitzt das Kanalgebiet eine Höhenausdehnung senkrecht zur Deckschicht, wobei ein Dotierungs- profil des Kanalgebiets eine Dotierung vom Substrat her nur bis zu einer ersten Höhenaus- dehnung aufweist und ein Höhenabschnitt von der ersten Höhenausdehnung bis zur ma- ximalen Höhenausdehnung des Kanalgebiets undotiert ist. Im Bereich der maximalen Hö- henausdehnung weisen Wellenfunktionen der Minoritätsladungsträger oft eine größere Ausdehnung von den Gate-Elektroden in Querrichtung des Kanalgebiets auf, als dies in näher am Substrat befindlichen Höhenabschnitten der Fall ist. Durch das beanspruchte Dotierungsprofil lässt sich ein Kurzschluss zwischen den Leitfähigkeitskanälen aufgrund der größeren Ausdehnung der Wellenfunktionen in Querrichtung im Bereich der maximalen Höhenausdehnung des Kanalgebiets verhindern.
In einer weiteren Ausführungsform des Doppelgate-Vierpol-Halbleiterbauelements weist das Kanalgebiet am ersten Ende und am zweiten Ende zusätzlich jeweils zwei in Querrich- tung des Kanalgebiets auseinanderlaufende Kanalarme auf, die durch eine Isolations- schicht von der Gate-Elektrode elektrisch isoliert sind und mit deren Ende jeweils eines der Kontaktgebiete elektrisch leitfähig verbunden sind. Die Kanalarme erlauben eine größere Separation voneinander gegenüberliegenden Kontaktgebieten, was ein Übersprechen zwi- sehen den Kontaktgebieten reduziert.
In einer Variante dieses Ausführungsbeispiels sind Ecken der Gate-Elektroden, die an ei- nen Kanalarm und eine Längsseite des Kanalgebiets angrenzen, in einer Draufsicht auf das Doppelgate- Vierpol-Halbleiterbauelement abgerundet. Dies hat den Vorteil einer bes- seren Führung der Minoritätsladungsträger entlang der Gate-Elektrodevon einem Kontakt- gebiet an einem Endes des Kanalgebiets zu einem Kontaktgebiet an dem jeweils anderen Ende des Kanalgebiets.
In einer anderen Ausführungsform des Doppelgate-Vierpol-Halbleiterbauelements weißt die Deckschicht eine Ausnehmung auf, wobei das Kanalgebiet zumindest teilweise in der Ausnehmung und mit direktem Kontakt zum Substrat angeordnet ist. Der direkte Kontakt des Kanalgebiets mit dem Substrat hat den Vorteil, dass bei einer Erdung des Substrats auch das Kanalgebiet geerdet ist.
In einer zur vorherigen Ausführungsform alternativen Ausführungsform des Doppelgate- Vierpol-Halbleiterbauelements ist die Deckschicht in Form einer durchgehenden Deck- schicht auf dem Substrat ausgebildet und das Kanalgebiet auf der Deckschicht angeord- net. Eine durchgehende Deckschicht hat den Vorteil einer einfachen Herstellung.
In einer weiteren Ausführungsform des Doppelgate-Vierpol-Halbleiterbauelements nach mindestens einem der vorherigen Ansprüche liegt eine Dotierungsstoffdichte einer Leitfä- higkeitsdotierung des Kanalgebiets zur Erzielung des ersten Leitfähigkeitstyps im Bereich zwischen 1015cm-3 und 1019cm-3. Diese Dotierstoffdichte ist vorteilhaft, um eine Ausbildung der separierten Leitfähigkeitskanäle zu ermöglichen. Insbesondere ist diese Dotierstoff- dichte vorteilhaft, um auch einen Tunnelstrom zwischen den Leitfähigkeitskanälen zu rea- lisieren. In einer anderen Ausführungsform des Doppelgate- Vierpol-Halbleiterbauelements liegt die Querausdehnung des Kanalgebiets im Bereich zwischen 5nm und 20nm. Eine Queraus- dehnung mit dieser Bemaßung ist vorteilhaft, um eine Ausbildung der durch das Barriere- gebiet separierten Leitfähigkeitskanäle zu ermöglichen. Ausdehnungen unterhalb von 2nm sind prinzipiell auch denkbar, benötigen jedoch sehr hohe und damit technisch schwer re- alisierbare Dotierungsdichten.
In einer weiteren Ausführungsform des Doppelgate- Vierpol-Halbleiterbauelements sind die Gate-Elektroden entlang der Längsseiten des Kanalgebiets auf einer Länge angeordnet, deren Betrag mindestens einer Summe aus einer Kohärenzlänge einer Wellenfunktion der Minoritätsladungsträger innerhalb des Kanalgebiets und einem Doppelten einer Abschirm- länge von durch die Kontaktgebiete erzeugten Randfeldern innerhalb der Gate-Elektrode entspricht. Die Länge der Gate-Elektroden ist ausschlaggebend dafür, dass sich resonante Wellenfunktionen der Minoritätsladungsträger innerhalb des Kanalgebiets ausbilden kön- nen. Die vorgeschlagene Abmessung der Längenausdehnung erfüllt diese Bedingung bei niedrigen wie auch bei hohen Minoritätsladungsträgerdichten im Kanalgebiet. Im Folgenden wird die Metal-Oxid-Semiconductor-Logikschaltung des zweiten Aspektes der Erfindung näher beschrieben. Die Metal-Oxid-Semiconductor-Logikschaltung umfassend mindestens ein als ein p-Kanal Bi-Feldeffekttransistor ausgebildetes Doppelgate-Vierpol-Halbleiterbauelement, dessen erster Leitfähigkeitstyp p-Typ ist und dessen zweiter Leitfähigkeitstyp n-Typ ist, oder min- destens ein als ein n-Kanal Bi-Feldeffekttransistors ausgebildetes Doppelgate-Vierpol- Halbleiterbauelement, dessen erster Leitfähigkeitstyp n-Typ ist und dessen zweiter Leitfä- higkeitstyp p-Typ ist. Eine Verwendung des Doppel-Vierpol-Halbleiterbauelements des ers- ten Aspekts der Erfindung in Metal-Oxid-Semiconductor-Logikschaltungen ist besonders vorteilhaft, da dieses eine höhere Packungsdichte von Transistoren im Vergleich zum Stand der Technik ermöglicht und so zu einer höhere Integration der Metal-Oxid-Semi- conductor-Logikschaltung beitragen kann.
In einer vorteilhaften Ausführungsform ist die Metal-Oxid-Semiconductor-Logikschaltung eine PMOS-, NMOS- oder CMOS-Logikschaltung.
Weitere Ausführungsbeispiele werden im Folgenden mit Bezug auf die Figuren beschrie- ben. Dazu folgt zunächst eine Kurzbeschreibung der Figuren. Fig. 1 zeigt eine FinFET-Struktur aus dem Stand der Technik;
Fig. 2 zeigt ein Ausführungsbeispiel eines Doppelgate-Vierpol-Halbleiterbauele- ments;
Fig. 3 zeigt eine Draufsicht des Doppelgate-Vierpol-Halbleiterbauelements aus Fig. 2; Fig. 4 zeigt Kanalgebiet und Gate-Elektroden des Doppelgate- Vierpol-Halbleiter- bauelements aus Fig. 2 und Fig. 3 im Querschnitt;
Fig. 5a zeigt ein erstes Diagramm, in dem beispielhaft Potentialbarriere und Energie- eigenniveaus von Elektronen im Kanalgebiet für einen Fall ohne Querspan- nung dargestellt sind; Fig. 5b zeigt ein zweites Diagramm, in dem beispielhaft Potentialbarriere und Ener- gieeigenniveaus von Elektronen im Kanalgebiet für einen Fall mit Querspan- nung dargestellt sind; Fig. 5c zeigt ein drittes Diagramm, in dem Aufenthaltswahrscheinlichkeiten für die niedrigsten zwei Energieniveaus für das Beispiel aus Fig. 5a dargestellt sind;
Fig. 5d zeigt ein viertes Diagramm, in dem Aufenthaltswahrscheinlichkeiten für die niedrigsten zwei Energieniveaus für das Beispiel aus Fig. 5b dargestellt sind; Fig. 6 zeigt eine Verschaltung 200 des Doppelgate-Vierpol-Halbleiterbauelements aus Fig. 1 mit einer Anzahl von Spannungsquellen.
Fig. 7 zeigt eine Verschaltung 300 des Doppelgate-Vierpol-Halbleiterbauelements aus Fig. 1 mit einer Anzahl von Spannungsquellen.
Fig. 8 zeigt ein p-Kanal Doppelgate- Vierpol-Halbleiterbauelement in Draufsicht; Fig. 9 zeigt ein p-Kanal Doppelgate-Vierpol-Halbleiterbauelement mit Verbindungs- armen in Draufsicht;
Fig. 10 zeigt eine Querschnittsansicht eines n-Kanal Doppelgate- Vierpol-Halbleiter- bauelements mit einem angepassten Dotierungsprofil des Kanalgebiets;
Fig. 11a zeigt einen Schaltplan eines NAND-Gatters in CMOS-Technologie nach dem Stand der Technik; und
Fig. 11 b zeigt ein NAND-Gatter entsprechend dem Schaltplan der Fig. 11a, welches mit einem p-Kanal Doppelgate- Vierpol-Halbleiterbauelement und einem n-Ka- nal Doppelgate- Vierpol-Halbleiterbauelement gemäß der vorliegenden Erfin- dung realisiert ist. Im Folgenden werden die Figuren 2 bis 11 b ausführlich beschrieben.
Fig. 2 zeigt eine Ausführungsbeispiel eines Doppelgate-Vierpol-Halbleiterbauele- ments 100. Das Doppelgate- Vierpol-Halbleiterbauelement 100 umfasst ein Substrat 102 und ein auf dem Substrat aufgebrachtes, finnenförmiges Kanalgebiet 110. Das Kanalgebiet 110 besteht aus einem p-dotierten Halbleitermaterial und weist zwei, sich entlang einer Längsrichtung des Kanalgebiets 110 erstreckende und einander gegenüberliegende Längsseiten 110.1 und 110.2 auf. Ebenfalls auf dem Substrat 102 angeordnet ist eine iso- lierende Deckschicht 104, die das Kanalgebiet 110 umgibt. Das Doppelgate- Vierpol-Halbleiterbauelement 100 weist weiterhin zwei Gate-Elektroden 112 und 113 auf, die auf der Deckschicht 104 und gegenüberliegend entlang der Längs- seiten 110.1 und 110.2 des Kanalgebiets 110 angeordnet sind. Die Gate-Elektroden 112 und 113 sind vom Kanalgebiet 110 durch die Isolationsschichten 114 und 115 elektrisch isoliert.
Weiterhin umfasst das Doppelgate- Vierpol-Halbleiterbauelement 100 vier auf der Deck- schicht 104 angeordnete Kontaktgebiete eines n-dotierten Halbleitermaterials. Ein erstes und ein zweites Kontaktgebiet 106 und 107 sind dabei an einem ersten Ende 118 des Ka- nalgebiets 110 angeordnet und ein drittes und ein viertes Kontaktgebiet 108 und 109 an einem zweiten Ende 119 des Kanalgebiets 110. Die Kontaktgebiete 106 und 107 sind dabei sich gegenüberliegend an gegenüberliegenden Längsseiten des Kanalgebiets 110 ange- ordnet und mit diesen elektrisch leitend verbunden. Genauso verhält es auch für die Kon- taktgebiete 108 und 109. Weiterhin befindet sich zwischen an einer Längsseite des Kanal- gebiets 110 angeordneten Kontaktgebieten jeweils eine der Gate-Elektroden 112 bzw. 113. In der in Fig. 2 gezeigten Ausführung 100 des Doppelgate-Vierpol-Halbleiterbauelements ist das Kanalgebiet 110 in einer Ausnehmung der Deckschicht 104 auf dem Substrat 102 angeordnet. In anderen Ausführungsformen, die hier nicht gezeigt sind, ist die Deck- schicht 104 jedoch durchgängig, wodurch das Kanalgebiet 110 auf der Deckschicht ange- ordnet ist und nicht in direktem Kontakt mit dem Substrat 102 steht. Eine Verbindung der Kontaktgebiete 106-109 sowie der Gate-Elektroden 112 und 113 mit Spannungsquellen geschieht in der Regel mittels elektrischen Anschlüssen. Diese sind für eine verbesserte Übersichtlichkeit jedoch in Figs. 2-4 nicht dargestellt.
Aufgrund der gewählten Dotierung des Kanalgebiets 110 und der Dotierung der Kontakt- gebiete 106-109 besteht zwischen den Kontaktgebieten zunächst keine elektrisch leitende Verbindung. Erst durch Anlegen einer Betriebsspannung an eine der Gate-Elektroden 112 oder 113 sind ein bzw. zwei Leitfähigkeitskanäle für die Minoritätsladungsträger des Ka- nalgebiets 110 ausbildbar, die jeweils an einer Längsseite des Kanalgebiets befindliche Kontaktgebiete elektrisch leitend miteinander verbindet. Der beiden Leitfähigkeitskanäle werden im Folgenden mit Bezug auf Fig. 3 im Detail beschrieben. Fig. 3 zeigt eine Draufsicht des Doppelgate- Vierpol-Halbleiterbauelements 100 aus Fig. 2. Alle Elemente des Doppelgate- Vierpol-Halbleiterbauelements 100, die bereits in Bezug auf Fig. 2 beschrieben wurden, sind dabei mit dem gleichen Bezugszeichen wie in Fig. 2 ver- sehen und werden im Folgenden nicht noch einmal beschrieben.
Fig. 3 zeigt das Doppelgate- Vierpol-Halbleiterbauelement 100 in einem Betriebszustand, in dem die Gate-Elektrode 113 und 112 mit je einer Betriebsspannung beaufschlagt sind, die eine Verdrängung der Majoritätsladungsträger des Kanalgebiets 110 von den Längs- seiten hin zu einer Mitte des Kanalgebiets 110 bewirkt. Die dadurch ausgebildeten Leitfä- higkeitskanäle sind in Fig. 3 mit den Bezugszeichen 120 bzw. 121 versehen. Wie aus der Abbildung erkenntlich, erstrecken sich die Leitfähigkeitskanäle 120 und 121 in Längsrich- tung des Kanalgebiets 110 über die Kontaktbereiche mit den Gate-Elektroden 112 und 113 hinaus, so dass die Leitfähigkeitskanäle 120 und 121 je eine elektrisch leitende Verbindung zwischen dem Kontaktgebiet 106 und dem Kontaktgebiet 108 sowie dem Kontaktge- biet 107 und dem Kontaktgebiet 109 hersteilen. In Querrichtung des Leitungskanals 110 sind die beiden Leitfähigkeitskanäle 120 und 121 durch ein nicht-leitendes Barrierege- biet 122 getrennt. Die Ausdehnung des Barrieregebiets 122 in Querrichtung des Kanalge- biets 110 wird bestimmt durch die an den Gate-Elektroden 112 und 113 beaufschlagten Betriebsspannungen.
Weiterhin ist in Fig. 3 dargestellt, dass sich beim Doppelgate-Vierpol-Halbleiterbauele- ment 100 beim Beaufschlagen von Betriebsspannungen an die Gate-Elektroden 112 und 113 im Bereich 130 ein besonders homogenes elektrisches Feld ausbildet, dass durch die mit 138 gekennzeichneten drei Pfeile dargestellt ist. Dieses homogene elektrische Feld ist wichtig für eine Ausprägung eines resonanten Tunnelstroms zwischen den Leitfähigkeits- kanälen 120 und 121 , worauf später noch genauer eingegangen wird. Der Bereich 130 befindet sich in einem Abschirmabstand 134 bzw. 136 zu den an die Gate-Elektroden an- grenzenden Kontaktgebiete. Der Abschirmabstand wird dabei bestimmt durch die Ab- schirmlänge, die eine Eindringtiefe in die Gate-Elektrode angibt, ab der ein elektrisches Feld eines Kontaktgebiets so abgeschwächt ist, dass dessen Auswirkungen auf das elekt- rische Feld der Gate-Elektrode vernachlässigt werden kann.
Damit sich ein resonanter Tunnelstrom ausbildet, ist es weiterhin vorteilhaft, wenn eine Längenausdehnung der Gate-Elektroden in Längsrichtung des Kanalgebiets 110 mindes- tens zweimal die Abschirmlänge zuzüglich einer Kohärenzwellenlänge einer Wellenfunk- tion eines Minoritätsladungsträgers im Kanalgebiet 110 entspricht. Die Kohärenzwellen- länge ist dabei abhängig von der Elektronendichte im Kanal. In einer groben Näherung kann der Wert für die Kohärenzwellenlänge mit 30nm abgeschätzt werden. Die Abschirm- länge kann mit einer Breite des Kanalgebiets in Querrichtung abgeschätzt werden. Weiterhin ist es auch möglich, dass sich ein Tunnelstrom zwischen den beiden Leitfähig- keitskanälen ausbildet. Im Folgenden werden mit Bezug auf Fig. 4 und Figs. 5a-5d die Me- chanismen speziell bei der Ausbildung der Leitfähigkeitskanäle sowie des Tunnelstroms zwischen den Leitfähigkeitskanälen beschrieben. Fig. 4 zeigt Kanalgebiet 110 und Gate-Elektroden 112 und 113 des Doppelgate- Vierpol- Halbleiterbauelements 100 aus Fig. 2 und Fig. 3 im Querschnitt. Der Querschnitt verläuft dabei entlang einer in Fig. 3 eingezeichneten Linie Q. Alle Elemente des Doppelgate- Vier- pol-Halbleiterbauelements 100, die bereits in Bezug auf Fig. 2 oder Fig. 3 beschrieben wur- den, sind dabei auch in Fig. 4 mit dem gleichen Bezugszeichen versehen und werden im Folgenden nicht noch einmal beschrieben.
Im Querschnitt sind das Kanalgebiet 110 sowie die seitlich am Kanalgebiet 110 angeord- neten Gate-Elektroden 112 und 113 mit den entsprechenden Isolationsschichten 114 und 115 gezeigt.
Weiterhin sind die gezeigten Strukturelemente um ein Koordinatensystem 180 mit zwei Achsen 180.1 und 180.2 ergänzt. Die Achse 180.1 , auch mit einem „y“ beschriftet und im Folgenden als y-Achse bezeichnet, gibt die Ausdehnung von den gezeigten Strukturele- menten in Querrichtung zum Kanalgebiet an. Die Achse 180.2, auch mit „E“ gekennzeich- net und im Folgenden als Energie-Achse bezeichnet, dient zur Darstellung von Energie- werten von Potential und Eigenfunktionen im Bereich des Kanalgebiets 110. Die y-Achse hat ihren Nullpunkt an einer Grenzfläche zwischen Kanalgebiet 110 und Iso- lationsschicht 115. Eine Position einer Grenzschicht zwischen Gate-Elektrode 113 und Iso- lationsschicht 115 ist mit yG1 gekennzeichnet und eine Position einer Grenzschicht zwi- schen Gate-Elektrode 112 und Isolationsschicht 114 ist mit yG2. Eine Querausdehnung des Kanalgebiets 110 ist durch D gegeben. Fig. 4 zeigt beispielhaft den Zustand des Doppelgate- Vierpol-Halbleiterbauelements 100, wenn beide Gate-Elektroden 112 und 113 mit positiven Spannungen beaufschlagt sind. Die angelegten positiven Spannungen und die daraufhin entstehende Ladungsverschie- bung innerhalb des Kanalgebiets 110 führen zur Ausbildung des mit V(y) bezeichneten elektrostatischen Potentials. Wie aus Fig. 4 ersichtlich ist, ist das elektrostatische Potential V(y) konstant im Bereich der Gate-Elektrode 113, steigt dann linear im Bereich der Isola- tionsschicht 115 und dann parabolisch innerhalb des Kanalgebiets 110 bis zu einem Maxi- malwert an, bevor es dann wieder bis auf einen in der Gate-Elektrode 112 konstanten Wert fällt. Innerhalb des Kanalgebiets 110 ist das elektrostatische Potential dabei spiegelsym- metrisch mit Bezug auf eine vertikale Ebene in einer Mitte des Kanalgebiets 110.
Mittels quantenmechanischer Berechnungen ist es möglich, die Eigenfunktionen und Ei- genwerte der Elektronen im Kanalgebiet 110 zu ermitteln. Beispielhaft ist in Fig. 4 eine Aufenthaltswahrscheinlichkeit 402 der Elektronen innerhalb des Kanalgebiets 110 für den niedrigsten Eigenwert sowie dessen Eigenwert 404 selbst gezeigt. Wie in Fig. 4 zu sehen ist, liegen der Eigenwert 404unterhalb des Maximums des elektrostatischen Potentials V(y), was zu einer Lokalisierung der Elektronen innerhalb des Kanalgebiets 110 führt. Wei- terhin ist in Fig. 4 erkennbar, dass die Aufenthaltswahrscheinlichkeit 402 jeweils ein Maxi- mum auf der rechten und auf der linken Seite des Kanalgebiets 110 hat. Diese beiden Maxima führen zur Ausbildung der beiden Leitfähigkeitskanäle, wie sie in Fig. 3 gezeigt sind. Weiterhin zeigt Fig. 4, dass die Aufenthaltswahrscheinlichkeit zwischen den Maxima von Null verschieden ist, was zu dem in Bezug auf Fig. 3 beschriebenen resonanten Tun- nelstrom führt. Unter bestimmten Umständen ist es jedoch auch möglich, dass die beiden Maxima in der Aufenthaltswahrscheinlichkeit nicht miteinander gekoppelt sind. Um die Funktionsweise des Doppelgate-Vierpol-Halbleiterbauelements in dieser Hinsicht zu ver- stehen, ist eine detaillierte Betrachtung der Eigenschaften der elektronischen Eigenwerte und Eigenfunktionen nötig. Diese wird im Folgenden mit Bezug auf die Figs. 5a-5d vertieft. Hierbei wird insbesondere gezeigt, unter welchen Bedingungen ein Tunnelstrom zwischen den Kanälen realisiert werden kann.
Berechnungen der Ausdehnung der Leitfähigkeitskanäle sowie eine Abschätzung des Tun- nelstroms basieren dabei auf theoretischen Überlegungen, die in einem ersten Teil dieser Betrachtung dargestellt werden. Im Anschluss werden dann in einem zweiten Teil Ergeb- nisse dieser theoretischen Überlegungen auf das System des in Fig. 4 gezeigten Doppel- Gate-Feldeffekttransistors gezeigt.
Für die theoretischen Überlegungen sind zwei Kernbereiche relevant: die Ermittlung eines Ausdrucks für das elektrostatische Potential im Inneren des Kanalgebiets sowie die an- schließende Lösung derzeitunabhängigen Schrödinger-Gleichung zur Ermittlung der elekt- ronischen Eigenfunktionen. Das elektrostatische Potential V(x ) lässt sich mittels der Poisson-Gleichung in Verar- mungsnäherung berechnen:
Hier ist D die Ausdehnung in Querrichtung des finnenförmigen Kanalgebiets und yG1 und yG2 die Positionen der Grenzflächen von Gate-Elektrode und Isolationsschicht, wie sie auch in Fig. 4 eingezeichnet sind. Weiterhin ist k die Dielektrizitätskonstante des Substrats und K0 die Permittivität des Vakuums.
In Verarmungsnäherung werden sämtliche Dotierungen, hier Akzeptoren der Dichte NA, als ionisiert angenommen. Diese Annahme ist gerechtfertigt, weil die angelegten positiven Spannungen an den Gate-Elektroden zu einer Senkung der Bandenergien führen, wobei das chemische Potential im Substrat 102 gleich bleibt. Hierbei wird angenommen, dass das Substrat geerdet und Spannungen relativ zur Erdung angelegt sind. In Verarmungs- näherung werden zudem die freien Ladungsträger vernachlässigt.
Zur Lösung der Poisson-Gleichung (1) müssen Dirichlet-Randbedingungen angewendet werden, die wie folgt lauten:
Hierbei sind und Flachbandspannungen, die wie folgt definiert sind:
Durch Rechnung lässt sich zeigen, dass im Bereich des finnenförmigen Kanalgebiets die Lösung der Poisson-Gleichung (1) mit den Randbedingungen (2) wie folgt lautet: wobei ferner gilt:
Hierbei sind D1 = -yG1 und D2 = yG1 - D die Breiten der jeweiligen Isolationsschichten mit den Dielektrizitätskonstanten KG1und KG2 sowie K1 = K/ KG1 und K2 = K/ KG2. Für ein Aufstellen der zeitunabhängigen Schrödinger-Gleichung für die Elektronen im Ka- nalgebiet wird zur Vereinfachung im Folgenden nur der Spezialfall eines symmetrischen Systems mit D1 = D2 = D0 und K1 = K2 = K0 betrachtet. Mit diesem lautet die zeitunab- hängige Schrödinger-Gleichung im Bereich des Kanalgebiets: Hierbei ist ψn(y) = ψn(u) eine Transversalkomponente der Wellenfunktion mit einer Län- gennormierung u = y/D und einer Energienormierung ϵ = E/E0, wobei
Ferner gilt für die im zweiten Teil der Gleichung (8) eingeführten Konstanten: mit —eUG1/E0 = V1 , —eUG1/E0 = V2 und ΔV = V1 - V2, sowie mit d0 = D0/ D. Durch eine Abschätzung der Konstanten a, b und c lassen sich die Glei- chungen (10)-(12) weiter vereinfachen. So gilt für die Konstanten c und E0 für ein Si-Sub- strat: c = nAd4my x 370 (13) mit der effektiven Masse my in Querrichtung des Kanalgebiets (m* = mym0 = my x 9.1 x 10-31kg), NA = nA x 1024m-3 = nA x 1018cm-3 und D = d x 10-8. Aus Gleichung (11) und Gleichung (12) ergibt sich damit
Hier sind u1 und u2 die angelegten Gate-Spannungen eUG1 und eUG2 in meV.
Mittels der hergeleiteten Gleichungen werden im Folgenden nun anhand der Figs. 5a-5d elektronische Eigenfunktionen und Eigenwerte beispielhaft für das in Fig. 4 gezeigte Sys- tem ausgerechnet, wobei dabei von den folgenden Systemparametern ausgegangen wird: Querausdehnung in Querrichtung des Kanalgebiets D = 15 nm, Dicke der Isolations- schichten D0 = 4 nm, k0 = 3.9, NA = 1.5 x 1018cm-3 und my = 0.91.
Aus Gleichungen (13), (15) und (16) ist ersichtlich, dass das Potential V(y) in Gl. (8) im Wesentlichen nur von der Spannungsdifferenz der beiden an den Gate-Elektroden ange- legten Spannungen abhängt. Zwar geht in den Parameter b) nach Gl. (16) der Absolutwert u1 ein. In Gleichung (8) geht b jedoch nur als Potentialkonstante ein, die in eine geeignete Energienormierung absorbiert werden kann. Bei festem Wert b sollten die Spannungen, mit denen die Kontaktgebiete beaufschlag werden, so gewählt werden, dass Zustände mit Energien kleiner als das Maximum von V(y ) besetzt sind (siehe beispielsweise 620a und 622a in Fig. 5a) und Zustände mit Energien größer als das Maximum von V(y ) unbesetzt sind (siehe beispielsweise 624a und 626a in Fig. 5a). Fig. 5a zeigt ein erstes Diagramm 600, in dem beispielhaft Potentialbarriere und Energieeigenniveaus von Elektronen im Ka- nalgebiet für einen Fall ohne Querspannung dargestellt sind. Eine fehlende Querspannung bedeutet hier, dass die beaufschlagten Spannungen an den gegenüberliegenden Gate- Elektroden identisch sind.
Das Diagramm 600a wird von zwei Achsen aufgespannt. Über eine Achse 602, auch mit einem y gekennzeichnet und im Folgenden auch als y-Achse bezeichnet, ist eine auf die Querausdehnung D normierte Position in Querrichtung innerhalb des Kanalgebiets 110 aufgetragen. Über einer zweiten Achse 604a, auch mit einem E gekennzeichnet und im Folgenden auch als Energie-Achse bezeichnet, ist eine Energie aufgetragen.
Das Diagramm 600a zeigt für den Bereich des Kanalgebiets das elektrostatische Potential, versehen mit einem Bezugszeichen 610a, sowie die vier niedrigsten Energieeigenwerte der Elektronen, versehen mit den Bezugszeichen 620a, 622a, 624a und 626a. Die nied- rigsten Energieeigenwerte 620a und 620b sind entartet und liegen, wie in Fig. 5a zu erken- nen ist, unterhalb des Potentials 610a.
Fig. 5c zeigt ein drittes Diagramm 600c, in dem Aufenthaltswahrscheinlichkeiten für die niedrigsten zwei Energieniveaus für das Beispiel aus Fig. 5a dargestellt sind.
Das Diagramm 600c wird von zwei Achsen aufgespannt. Über die Achse 602 ist wieder eine auf die Querausdehnung D normierte Position in Querrichtung innerhalb des Kanal- gebiets 110 aufgetragen. Über eine Achse 604c, auch mit einem p gekennzeichnet, ist eine Aufenthaltswahrscheinlichkeitsdichte von Minoritätsladungsträgern innerhalb des Kanalge- biets aufgetragen.
In Diagramm 600c ist zu erkennen, wie bereits diskutiert wurde, dass die Elektronen in den zwei niedrigsten Energieeigenwerten vor allem auf den Bereich zwischen den Isolations- schichten und dem Maximum des Potentials beschränkt sind und damit die Leitfähigkeits- kanäle an den Rändern des Kanalgebiets ausbilden. Dies ist auch mit den Pfeilen, die mit LK1 und LK2 bezeichnet sind, angedeutet.
Ferner ist zu sehen, dass die Aufenthaltswahrscheinlichkeit der Elektronen der beiden niedrigsten Eigenwerten sich jeweils über beide Leitfähigkeitskanäle erstreckt. Das bedeu- tet, dass durch ein Beaufschlagen der Gate-Elektroden mit identischen Spannungen eine Tunnelstrom zwischen den ausgebildeten Leitfähigkeitskanälen besteht. Dies verhält sich anders, wenn eine Spannungsdifferenz zwischen den an den Gate-Elektronen beauf- schlagten Spannungen besteht.
Fig. 5b zeigt ein zweites Diagramm 600b, in dem beispielhaft Potentialbarriere und Ener- gieeigenniveaus von Elektronen im Kanalgebiet 110 für einen Fall mit Querspannung dar- gestellt sind.
Das Diagramm 600b wird von zwei Achsen aufgespannt. Über die Achse 602 ist eine auf die Querausdehnung D normierte Position in Querrichtung innerhalb des Kanalgebiets 110 aufgetragen. Über einer zweiten Achse 604b, auch mit einem E gekennzeichnet und im Folgenden auch als Energie-Achse bezeichnet, ist eine Energie aufgetragen.
Die Diagramm 600b zugrundeliegende Querspannung beträgt nur 4 meV. Wie in Fig. 5b zu sehen ist, führt dies nur zu einem geringfügig asymmetrischen Potential 61 Ob, das nur we- nig vom Potential 610a abweicht. Insbesondere liegen auch in diesem Fall die beiden nied- rigsten Eigenwerte 620b und 622b energetisch unterhalb des Potentials 610b. Es ist je- doch zu erkennen, dass die Querspannung zu einer Aufhebung der Entartung der nied- rigsten Energieniveaus führt.
Fig. 5d zeigt ein viertes Diagramm 600d, in dem Aufenthaltswahrscheinlichkeiten für die niedrigsten zwei Energieniveaus für das Beispiel aus Fig. 5b dargestellt sind.
Das Diagramm 600d wird von zwei Achsen aufgespannt. Über die Achse 602 ist wieder eine auf die Querausdehnung D normierte Position in Querrichtung innerhalb des Kanal- gebiets 110 aufgetragen. Über eine Achse 604d, auch mit einem p gekennzeichnet, ist eine Aufenthaltswahrscheinlichkeitsdichte von Minoritätsladungsträgern innerhalb des Kanalge- biets 110 aufgetragen.
Wie Diagramm 600d zu entnehmen ist, erstreckt sich eine Aufenthaltswahrscheinlich- keit 642d des Eigenwerts 620b primär auf den rechten Leitungskanal, während sich eine Aufenthaltswahrscheinlichkeit 640d des Eigenwertes 622d primäre auf den linken Lei- tungskanal erstreckt. Die Querspannung hindert die Elektronen also daran, von einem Leit- fähigkeitskanal in den anderen zu tunneln. Dies zeigt auch den Vorteil dieser Erfindung, der unter anderem darin liegt, dass bereits eine Querspannung von wenigen Millielektro- nenvolt ausreicht, um zwischen einen Betriebsmodus mit Tunnelstrom und einem Betriebs- modus ohne Tunnelstrom zu schalten. Weiterhin ist es natürlich auch möglich durch ein Beaufschlagen nur einer Gate-Elektrode mit einer Betriebsspannung, auch nur einen Leitfähigkeitskanal herzustellen. Die Leitfähig- keitskanäle können also unabhängig voneinander erzeugt werden.
Entscheidend für die Ausbildung von zwei getrennten Leitungskanälen ist die Krümmung des Potentials V(y), welche durch den Parameter c in Gl. (13) ausgedrückt wird. Je größer c, desto größer ist die Krümmung, desto eher die Ausbildung von getrennten Kanälen. Aus Gl. (13) geht hervor, dass je kleiner die Breite d des Kanalgebiets 110 gewählt wird, desto größer muss die Dotierung sein. In Fig. 5 ist eine Situation mit einem minimal möglichen Parameter c gezeigt: Die beiden Leitungskanalzustände 620a und 622a sind in etwa um die thermische Energie kBT von den höheren ausgedehnten Zuständen 624a und 626a getrennt. Wählt man nun das chemische Potential in den Kontaktgebieten in der Größen- ordnung von 40meV, sind die Leitungskanalzustände besetzt und die ausgedehnten Zu- stände nicht. Bei einem kleineren Krümmungsparameter werden die ausgedehnten Zu- stände zunehmend besetzt und man bekommt eine nichtresonante Querleitfähigkeit. Ana- löge Überlegungen gelten auch für die in Fig. 5a und Fig. 5c dargestellten, mit einem Tun- nelstrom verbundenen Leitfähigkeitskanäle.
In Fig. 5 ist die Dotierungsdichte NA = 1018cm-3 und D = 15nm. Geht man von einer tech- nisch maximal möglichen Dotierungsdichte von NA = 1019 cm-3 aus, erhält man bei einer minimalen Kanalbreite von D~8nm denselben Krümmungsparameter c. Geht man von ei- ner maximalen effektiven Kohärenzlänge der Wellenfunktionen von 30nm aus und wählt D=30nm, erhält man eine minimale Dotierungsdichte von NA = 6 * 1016cm-3. Dies sind technisch realisierbare Werte.
Die bisherigen Erläuterungen zum Doppelgate-Vierpol-Halbleiterbauelement haben sich vor allem auf die Ladungsträgerverteilung innerhalb des Kanalgebiets 110 konzentriert. Im Folgenden soll nun anhand der Fig. 6 und der Fig. 7 näher auf Möglichkeiten einer Ver- schaltung der Kontaktgebiete eingegangen werden.
Fig. 6 zeigt eine Verschaltung 200 des Doppelgate- Vierpol-Halbleiterbauelements 100 aus Fig. 1 mit einer Anzahl von Spannungsquellen.
Das in der Fig. 6 gezeigte Doppelgate-Vierpol-Halbleiterbauelement 100 entspricht dem anhand von Fig. 1 bereits beschriebenen Halbleiterbauelement. Die bereits in Bezug auf Fig. 1 beschriebenen Komponenten des Doppelgate- Vierpol-Halbleiterbauelement 100 wurden in Fig. 6 mit den gleichen Bezugszeichen versehen. Diese Komponenten werden im Folgenden nicht noch einmal beschrieben.
In der Verschaltung 200 ist die Gate-Elektrode 112 mit einer Betriebsspannung UG2 und die Gate-Elektrode 113 mit einer Betriebsspannung UG1 beaufschlagt. Wie bereits in Bezug auf Fig. 3 erläutert wurde, können mittels der beaufschlagten Betriebsspannung UG1 und UG2 zwei unabhängig voneinander steuerbare Leitfähigkeitskanäle entlang der Gate Elekt- roden ausgebildet werden.
Weiterhin ist in der Verschaltung 200 das Kontaktgebiet 106 mit einer Betriebsspannung US2, das Kontaktgebiet 107 mit einer Betriebsspannung US1, das Kontaktgebiet 108 mit einer Betriebsspannung UD2 und das Kontaktgebiet 109 mit einer Betriebsspannung UD1 beaufschlagt. Aufgrund der dargestellten Wahl der Polarität der Betriebsspannungen US1, US2, UD1 und UD2 entsprechen die Kontaktgebiet 106 und 107 Source-Kontaktgebieten und die Kontaktgebiete 108 und 109 Drain-Kontaktgebieten. Das erste Ende 118 des Kanalge- biets 110 entspricht damit einem Source-Ende und das zweite Ende 119 des Kanalgebiets 110 einem Drain-Ende. Im nicht-resonanten Fall, also wenn UG1 und UG2 so gewählt wer- den, dass es keinen Tunnelstrom zwischen den Leitfähigkeitskanälen gibt, formen Drain- Kontaktgebiet 106, Source-Kontaktgebiet 108, Gate-Elektrode 112 sowie Source-Kontakt- gebiet 107, Drain-Kontaktgebiet 109, Gate-Elektrode 113 jeweils einen eigenständigen Feldeffekttransistor. Das Doppelgate- Vierpol-Halbleiterbauelement 102 wird deshalb auch als Bi-Feldeffekttransistor bezeichnet. Im Falle einer resonanten Kopplung zwischen den Leitfähigkeitskanälen formt das Doppelgate- Vierpol-Halbleiterbauelement 100 einen Zwei- kanal-Quanten-Vierpol.
Fig. 7 zeigt eine Verschaltung 300 des Doppelgate- Vierpol-Halbleiterbauelements 100 aus Fig. 1 mit einer Anzahl von Spannungsquellen. Bei der Verschaltung 300 sind die Gate-Elektroden 112 und 113 jeweils mit einer Betriebs- spannung UG1 und UG2 beaufschlagt und damit unabhängig voneinander steuerbar. Die Kontaktgebiete 107 und 109 sind kurzgeschlossen und geerdet. Sie dienen als Source- Kontaktgebiete. Außerdem sind die Kontaktgebiete 106 und 108 mit einer Betriebsspan- nung UD beaufschlagt und dienen als Drain-Kontaktgebiete. Bei einer geeigneten Wahl der Betriebsspannungen UG1 und UG2 bilden sich die beiden Kanalgebiete 120 und 121 heraus, die mit einem resonanten Tunnelstrom 302 miteinander koppelbar sind. Es entsteht ein elektrisch gesteuerter Schalter, wobei der resonante Tun- nelstrom 302 zwischen Source und Drain durch die Betriebsspannungen UG1 und UG2 ge- steuert wird. Durch den resonanten Tunneleffekt ist diese Steuerung hocheffektiv, sodass man mit kleinen Kontrollspannungsdifferenzen und daher kleine dissipierten Leistungen auskommt. Über ein in Fig. 7 dargestelltes Amperemeter 304 lässt sich eine Stromstärke ID ermitteln, die proportional zum Tunnelstrom 302 ist.
In Figs. 2-7 wurden bisher nur n-Kanal Doppel-Gate-Feldeffekttransistor 100 beschrieben. Die in Bezug auf Fig. 5a-5d hergeleiteten Gleichungen sind aber auch für in analoger Weise konstruierte p-Kanal Doppelgate-Vierpol-Halbleiterbauelemente gültig. Im Folgen- den wird daher solch ein p-Kanal Doppelgate-Vierpol-Halbleiterbauelement mit Bezug auf Fig. 8 beschrieben.
Fig. 8 zeigt ein p-Kanal Doppelgate-Vierpol-Halbleiterbauelement 100' in Draufsicht.
Das p-Kanal Doppelgate- Vierpol-Halbleiterbauelement 100' unterscheidet sich vom n-Ka- nal Doppelgate- Vierpol-Halbleiterbauelement 100 nur durch eine Dotierung des Kanalge- biets und der Source- und Drain-Kontaktgebiete. Aus diesem Grund sind Elemente des p- Kanal Doppelgate- Vierpol-Halbleiterbauelements 100', die identisch mit denen des n-Ka- nal Doppelgate- Vierpol-Halbleiterbauelements 100 sind, in Fig. 8 mit den gleichen Bezugs- zeichen versehen und werden im Folgenden nicht weiter erklärt.
Das p-Kanal Doppelgate- Vierpol-Halbleiterbauelement 100' umfasst ein finnenförmiges Kanalgebiet 110' aus einem n-dotierten Halbleitermaterial. Weiterhin weist das p-Kanal Doppelgate- Vierpol-Halbleiterbauelement 100' vier Kontaktgebiete 106',107', 108' und 109' aus einem p-dotierten Halbleitermaterial auf.
Analog zum n-Kanal Doppelgate- Vierpol-Halbleiterbauelement 100 sind auch beim p-Ka- nal Doppelgate- Vierpol-Halbleiterbauelement 100' durch ein Beaufschlagen der Gate- Elektroden 112 und 113 mit entsprechend gewählten Betriebsspannungen Leitfähigkeits- kanäle 120' und 12T, getrennt durch ein Barrieregebiet 122', für die Minoritätsladungsträ- ger des Kanalgebiets 110' ausbildbar.
Eine weitere relevante Variation des Doppelgate- Vierpol-Halbleiterbauelementbesteht da- rin, die Form des Kanalgebietes zu verändern. Eine solche Ausführungsform wird im Fol- genden mit Bezug auf Fig. 9 beschrieben. Fig. 9 zeigt einen n-Kanal Doppelgate- Vierpol-Halbleiterbauelement 400 mit auslaufenden Kanalarmen in Draufsicht.
Der Doppelgate- Vierpol-Halbleiterbauelement 400 umfasst, analog zum Doppelgate- Vier- pol-Halbleiterbauelement 100 ebenfalls ein Substrat und eine Deckschicht, die jedoch der Einfachheit halber in Fig. 9 nicht gezeigt sind.
Wie in Fig. 9 illustriert, unterscheidet sich der Doppelgate-Vierpol-Halbleiterbauele- ment 400 vom Doppelgate-Vierpol-Halbleiterbauelement 100 im Wesentlichen durch die Form des Kanalgebiets. Der Doppelgate-Vierpol-Halbleiterbauelement 400 umfasst ein Kanalgebiet 410, dass in einem mittleren Bereich finnenförmig ist, an Enden des Kanalge- biets 410 jedoch zusätzliche auslaufende Kanalarme 410.3-410.6 aufweist, die in Quer- richtung des finnenförmigen Teils des Kanalgebiets 410 verlaufen. Dies hat den Vorteil, dass Kontaktgebiete 406-409, die jeweils mit einem der Kanalarme elektrisch leitend ver- bunden sind, räumlich voneinander stärker getrennt sind und somit ein Übersprechen zwi- schen den Kontaktgebieten vermindert werden kann. Weiterhin umfasst auch das Doppelgate-Vierpol-Halbleiterbauelement 400 zwei Gate- Elektroden 412 und 413, die entlang von in Längsrichtung verlaufenden Längsseiten des Kanalgebiets 410 einander gegenüberliegend angeordnet sind, wobei eine elektrisch lei- tende Verbindung zwischen Kanalgebiet 410 und Gate-Elektroden 412 und 413 jeweils durch eine Isolationsschicht 414 und 415 unterbunden wird. Die Gate-Elektroden 412 und 413 weisen dabei in der Draufsicht abgerundete Ecken entlang eines Übergangs zwischen dem finnenförmigen mittleren Bereich des Kanalgebiets 410 und einem der auslaufenden Kanalarme auf.
Analog zu dem Doppelgate- Vierpol-Halbleiterbauelement100, sind auch bei dem Doppel- gate- Vierpol-Halbleiterbauelement 400 durch Beaufschlagung einer Betriebsspannung auf die Gate-Elektroden 412 und 413 Leitfähigkeitskanäle (angedeutet durch Pfeile 420 und 421) innerhalb des Kanalgebiets 410 ausbildbar, die je das Kontaktgebiet 406 und das Kontaktgebiet 408 sowie das Kontaktgebiet 407 und das Kontaktgebiet 409 elektrisch lei- tend miteinander verbinden. Besonders im mit 480 bezeichneten Bereich des Kanalge- biets 410 verläuft ein elektrische Feld aufgrund der beaufschlagten Spannungen parallel zur Querrichtung des Kanalgebiets 410. Daher sind in diesem Bereich auch alle bereits in Bezug auf Fig. 4 und Figs. 5a-5d gemachten Ausführungen für die Leitfähigkeitskanäle gül- tig. Weiterhin sind in der in Fig. 9 gezeigten Ausführungsform des Doppelgate- Vierpol-Halblei- terbauelements 400 die Kanalarme 410.1 und 410.2 sowie 410.3 und 410.4 jeweils durch einen V-förmigen Ausnehmung voneinander getrennt. Dies ist jedoch nicht zwingend er- forderlich. Ferner sind beim Doppelgate- Vierpol-Halbleiterbauelement 400 in einer Draufsicht Ecken der Gate-Elektroden 412 und 413, die an einen der Kanalarme 410.3-410.6 und eine der Längsseiten 410.1 bzw. 410.2 des Kanalgebiets angrenzen, abgerundet. Diese abgerun- deten Ecken begünstigen den Stromfluss entlang des Kanals.
In den bisher vorgestellten Ausführungsform ist das Kanalgebiet jeweils homogen dotiert. Die Funktionsweise des Doppel-Gate-Feldeffekttransistors lässt sich jedoch weiter verbes- sern durch eine Verwendung eines speziellen Dotierprofils, wie im Folgenden anhand des Ausführungsbeispiel der Fig. 10 beschrieben wird.
Fig. 10 zeigt ein Querschnitt eines n-Kanal Doppelgate- Vierpol-Halbleiterbauele- ments 100“ mit einem angepassten Dotierungsprofil 180 eines Kanalgebiets 110“ im Quer- schnitt. Das Doppelgate-Vierpol-Halbleiterbauelement 100“ ist dabei weitestgehend iden- tisch mit dem Doppelgate- Vierpol-Halbleiterbauelements 100 der Fig. 2. Die bereits im Zu- sammenhang mit Fig. 2 beschriebenen Elemente sind in Fig. 8 mit den gleichen Bezugs- zeichen versehen und werden im Folgenden nicht noch einmal beschrieben.
Im Unterschied zum Doppelgate- Vierpol-Halbleiterbauelements 100, umfasst der Doppel- gate- Vierpol-Halbleiterbauelements 100“ ein verändertes Kanalgebiet 110“ bei dem eine
Dotierung mit einem Dotierstoff nicht im gesamten Kanalgebiet 110“ vorhanden ist. Statt- dessen ist einem Bereich 110.1“, der sich von der maximalen Höhenausdehnung des Ka- nalgebiets bis zu einem ersten Höhenabschnitt 140“ erstreckt, keine Dotierung vorhanden, sondern nur in einem Bereich 110.2“, der sich ausgehend vom Höhenabschnitt 140“ bis zumindest zur Deckschicht erstreckt.
Dies ist besonders vorteilhaft, da das elektrische Feld der Gate-Elektroden 112 und 113 besonders im undotierten Bereich aufgrund von in den Berechnungen bisher nicht berück- sichtigten Randeffekten nicht vollständig homogen ist, so dass Elektronen in diesem Be- reich eine Aufenthaltswahrscheinlichkeit stärker zur Mitte des Kanalgebiets 110“ aufwei- sen. Daraus ergibt sich zumindest eine Möglichkeit eines unbeabsichtigten Übersprechens zwischen den Leitfähigkeitskanäle des Kanalgebiets 110“. Durch den undotierten Be- reich 110“.1 wird ein solches Übersprechen unterbunden. Eine vorteilhafte Verwendungsmöglichkeit des Doppelgate- Vierpol-Halbleiterbauelements bieten Logikschaltungen, die aus mehreren Transistoren bestehen, da sich mit einem Dop- pelgate-Vierpol-Halbleiterbauelement zwei herkömmliche Transistoren realisieren lassen. Ein Beispiel solch einer Logikschaltung ist ein NAND-Gatter. Ein NAND-Gatter- Schaltungsentwurf wie auch dessen Realisierung mittels Doppelgate-Vierpol-Halbleiter- bauelement wird im Folgenden mit Bezug auf Fig. 11a und 11 b eingegangen.
Fig. 11a zeigt einen Schaltplan eines NAND-Gatters 700' in CMOS-Technologie aus dem Stand der Technik.
Das NAND-Gatter umfasst einen p-Kanal Schaltungsblock 710' und einen n-Kanal Schal- tungsblock 720', denen je zwei Eingangskanäle, beschriftet mit E1 und E2, zugeführt wer- den.
Der p-Kanal Schaltungsblock 710' umfasst zwei p-Kanal Feldeffekttransistoren 710.2' und 710.4', die parallel miteinander verschaltet sind. Bei dieser Verschaltung sind Source- Elektroden S1' und S2' beider Transistoren 710.2' und 710.4' mit einer Versorgungsspan- nung VDD verbunden. Weiterhin sind Drain-Elektroden D1' und D2' beider Transistoren7 10.2' und 710.4' über eine gemeinsame Leitung mit einem Ausgangskanal A, und dem n- Kanal Schaltungsblock 720' verbunden. Eine mit GT beschriftete Gate-Elektrode des Tran- sistors 710.2' ist weiterhin mit dem Eingangskanal E2 verbunden und eine Gate-Elektrode G2' des Transistors 710.4 mit dem Eingangskanal ET Der n-Kanal Schaltblock 720' umfasst zwei n-Kanal Feldeffekttransistoren 720.2' und 720.4', die in Reihe miteinander verschaltet sind. Dabei ist eine Source-Elektrode S3' des Transistors 720.2' mit den Drain-Elektroden D1' und D2' der Transistoren 710.2' und 710.4' des p-Kanal Schaltblocks 710' verbunden. Ferner ist eine Drain-Elektrode D3' des Tran- sistors 720.2' mit einer Source-Elektrode S4' des Transistors 720.4' verbunden. Eine Drain-Elektrode D4' des Transistors 720.4' ist mit einer Referenzspannung, hier der Erde, verbunden. Weiterhin ist eine Gate-Elektrode G3' des Transistors 720.2' mit dem Ein- gangskanal ET verbunden und eine Gate-Elektrode G4' des Transistors 720.4' mit dem Eingangskanal E2'.
In Fig. 11 b wird im Folgenden eine Realisierung des NAND-Gatters mittels Doppelgate- Vierpol-Halbleiterbauelementen beschrieben. Fig. 11 b zeigt das NAND-Gatter aus Fig. 9a realisiert mit einem p-Kanal Doppelgate- Vier- pol-Halbleiterbauelement 710 und einem n-Kanal Doppelgate-Vierpol-Halbleiterbauele- ment 720.
Die beiden Doppelgate-Vierpol-Halbleiterbauelemente 710 und 720 sind dabei in Drauf- sicht und zur Vereinfachung unter Weglassung von Substrat und Deckschick dargestellt. Gezeigt sind somit nur Gate-Elektroden, Kanalgebiet sowie Kontaktgebiete.
Die Kontaktgebiete beider Halbleiterbauelemente 710 und 720 sind im Beispiel so ver- schaltet, dass jedes der Halbleiterbauelemente jeweils als ein Bi-Feldeffekttransistor funk- tioniert. Der Schaltungsteil 710' mit den beiden Transistoren 710.2' und 710.4' wird dabei durch das p-Kanal Doppelgate-Vierpol-Halbleiterbauelement 710 realisiert. Dazu ist der Ein- gangskanal E1 mit einer Gate-Elektrode G2 verbunden und der Eingangskanal E2 mit einer Gate-Elektrode G1 des p-Kanal Doppelgate- Vierpol-Halbleiterbauelements 710. Weiterhin sind Source-Kontaktgebiete S1 und S2 des Halbleiterbauelements 710 analog zur Schal- tung 700 mit der Versorgungsspannung verbunden. Ferner sind Drain-Kontaktgebiete D1 und D2 mit dem Ausgangskanal A verbunden sowie mit einem Source-Kontaktgebiet S3 des n-Kanal Doppelgate- Vierpol-Halbleiterbauelements 720.
Die beiden Transistoren 720.2 und 720.4 werden in der Schaltung 700 durch das n-Kanal Doppelgate- Vierpol-Halbleiterbauelement 720 realisiert. Hierbei ist der Eingangskanal E1 mit einer Gate-Elektrode G3 und der Eingangskanal E2 mit einer Gate-Elektrode G4 des n-Kanal Doppelgate-Vierpol-Halbleiterbauelements 720 verbunden. Ferner ist ein Drain- Kontaktgebiet D3 mit einem Source-Kontaktgebiet S4 des n-Kanal Doppelgate-Vierpol- Halbleiterbauelements 720 verbunden und ein Drain-Kontaktgebiet D4 mit der Erde.
Bei der in Fig. 11a und Fig. 11 b gezeigten CMOS-Schaltung handelt es sich nur um ein Beispiel für Schaltungen, in denen Doppelgate-Vierpol-Halbleiterbauelemente vorteilhaft verwendet werden können. Neben CMOS-Schaltungen, ist es möglich Doppelgate- Vierpol- Halbleiterbauelemente auch in anderen Metal-Oxid-Semiconductor-Schaltungen, wie z.B. NMOS- oder PMOS-Schaltungen, zu verwenden.

Claims

Ansprüche
1. Doppelgate- Vierpol-Halbleiterbauelement (100), umfassend
- ein Substrat (102);
- eine elektrisch isolierende Deckschicht (104) auf dem Substrat (102);
- ein über dem Substrat befindliches finnenförmiges Kanalgebiet (110) aus einem dotierten Halbleitermaterial eines ersten Leitfähigkeitstyps mit zwei sich entlang einer Längsrichtung des Kanalgebiets (110) erstreckenden und einander gegenüberliegenden Längsseiten (110.1 , 110.2), wobei das Kanalgebiet (110) in Längsrichtung ein erstes Ende (118) und ein zweites Ende (119) aufweist;
- eine auf der Deckschicht (104) befindliche erste und eine zweite Gate-Elektrode (112, 113), die einander gegenüberliegend jeweils an einer der Längsseiten (110.1 , 110.2) des Kanalgebiets (110) angeordnet sind und von den Längsseiten (110.1 , 110.2) durch je eine Isolationsschicht (114, 115) elektrisch isoliert sind;
- ein erstes und ein zweites auf der Deckschicht befindliches Kontaktgebiet (106, 107) aus einem Halbleitermaterial eines zweiten Leitfähigkeitstyps, die in Längsrichtung des Kanal- gebiets (110) zum ersten Ende (118) hin neben jeweils einer der Gate-Elektroden (112, 113) angeordnet sind, wobei jedes der beiden Kontaktgebiete (106, 107) elektrisch leitfähig mit dem Kanalgebiet (110) verbunden ist und durch eine Isolationsschicht von der benach- barten Gate-Elektrode (112, 113) elektrisch isoliert ist;
- ein drittes und ein viertes auf der Deckschicht (104) befindliches Kontaktgebiet (108, 109) aus einem Halbleitermaterial des zweiten Leitfähigkeitstyps, die in Längsrichtung des Ka- nalgebiets (110) zum zweiten Ende (119) hin neben jeweils einer der Gate-Elektroden (112, 113) angeordnet sind, wobei jedes der beiden Kontaktgebiete (108, 109) elektrisch leitfähig mit dem Kanalgebiet (110) verbunden ist und durch eine Isolationsschicht von der benach- barten Gate-Elektrode (112, 113) elektrisch isoliert ist, wobei
- eine Querausdehnung („D“) des Kanalgebiets (110) in Querrichtung so bemessen ist, dass in einem ersten Betriebszustand, in welchem die Gate-Elektroden (112, 113) mit je- weils einer ersten und einer zweiten Betriebsspannung beaufschlagt sind, zwei in Quer- richtung des Kanalgebiets (110) durch ein Barrieregebiet (122) separierte Leitfähigkeitska- näle (120, 121) des zweiten Leitfähigkeitstyps ausgebildet werden.
2. Doppelgate- Vierpol-Halbleiterbauelement (100) nach Anspruch 1 , wobei - das erste und dritte Kontaktgebiet (107, 109) als Source-Kontaktgebiete an einer ersten
Längsseite des Kanalgebiets angeordnet sind, und
- das zweite und vierte Kontaktgebiet (106, 108) als Drain-Kontaktgebiete an einer der ers- ten Längsseite gegenüberliegenden Längsseite des Kanalgebiets angeordnet sind.
- die Querausdehnung („D“) des Kanalgebiets (110) sowie dessen Dotierung so gewählt sind, dass in einem zweiten Betriebszustand, in welchem die Gate-Elektroden (112, 113) mit jeweils einer dritten und einer vierten Betriebsspannung beaufschlagt sind, die Leitfä- higkeitskanäle (120, 121) durch einen Tunnelstrom von Minoritätsladungsträgern durch das Barrieregebiet (122) miteinander koppelbar sind.
3. Doppelgate- Vierpol-Halbleiterbauelement (100) nach Anspruch 1 , wobei - das erste Ende des Kanalgebiets (118) ein Source-Ende ist und das erste und das zweite
Kontaktgebiet (106, 107) Source-Kontaktgebiete sind; und
- das zweite Ende des Kanalgebiets (119) ein Drain-Ende ist und das dritte und vierte Kon- taktgebiet (108, 109) Drain-Kontaktgebiete sind.
4. Doppelgate- Vierpol-Halbleiterbauelement (100) nach Anspruch 3, wobei die Quer- ausdehnung („D“) des Kanalgebiets (110) sowie dessen Dotierung so gewählt sind, dass in einem zweiten Betriebszustand, in welchem die Gate-Elektroden (112, 113) mit jeweils einer dritten und einer vierten Betriebsspannung beaufschlagt sind, die Leitfähigkeitska- näle (120, 121) durch einen Tunnelstrom von Minoritätsladungsträgern durch das Barrie- regebiet (122) miteinander koppelbar sind.
5. Doppelgate- Vierpol-Halbleiterbauelement (100'') nach mindestens einem der vorhe- rigen Ansprüche, wobei das Kanalgebiet (110'') eine Höhenausdehnung senkrecht zur Deckschicht (104) besitzt und ein Dotierungsprofil (110.1', 110.2“) des Kanalgebiets eine Dotierung vom Substrat her nur bis zu einer ersten Höhenausdehnung (140'') aufweist und ein Höhenabschnitt von der ersten Höhenausdehnung (140'') bis zur maximalen Höhen- ausdehnung des Kanalgebiets (110“) undotiert ist.
6. Doppelgate- Vierpol-Halbleiterbauelement (200) nach mindestens einem der vorhe- rigen Ansprüche, wobei das Kanalgebiet (210) am ersten Ende und am zweiten Ende je- weils zwei in Querrichtung des Kanalgebiets (210) auseinanderlaufende Kanalarme (210.1-210.4) aufweist, die durch eine Isolationsschicht (214, 215) von der Gate-Elektrode (212, 213) elektrisch isoliert sind und mit deren Ende jeweils eines der Kontaktgebiete (206, 207, 208, 209) elektrisch leitfähig verbunden sind.
7. Doppelgate-Vierpol-Halbleiterbauelement (200) nach Anspruch 6, wobei in einer Draufsicht auf das Doppelgate- Vierpol-Halbleiterbauelement (200) Ecken der Gate-Elekt- roden (212, 213), die an einen Kanalarm (210.3-210.6) und eine Längsseite (210.1 , 210.2) des Kanalgebiets (210) angrenzen, abgerundet sind.
8. Doppelgate- Vierpol-Halbleiterbauelement (100) nach mindestens einem der vorhe- rigen Ansprüche, wobei die Deckschicht (104) eine Ausnehmung aufweist und das Kanal- gebiet (110) zumindest teilweise in der Ausnehmung und mit direktem Kontakt zum Sub- strat (102) angeordnet ist.
9. Doppelgate- Vierpol-Halbleiterbauelement (100) nach mindestens einem der An- sprüche 1-7, wobei die Deckschicht (104) in Form einer durchgehenden Deckschicht (104) auf dem Substrat (102) ausgebildet ist und das Kanalgebiet (110) auf der Deckschicht (104) angeordnet ist.
10. Doppelgate- Vierpol-Halbleiterbauelement (100) nach mindestens einem der vorhe- rigen Ansprüche, wobei eine Dotierungsstoffdichte einer Leitfähigkeitsdotierung des Kanal- gebiets (110) zur Erzielung des ersten Leitfähigkeitstyps im Bereich zwischen 1015cm-3 und 1018cm-3 liegt.
11. Doppelgate- Vierpol-Halbleiterbauelement (100) nach mindestens einem der vorhe- rigen Ansprüche, wobei die Querausdehnung („D“) des Kanalgebiets (110) im Bereich zwi- schen 5nm und 20nm liegt.
12. Doppelgate- Vierpol-Halbleiterbauelement (100) nach mindestens einem der vorhe- rigen Ansprüche, wobei die Gate-Elektroden (112, 113) entlang der Längsseiten des Ka- nalgebiets (110) auf einer Länge angeordnet sind, deren Betrag größer oder gleich einer Summe aus einer Kohärenzlänge einer Wellenfunktion der Minoritätsladungsträger inner- halb des Kanalgebiets und einem Doppelten einer Abschirmlänge von durch die Kontakt- gebiete erzeugten Randfeldern innerhalb der Gate-Elektrode ist.
13. Metal-Oxid-Semiconductor-Logikschaltung (700), umfassend - mindestens ein p-Kanal Doppelgate-Vierpol-Halbleiterbauelement (710) nach Anspruch 3 allein oder in Kombination mit mindestens einem der Ansprüche 5 bis 12, dessen erster Leitfähigkeitstyp p-Typ ist und dessen zweiter Leitfähigkeitstyp n-Typ ist, oder
- mindestens ein n-Kanal Doppelgate-Vierpol-Halbleiterbauelement (720) nach Anspruch 3 allein oder in Kombination mit mindestens einem der Ansprüche 5 bis 12, dessen erster Leitfähigkeitstyp n-Typ ist und dessen zweiter Leitfähigkeitstyp p-Typ ist.
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