EP3942619A1 - Depfet-transistor und verfahren zur herstellung eines depfet-transistors - Google Patents

Depfet-transistor und verfahren zur herstellung eines depfet-transistors

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EP3942619A1
EP3942619A1 EP20724475.7A EP20724475A EP3942619A1 EP 3942619 A1 EP3942619 A1 EP 3942619A1 EP 20724475 A EP20724475 A EP 20724475A EP 3942619 A1 EP3942619 A1 EP 3942619A1
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EP
European Patent Office
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region
doping
main surface
area
conductivity type
Prior art date
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Pending
Application number
EP20724475.7A
Other languages
English (en)
French (fr)
Inventor
Alexander Bähr
Peter Lechner
Jelena NINKOVIC
Rainer Richter
Florian Schopper
Johannes Treis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Max Planck Gesellschaft zur Foerderung der Wissenschaften eV
Original Assignee
Max Planck Gesellschaft zur Foerderung der Wissenschaften eV
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Filing date
Publication date
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Definitions

  • the invention relates to a DEPFET transistor and a method for producing a DEPFET transistor.
  • DEPFET transistors were already described in 1987 in the article by J. Kemmer and G. Lutz: "New Detector Concepts” in Nuclear Instruments and Methods A253, (1987), p. 365.
  • the name DEPFET is derived from DEPIeted Field Effect Transistor, which means a field effect transistor on a weakly doped semiconductor substrate that is completely depleted.
  • a high-resistance n-type silicon substrate 200 has a first (front) main surface 101 and a second (rear) main surface 102.
  • a highly doped p-type rear contact region 204 is located on the second (rear) main surface 102 of the semiconductor substrate 200.
  • a highly doped p-source connection region 201 s and a highly doped p-drain connection region 201 d of a (enhancement) MOSFET are located on the first (front) main surface 101 arranged.
  • the gate structure includes a
  • Gate electrode 211 and a gate insulator 206 That between the
  • the source connection region 201 s and the drain connection region 201 d below the gate insulator 206 represent the channel region 210 of the depletion-type MOSFET shown.
  • the signal / noise ratio that can be achieved by a detector system is determined in particular by the input capacitance of the directly connected to the detector
  • Amplifier the so-called "front-end” amplifier, influenced. Roughly speaking, the lower the input capacitance, the better the signal-to-noise ratio. Due to its construction, a DEPFET detector offers great advantages here, since the capacitance of the internal gate is small and, in particular, there are no stray capacitances that arise when the detector signal is transferred to an amplifier.
  • DEPFET detectors with a short gate length should enable a particularly high signal-to-noise ratio. In particular, this should even make it possible to detect individual signal electrons.
  • the inventors have found through simulations that when the gate length is shortened DEPFET transistors not only experience the short channel effects known from conventional field effect transistors, but also additional effects that limit the increase in the signal-to-noise ratio.
  • a DEPFET transistor according to the invention has:
  • Field effect transistor section having a source connection region of a second conductivity type, a drain connection region of a second conductivity type, one between the source connection region and the drain connection region
  • the substrate doping hill region is a
  • Gate electrode so that the extension of the signal charge control region between The source connection area and drain connection area is less than the extent of the gate electrode above between the source connection area and
  • the semiconductor substrate is, for example, a high-resistance silicon substrate with a sheet resistance that has a value greater than or equal to 1 kOhm-cm and preferably has a value less than 15 kOhm-cm, i.e. for example a value greater than or equal to 2 kOhm-cm and / or less than or equal to 5 kOhm-cm.
  • the substrate doping raised area is close to the first main surface, but so far away from the first main surface that its doping dose, which is at least two orders of magnitude below that of the drain connection area or source connection area, does not depend on the doping dose of the
  • Drain connection area or source connection area can be compensated.
  • the substrate doping raised region can preferably not only extend below the channel region and source connection region, but also be present under part of or completely under the drain connection region.
  • the drain connection area or source connection area can cover the entire
  • drain connection area and the source connection area directly adjoin the gate electrode.
  • the drain connection area or source connection area can also only be the area that is used for producing an ohmic contact with a metal contact
  • connection of the source or drain is used. In the latter case it would be
  • the drain connection area or source connection area is surrounded by an area of the same conductivity type, but which has a lower doping dose than the
  • the effective doping dose in the signal charge control area is preferably approximately 50% or more above the mean effective doping dose in the substrate doping increase area below the gate electrode.
  • the advantageous effects described below can also be achieved for lower percentages.
  • the factor by which the effective doping dose is increased with respect to that of the substrate doping increase region should be 1.5 to 5, preferably 2 to 2.5.
  • the effective doping dose since some of the dopants can also be compensated for by dopants of the opposite conductivity type, that is to say, for example, with a predominant donor concentration, some of the
  • Donors can be compensated by acceptors or vice versa.
  • the DEPFET transistor is operated as a sensor element for electromagnetic radiation or particle radiation, e.g. As a picture cell element of a DEPFET picture cell detector with a matrix arrangement of DEPFETs, then during operation the signal charges induced by the radiation collect at least temporarily in the
  • DEPFET transistor is used as an amplifier for another detector, e.g. a semiconductor drift chamber, can then be used
  • the entire gate region or signal charge control region preferably has the properties described. Advantageous effects of the invention can, however, already be achieved if at least one gate section, that is to say a section of the DEPFET, has the properties described, which is why a field effect transistor section is referred to above.
  • the source connection area and drain connection area is less than the extent of the gate electrode above between the source connection area and
  • the gate length of the "internal gate” is thus less than the gate length of the external gate (the extension of the gate electrode between
  • the gate length of the internal gate can be selected to be small for a high signal charge gain and a high signal-to-noise ratio, without a simultaneous Shortening the gate length of the external gate resulting in disadvantageous short channel effects have to be accepted.
  • the field effect transistor sections preferably have only a single gate electrode in the direction of the gate length, i.e. between the source connection area and drain connection area, i.e. there are not several MOS sections in the direction of the gate length to which different voltages can be applied.
  • Main surface of the signal charge control region to be spaced from the drain terminal region.
  • the signal charge control region lies below the channel region of the transistor and thus (with respect to the first main surface) at a greater depth than the transistor
  • Drain connection area Since the horizontal spacing between the signal charge control area and the drain connection area is important here, this can best be described by the signal charge control area and
  • Drain connection area are projected in an orthogonal projection onto the plane of the first main surface and the distance in this plane is used.
  • Drain connection area is provided for lower field strengths in the boundary region between the signal charge control area and drain connection area. This can reduce the likelihood of occurrence of
  • Avalanche generation in this area which has a negative effect on the signal-to-noise ratio, is reduced.
  • Signal charge control region (20) a resistance region in the form of a Doping region of a second conductivity type be formed, the doping dose of which is lower than that of the drain connection region
  • the presence of the resistance area can reduce the level of the electric field at the drain-side edge of the signal charge control area.
  • Another DEPFET transistor according to the invention has:
  • Field effect transistor section having a source connection region of a second conductivity type, a drain connection region of a second conductivity type, one between the source connection region and the drain connection region
  • the substrate doping hill region is a
  • a resistance region is formed in the form of a doping region of a second conductivity type, the doping dose of which is lower than that of the drain connection region.
  • the semiconductor substrate is, for example, a high-resistance silicon substrate with a sheet resistance which has a value greater than or equal to 1 kOhm-cm and preferably has a value less than 15 kOhm-cm, i.e. for example a value greater than or equal to 2 kOhm-cm and / or less than or equal to 5 kOhm-cm.
  • the substrate doping increased area is close to the first main surface, but so far away from the first main surface that its doping dose, which is at least two orders of magnitude below that of the
  • Drain connection area or source connection area is not of the
  • the substrate doping raised region can preferably not only extend below the channel region and source connection region, but also be present under part of or completely under the drain connection region.
  • the source connection region can encompass the entire drain region or source region of the field effect transistor section. In this case the
  • Drain connection area or source connection area directly to the gate electrode.
  • the drain connection region or source connection area directly to the gate electrode.
  • the source connection area can only be that area which is used to produce an ohmic contact with a metal contact for connecting the source or drain.
  • the source connection area is surrounded by an area of the same conductivity type, but which has a lower doping dose than the drain connection area or the drain connection area.
  • the DEPFET transistor is operated as a sensor element for electromagnetic radiation or particle radiation, then signal charges induced by the radiation collect at least temporarily in the signal charge control area during operation. If the DEPFET transistor is used as an amplifier for another detector, e.g. a
  • signal charges are transferred from the other detector into the signal charge control area, the "internal gate", of the DEPFET.
  • the entire gate region or signal charge control region preferably has the properties described. Advantageous effects of the invention can, however, already be achieved if at least one gate section, that is to say a section of the DEPFET, has the properties described, which is why a field effect transistor section is referred to above.
  • the resistance region is a region formed by a separate doping, which, starting from the first main surface, extends into the depth so that, when the DEPFET is operated with the transistor channel, it is above the
  • Signal charge control section is connected in series.
  • the presence of the resistance region can reduce the flux of the electric field at the drain-side edge of the signal charge control region.
  • Gate electrode is present.
  • the resistance area has one in an orthogonal projection onto the plane of the first main surface (101) between the drain connection area (1d) and the
  • Gate electrode (11) arranged region of a second conductivity type with a lower doping concentration than that of the drain connection region (1 d).
  • the resistance area is arranged at least partially or completely outside the area under the gate electrode. With complete arrangement outside the area under the gate electrode, the gate structure is simplified, so that particularly short channel lengths can be implemented more easily. Since the doping dose of the resistance region is lower than that of the drain connection region, the field strength at the drain-side end of the signal charge control region is lower, so that the probability of avalanche generation does not become too high even with short channel lengths.
  • the resistance region has a drain edge channel region (15) which is a
  • the resistance region is arranged at least partially or completely under the gate electrode.
  • the drain edge channel area does not act as a
  • Transistor channel rather than being connected in series with the transistor channel
  • the doping dose is selected in such a way that, regardless of the potentials used for switching the transistor on and off, there is always a conductive resistance area at the gate.
  • the gate voltage is not suitable for depletion of the drain edge channel region, since a gate breakdown would take place before this state is reached.
  • the drain edge channel region is designed such that dopants of the drain edge channel region reduce the doping of the
  • the doping dose for the drain edge region is preferably selected such that it is greater than or equal to 1 10 12 / cm 2 and / or less than or equal to 5 10 12 / cm 2 .
  • a source edge channel region can be formed at the source-side edge of the channel region under the gate electrode, which in the same way provides the doping of the substrate doping raised region partially, but not fully, compensated. What has been said about the drain edge channel region applies to the doping parameters of the source edge channel region.
  • the signal charge control area can be viewed as a potential pocket which, given a very large number of signal charges, cannot hold all signal charges. If this potential pocket (through a suitable choice of the doping doses of the signal charge control area and the substrate doping increase area) is designed in such a way that, with large amounts of signal charge, the excess signal charges are collected in a controlled manner in the signal charge overflow area, then a DEPFET with a large dynamic range can be realized with the small
  • Signal charge quantities can be detected with high measurement sensitivity and the measuring range is not exceeded even with large signal charge quantities.
  • the signal charge overflow area is directly adjacent to the
  • the source connection area and drain connection area can be larger than 300 nm and / or smaller than 4.5 ⁇ m.
  • the specified values for the gate length can be implemented on the basis of the measures according to the invention.
  • a method according to the invention for setting a DEPFET transistor has the following steps:
  • a source connection region dopants of a second Conduction type with high doping dose are introduced into the semiconductor substrate, to form a drain connection region dopants of a second conduction type with high doping dose are introduced into the semiconductor substrate, between the source connection region and the drain connection region on the first main surface a gate insulator and a gate electrode arranged on the gate insulator are formed,
  • Drain connection area is less than the extent of the gate electrode above it between the source connection area and drain connection area.
  • the signal charge control region is preferred by additionally introducing dopants of a first conductivity type into the
  • Substrate doping raised area formed.
  • the additional introduction of dopants into the substrate doping area results in a
  • Signal charge control area is defined the additional introduction of dopants can e.g. take place by means of implantation with substantially the same energy as that for the formation of the substrate doping raised area.
  • Drain connection region formed a resistance region in a
  • the doping dose is selected in such a way that, regardless of the potentials used to switch the transistor on and off, there is always a conductive resistance area at the gate.
  • the dopants are selected in such a way that, regardless of the potentials used to switch the transistor on and off, there is always a conductive resistance area at the gate.
  • the dopants are selected in such a way that, regardless of the potentials used to switch the transistor on and off, there is always a conductive resistance area at the gate.
  • the dopants are selected in such a way that, regardless of the potentials used to switch the transistor on and off, there is always a conductive resistance area at the gate.
  • Resistance region dopants of a second conductivity type introduced into the drain-side edge of the channel region below the gate electrode, preferably by implantation at an angle of more than 30 ° and / or less than 80 ° to the perpendicular on the first main surface.
  • the manufacturing process can be simplified by the oblique implantation.
  • a preferred angle with respect to the perpendicular to the main surface at which the dopants are implanted is greater than or equal to 40 ° and / or less than or equal to 60 °.
  • FIG. 1 schematically shows a sectional illustration of a section of a DEPFET transistor of a first embodiment.
  • FIG. 2 schematically shows a sectional illustration of a section of a DEPFET transistor of a second embodiment.
  • FIG. 3 schematically shows a sectional illustration of a section of a DEPFET transistor of a third embodiment.
  • Fig. 4 shows schematically the structure of a known DEPFET transistor.
  • Figure 1 shows schematically a section perpendicular to the main surfaces of a DEPFET transistor of a first embodiment. In the cut is a
  • Semiconductor substrate 100 for example a high-resistance n-type silicon substrate with a first main surface 101 (chip front side or chip top side) is shown.
  • a second main surface 102 (chip rear side or chip underside) of substrate 100 lies opposite the first main surface.
  • 1 shows a highly doped (in the example p + -doped) source connection region 1 s and a highly doped (in the example p + -doped) drain connection region 1 d. Both adjoin a gate electrode 1 1 arranged between them, wherein between the gate electrode 1 1 and the
  • Gate insulator 6 for example a Si02 layer
  • Semiconductor substrate represents the channel region 10 of the enhancement-type MOSFET shown, wherein in the channel region the doping of the semiconductor substrate for setting the threshold voltage VT of the MOSFET e.g. can be modified by implantation of acceptors.
  • Main surface 101 has a substrate doping raised area 2, which is only below the source connection area 1 and a part of the area connected to it
  • adjacent channel region 10 may be present, but preferably extends below the drain connection region. This
  • the substrate doping increased region 2 has a higher n-doping. If the semiconductor substrate 100 is completely depleted by applying a high reverse voltage between a p + rear side contact or rear side drive region 104 on the second main surface 102 and a substrate connection contact (not shown), then the presence of the substrate doping increase region 2 can have a punch through between
  • the negative potential of the rear-side contact 104 (at least by a factor between 10 and 100) than the negative potential of the rear-side contact 104.
  • Substrate doping increase region 2 causes a depression of the minimum potential for signal charge carriers (electrons in the example) near the first main surface 101.
  • an additional doping area 9 is present below the part of the channel adjoining the source connection area 1 s, horizontally spaced from the drain connection area 1 d.
  • This additional doping region 9 is formed by additional local n-doping, the doping dose being higher than that of the substrate doping increased region 2. More precisely, based on the plane of the first semiconductor surface 101, the doping dose of the donors not compensated by acceptors, i.e. the effective doping dose, is higher in the additional doping area 9 than in the substrate doping increase area 2. This local increase in the effective doping dose causes the
  • the minimum potential for signal charge carriers (electrons in the example) in the event of depletion of the semiconductor substrate 100 in the additional doping area 9 assumes lower values than in the substrate doping increase area 2. Since the doping dose of the additional doping area 9 is partially compensated by dopants in the source connection area 1 s, the potential minimum is below the channel area. This area is therefore referred to as the signal charge control area 20 or internal gate, since signal charges in this area can control the current in the channel area 10.
  • the signal charge control region 20 is not present below the drain-side section of the channel region.
  • the gate length of the internal gate i. the horizontal extent of the
  • Signal charge control region 20 in Fig. 1 smaller than the horizontal extent of the gate electrode 11, that is, the gate length of the external gate.
  • a high gain can be achieved with a high signal-to-noise ratio at the same time.
  • equation (1) increases the drain current change generated by signal charges when the capacitance between the internal gate and the transistor channel decreases. Since, according to the present embodiment, the additional doping region 9 is spaced apart from the drain connection region 1 d, the signal charge control region 20 is also from
  • channel lengths below 4.5 ⁇ m can be realized.
  • the slope or transconductance g m of the transistor scales with the inverse of the channel length L. This results in (see equation (1)) a further possibility of achieving high gains by using the above structure for transistors with short Channel lengths is used.
  • Substrate doping raised area 2 can generally be reduced, since the substrate doping raised area 2 is no longer solely for a depression of the
  • the substrate doping increase region 2 near the drain connection region 1 d leads to lower field strengths at this point and thus to a reduced probability of avalanche generation. It should also be mentioned that although the additional doping area 9 extends below the source connection area 1 c in FIG. 1, the advantages described can be achieved in the same way if the additional doping area 9 is also horizontally spaced from the source connection area 1 c.
  • FIG. 2 shows a second embodiment which, as can be seen from the figure, differs from the first embodiment only in the following two points
  • a drain edge channel region 15 and a source edge channel region 16 can be seen in FIG. 2. These two regions are p-doped regions on the drain-side and source-side edge of the channel below the gate insulator 6 The doping dose in these areas is lower than that in the source connection area 1c and the drain connection area 1d. Even if a source edge channel region 16 is shown in FIG. 2, this can also be omitted. An advantageous behavior of the DEPFET transistor can also be achieved without such a source edge channel region 16.
  • FIG. 3 shows a third embodiment which differs from the second embodiment in that neither a drain edge channel region 15 nor a
  • Sorurcerandkanalregion 16 is present, but the drain connection region 1 d is horizontally spaced from the gate electrode 11 and between the
  • drain resistance region 17 is arranged.
  • the drain resistance region 17 is a p-doped region, the doping dose of which is lower than that in the drain connection region 1d.
  • drain resistance region 17 partially compensates for the doping dose in the substrate doping increased region 2. As a result, that part of the substrate doping raised region 2 which is the most effective
  • Drain connection region 1 d spaced horizontally, even if it extends below the entire channel.
  • field strengths are not so high at the drain-side end of the signal charge control region 20, which has a positive effect on the signal-to-noise ratio.
  • This structure is therefore also suitable for transistors with short channel lengths and the resulting low capacitance of the internal gate.
  • Drain resistance region 17 at the same time means that the voltage applied to the channel is lower than the voltage between drain connection region 1d and source connection region 1c. This also helps to limit the probability of avalanche generation at the drain-side end of the signal charge control region 20, even for short channel lengths L.
  • acceptors for example boron
  • the second main surface 102 of the generally high-resistance semiconductor substrate for example 2 kOhm-cm
  • acceptors for example boron
  • the introduction is preferably carried out by means of implantation (energy, for example, between 10 and 15 keV).
  • the dose should be so high that the formation of an ohmic transition to the contacts (depending on the metallization used) is possible; the dose for this is usually between 10 14 / cm 2 and 10 16 / cm 2 .
  • the substrate doping area 2 can be formed, for example, by implanting phosphorus with high energy (for example approx. 0.5 to 2 10 12 / cm 2 at approx. 300 to 600 keV).
  • the energy and dose should be selected so that the doping dose is below the source connection area 1 s and
  • Drain connection region 1 d not completely due to doping of the
  • Source connection area and drain connection area is compensated.
  • the drain edge channel area 15 or the source edge channel area 16 can, for example, by implanting boron at an angle of more than 30 ° and / or less than 80 °, preferably more than 40 ° and / or less than 60 °, with respect to the perpendicular to the first main surface ( 101) are introduced.
  • An energy of approx. 150 to 500 keV of the boron ions at a dose of approx. 1 to 5 10 12 / cm 2 (depending on the doping depth and dose of the substrate doping increase region) can be selected.
  • the additional doping region 9 can be formed like the substrate doping increased region 2, but with a dose which is a factor of 1.5 to 5, preferably 2 to 2.5, higher than that of the substrate doping increased region 2.
  • An implantation at an angle to the perpendicular onto the first main surface (101) can also be selected for the formation of the additional doping region 9, in particular if the additional doping region 9 is only formed below the gate electrode but not below the source connection region.
  • the configurations of the above-described embodiments with all possible modifications can also be combined with one another.
  • a DEPFET can have an additional doping region 9 and a drain edge channel region 15 at the same time. It is also possible, for example, to provide a drain resistance region 17 for a DEPFET that has one
  • the n-regions can be replaced by p-regions and the p-regions can be replaced by n-regions.
  • MOS field effect transistor sections can be of both the enhancement type and the
  • the DEPFET transistors described can be used as independent detectors for particle radiation or electromagnetic radiation,
  • DEPFET transistor as an amplifier for another detector, e.g. a semiconductor drift chamber.
  • the DEPFET transistors described are operated in sensor mode for the detection of radiation-induced signal charges essentially in such a way that a blocking voltage is applied between the backside control area 104 and a semiconductor substrate connection area to completely deplete the semiconductor substrate 100 and a suitable voltage is applied between the source connection area 1 to form a conductive channel s and the drain connection region 1d and between the gate electrode 11 and the source connection region 1 s.
  • Signal charges present in the signal charge control region 20 can be removed by briefly applying a signal (positive in the case of signal electrons) to the semiconductor substrate connection region.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

Ein DEPFET-Transistor weist ein Halbleitersubstrat (100) eines ersten Leitungstyps, welches eine erste Hauptoberfläche (101) und eine zweite Hauptoberfläche (102) auf, die einander gegenüber liegen, an der ersten Hauptoberfläche (101) einen Sourceanschlussbereich (1s) eines zweiten Leitungstyps, einen Drainanschlussbereich (1d) eines zweiten Leitungstyps, einen zwischen dem Sourceanschlussbereich (1s) und dem Drainanschlussbereich (1d) angeordneten Kanalbereich (10) und eine Gateelektrode (11), die durch einen Gateisolator (6) vom Kanalbereich (10) getrennt ist, einen an der zweiten Hauptoberfläche (102) ausgebildeten Rückseitenansteuerbereich (104) eines zweiten Leitungstyps, und einen zumindest unter dem Sourceanschlussbereich (1s) und unter dem Kanalbereich (10) ausgebildeten Substratdotierungserhöhungsbereich (2) eines ersten Leitungstyps, wobei der Substratdotierungserhöhungsbereich (2) einen Signalladungssteuerbereich (20) des ersten Leitungstyps unterhalb der Gateelektrode (11) aufweist, in dem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des Substratdotierungserhöhungsbereichs (2) unterhalb der Gateelektrode.

Description

DEPFET-Transistor und Verfahren zur Herstellung eines DEPFET-Transistors
Die Erfindung betrifft einen DEPFET-Transistor und ein Verfahren zur Herstellung eines DEPFET-Transistors.
DEPFET-Transistoren wurden bereits im Jahre 1987 in dem Artikel von J. Kemmer und G. Lutz: "New Detector Concepts" in Nuclear Instruments and Methods A253, (1987), S. 365 beschrieben. Der Name DEPFET leitet sich hierbei aus DEPIeted Field Effect Transistor ab, womit ein Feldeffekttransistor auf einem schwach dotierten Halbleitersubstrat bezeichnet wird, welches vollständig verarmt wird. Der
grundlegende Aufbau solch eines Detektors wird im Folgenden anhand von Fig. 4 erläutert, die dem obigen Artikel entnommen wurde.
Wie in der linken Hälfte von Fig. 4 gezeigt, weist ein hochohmiges n-Siliziumsubstrat 200 eine erste (vorderseitige) Hauptoberfläche 101 und eine zweite (rückseitige) Hauptoberfläche 102 auf. An der zweiten (rückseitigen) Hauptoberfläche 102 des Halbleitersubstrats 200 befindet sich ein hochdotierter p-Rückseitenkontaktbereich 204. An der ersten (vorderseitigen) Hauptoberfläche 101 sind ein hochdotierter p- Sourceanschlussbereich 201 s und ein hochdotierter p-Drainanschlussbereich 201 d eines (Anreicherungs-)MOSFETs angeordnet. Der Gateaufbau umfasst eine
Gateelektrode 211 und einen Gateisolator 206. Das zwischen dem
Sourceanschlussbereich 201 s und dem Drainanschlussbereich 201 d unterhalb des Gateisolators 206 vorhandene Halbleitersubstrat stellt den Kanalbereich 210 des gezeigten Verarmungs-Typ-MOSFETs dar.
Bei Anlegen einer Sperrspannung zwischen Rückseitenkontaktbereich 204 und Halbleitersubstratkontaktbereich 220 und geeigneter Abstimmung der Potenziale des Sourceanschlussbereichs 201 s und des Rückseitenkontaktbereichs 204 kann im verarmten Halbleitersubstrat ein Potenzialverlauf erzeugt werden, bei dem ein
Potenzialminimum für Elektronen unterhalb des Transistorkanals vorhanden ist (siehe die rechte Hälfte von Fig. 4). Wenn durch Strahlung im Halbleiter erzeugte
Signalelektronen sich innerhalb dieses Potenzialminimums ansammeln, dann können sie von dort den Strom im Kanal beeinflussen, weshalb das Potenzialminimum auch als "internes Gate" des Feldeffekttransistors bezeichnet wird. In der linken Hälfte von Fig. 4 ist solch ein "internes Gate" schematisch dargestellt und mit dem
Bezugszeichen 20 versehen
Das durch ein Detektorsystem erzielbare Signal-/Rauschverhältnis wird insbesondere durch die Eingangskapazität des unmittelbar mit dem Detektor verbundenen
Verstärkers, des sogenannten "Front-End"-Verstärkers, beeinflusst. Grob gesprochen ist das Signal-/Rauschverhältnis umso besser, je geringer die Eingangskapazität ist. Baubedingt bietet hier ein DEPFET-Detektor große Vorteile, da die Kapazität des internen Gates klein ist und insbesondere Streukapazitäten entfallen, die bei einer Überleitung des Detektorsignals zu einem Verstärker entstehen.
In dem erwähnten Artikel wird für die Beziehung zwischen Signalladung und
Drainstrom-Änderung des Transistors folgender Zusammenhang abgeleitet: dlo = gm Q / Ceff, (1 ) wobei d die durch die Signal(elektronen)ladung Q erzeugte Drainstromänderung bezeichnet, gm die Steilheit bzw. Transkonduktanz des Transistors bezeichnet und Ceff die Kapazität zwischen internem Gate und Transistorkanal bezeichnet.
Da bei einem Feldeffekttransistor die Steiheit gm proportional zum Verhältnis aus Gatebreite W zu Gatelänge L ist, ergibt sich aus obiger Gleichung, dass sich mit Kurzkanaltransistoren besonders hohe Signale erzielen lassen. Aus dieser
Überlegung heraus sollten DEPFET-Detektoren mit kurzer Gatelänge ein besonders hohes Signal-/Rauschverhältnis ermöglichen. Insbesondere sollte dadurch sogar die Detektion von einzelnen Signalelektronen möglich werden. Die Erfinder haben jedoch durch Simulationen festgestellt, dass bei der Verkürzung der Gatelänge eines DEPFET-Transistors nicht nur die von herkömmlichen Feldeffekttransistoren bekannten Kurzkanaleffekte auftreten, sondern darüberhinaus zusätzliche Effekte, die die Steigerung des Signal-/Rauschverhältnisses begrenzen.
Es ist daher eine Aufgabe der Erfindung einen DEPFET-Transistor mit hohem Signal- /Rauschverhältnis, insbesondere einer hohen Verstärkung von Signalladungen, bereit zu stellen.
Die Aufgabe wird gelöst durch einen DEPFET-Transistor nach Anspruch 1 und Anspruch 4 und ein Verfahren zur Fierstellung eines DEPFET-Transistors nach Anspruch 10. Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben.
Ein erfindungsgemäßer DEPFET-Transistor weist auf:
ein Flalbleitersubstrat eines ersten Leitungstyps, welches eine erste
Hauptoberfläche und eine zweite Hauptoberfläche aufweist, die einander gegenüber liegen,
einen an der ersten Hauptoberfläche ausgebildeten
Feldeffekttransistorabschnitt, der einen Sourceanschlussbereich eines zweiten Leitungstyps, einen Drainanschlussbereich eines zweiten Leitungstyps, einen zwischen dem Sourceanschlussbereich und dem Drainanschlussbereich
angeordneten Kanalbereich und eine Gateelektrode über dem Kanalbereich aufweist, die durch einen Gateisolator vom Kanalbereich getrennt ist,
einen an der zweiten Hauptoberfläche ausgebildeten
Rückseitenansteuerbereich eines zweiten Leitungstyps, und
einen an der ersten Hauptoberfläche zumindest unter dem
Sourceanschlussbereich und unter dem Kanalbereich ausgebildeten
Substratdotierungserhöhungsbereich eines ersten Leitungstyps,
wobei der Substratdotierungserhöhungsbereich einen
Signalladungssteuerbereich des ersten Leitungstyps unterhalb der Gateelektrode aufweist, in dem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des Substratdotierungserhöhungsbereichs unterhalb der
Gateelektrode, so dass die Ausdehnung des Signalladungssteuerbereichs zwischen Sourceanschlussbereich und Drainanschlussbereich geringer ist als die Ausdehnung der Gateelektrode darüber zwischen Sourceanschlussbereich und
Drainanschlussbereich.
Bei dem Halbleitersubstrat handelt es sich beispielsweise um ein hochohmiges Siliziumsubstrat mit einem Flächenwiderstand, der einen Wert größer oder gleich 1 kOhm-cm aufweist und bevorzugt einen Wert kleiner als 15 kOhm-cm aufweist, also beispielsweise einen Wert größer oder gleich 2 kOhm-cm und/oder kleiner oder gleich 5 kOhm-cm aufweist.
Der Substratdotierungserhöhungsbereich liegt nahe der ersten Hauptoberfläche, jedoch so weit von der ersten Hauptoberfläche entfernt, dass seine Dotierungsdosis, die um mindestens zwei Größenordnungen unter jener des Drainanschlussbereich bzw. Sourceanschlussbereich liegt, nicht von der Dotierungsdosis des
Drainanschlussbereich bzw. Sourceanschlussbereich kompensiert werden kann. Der Substratdotierungserhöhungsbereich kann sich bevorzugt nicht nur unterhalb des Kanalbereichs und Sourceanschlussbereichs erstrecken, sondern ebenfalls unter einem Teil des Drainanschlussbereichs oder vollständig unter diesem vorhanden sein.
Der Drainanschlussbereich bzw. Sourceanschlussbereich kann den gesamten
Drainbereich bzw. Sourcebereich des Feldeffekttransistorabschnitts umfassen. In diesem Fall grenzen der Drainanschlussbereich und der Sourceanschlussbereich unmittelbar an die Gatelektrode an. Bei manchen Ausführungsformen kann der Drainanschlussbereich bzw. Sourceanschlussbereich aber auch nur der Bereich sein, der für die Herstellung eines ohmschen Kontaktes mit einem Metallkontakt zum
Anschluss der Source oder Drain dient. Im letztgenannten Fall wäre dann der
Drainanschlussbereich bzw. Sourceanschlussbereich von einem Bereich gleichen Leitungstyps umgeben, der jedoch eine geringere Dotierungsdosis als der
Drainanschlussbereich bzw. Sourceanschlussbereich aufweist.
Die effektive Dotierungsdosis im Signalladungssteuerbereich, also die Anzahl der Dotanden pro Flächeneinheit, liegt bevorzugt um ca. 50% oder mehr über der mittleren effektiven Dotierungsdosis im Substratdotierungserhöhungsbereich unterhalb der Gateelektrode. Abgesehen davon lassen sich die weiter unten beschriebenen vorteilhaften Wirkungen auch für niedrigere Prozentsätze erzielen. In der Regel sollte aber der Faktor, um den die effektive Dotierungsdosis gegenüber jener des Substratdotierungserhöhungsbereichs erhöht ist bei 1 ,5 bis 5, bevorzugt 2 bis 2,5, liegen. Es ist hier von der effektiven Dotierungsdosis die Rede, da ein Teil der Dotanden auch durch Dotanden des entgegengesetzten Leitungstyps kompensiert sein kann, also z.B. bei überwiegender Donatorenkonzentration ein Teil der
Donatoren durch Akzeptoren kompensiert sein kann oder umgekehrt.
Wird der DEPFET-Transistor als Sensorelement für elektromagnetische Strahlung oder Teilchenstrahlung betrieben, z.B. als Bildzellenelement eines DEPFET- Bildzellen-Detektors mit einer Matrixanordnung von DEPFETs, dann sammeln sich im Betrieb durch die Strahlung induzierte Signalladungen zumindest zeitweise im
Signalladungssteuerbereich. Wird der DEPFET-Transistor als Verstärker für einen anderen Detektor, z.B. eine Halbleiterdriftkammer, verwendet, dann werden
Signalladungen von dem anderen Detektor in den Signalladungssteuerbereich, das "interne Gate", des DEPFETs transferiert.
Bevorzugt weist der gesamte Gatebereich bzw. Signalladungssteuerbereich die beschriebenen Eigenschaften auf. Vorteilhafte Wirkungen der Erfindung lassen sich aber bereits dann erzielen, wenn zumindest ein Gateabschnitt, also ein Abschnitt des DEPFETs, die beschriebenen Eigenschaften aufweist, weshalb weiter oben von einem Feldeffekttransistorabschnitt die Rede ist.
Da die Ausdehnung des Signalladungssteuerbereichs zwischen
Sourceanschlussbereich und Drainanschlussbereich geringer ist als die Ausdehnung der Gateelektrode darüber zwischen Sourceanschlussbereich und
Drainanschlussbereich, ist somit die Gatelänge des "internen Gates" geringer als die Gatelänge des externen Gates (die Ausdehnung der Gateelektrode zwischen
Sourceanschlussbereich und Drainanschlussbereich). Dies hat zur Folge, dass die Gatelänge des internen Gates für eine hohe Signalladungsverstärkung und ein hohes Signal-/Rauschverhältnis klein gewählt werden können, ohne durch eine gleichzeitige Verkürzung der Gatelänge des externen Gates resultierende nachteilige Kurzkanaleffekte in Kauf nehmen zu müssen.
Schließlich sei noch erwähnt, dass es bei den Feldeffekttransistorabschnitten bevorzugt in Richtung der Gatelänge, also zwischen Sourceanschlussbereich und Drainanschlussbereich, nur eine einzelne Gatelektrode gibt, also in Richtung der Gatelänge nicht mehrere MOS-Abschnitte, an denen unterschiedliche Spannungen angelegt werden können, vorhanden sind.
Bevorzugt kann in einer Orthogonalprojektion auf die Ebene der ersten
Hauptoberfläche der Signalladungssteuerbereich von dem Drainanschlussbereich beabstandet sein.
Der Signalladungssteuerbereich liegt unterhalb des Kanalbereichs des Transistors und damit (bezogen auf die erste Hauptoberfläche) in größerer Tiefe als der
Drainanschlussbereich. Da es hier auf die horizontale Beabstandung zwischen Signalladungssteuerbereich und Drainanschlussbereich ankommt, lässt sich diese am Besten dadurch beschreiben, dass Signalladungssteuerbereich und
Drainanschlussbereich in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche projiziert werden und der Abstand in dieser Ebene herangezogen wird.
Durch die Beabstandung des Signalladungssteuerbereichs vom
Drainanschlussbereich wird für geringere Feldstärken in der Grenzregion zwischen Signalladungssteuerbereich und Drainanschlussbereich gesorgt. Dies kann bei einer Reduzierung der Gatelänge die Wahrscheinlichkeit für das Auftreten von
Avalanchegeneration in diesem Bereich, welche sich nachteilig auf das Signal- /Rauschverhältnis auswirkt, verringern.
Weiter bevorzugt kann in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche zwischen dem Drainanschlussbereich und dem
Signalladungssteuerbereich (20) ein Widerstandsbereich in Gestalt eines Dotierungsbereichs eines zweiten Leitungstyps ausgebildet sein, dessen Dotierungsdosis geringer als jene des Drainanschlussbereichs ist
Durch das Vorhandensein des Widerstandsbereichs kann die Höhe des elektrischen Felds am drainseitigen Rand des Signalladungssteuerbereichs verringert werden.
Dies kann bei einer Reduzierung der Gatelänge die Wahrscheinlichkeit für das Auftreten von Avalanchegeneration in diesem Bereich, welche sich nachteilig auf das Signal-/Rauschverhältnis auswirkt, verringern.
Ein weiterer erfindungsgemäßer DEPFET-Transistor weist auf:
ein Halbleitersubstrat eines ersten Leitungstyps, welches eine erste
Hauptoberfläche und eine zweite Hauptoberfläche aufweist, die einander gegenüber liegen,
einen an der ersten Hauptoberfläche ausgebildeten
Feldeffekttransistorabschnitt, der einen Sourceanschlussbereich eines zweiten Leitungstyps, einen Drainanschlussbereich eines zweiten Leitungstyps, einen zwischen dem Sourceanschlussbereich und dem Drainanschlussbereich
angeordneten Kanalbereich und eine Gateelektrode über dem Kanalbereich aufweist, die durch einen Gateisolator vom Kanalbereich getrennt ist,
einen an der zweiten Hauptoberfläche ausgebildeten
Rückseitenansteuerbereich eines zweiten Leitungstyps,
einen an der ersten Hauptoberfläche zumindest unter dem
Sourceanschlussbereich und unter dem Kanalbereich ausgebildeten
Substratdotierungserhöhungsbereich eines ersten Leitungstyps,
wobei der Substratdotierungserhöhungsbereich einen
Signalladungssteuerbereich des ersten Leitungstyps unterhalb der Gateelektrode aufweist, in dem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des Substratdotierungserhöhungsbereichs,
wobei in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche zwischen dem Drainanschlussbereich und dem Signalladungssteuerbereich ein Widerstandsbereich in Gestalt eines Dotierungsbereichs eines zweiten Leitungstyps ausgebildet ist, dessen Dotierungsdosis geringer als jene des Drainanschlussbereichs ist. Bei dem Halbleitersubstrat handelt es sich beispielsweise um ein hochohmiges Siliziumsubstrat mit einem Flächenwiderstand, der einen Wert größer oder gleich 1 kOhm-cm aufweist und bevorzugt einen Wert kleiner als 15 kOhm-cm aufweist, also beispielsweise einen Wert größer oder gleich 2 kOhm-cmund/oder kleiner oder gleich 5 kOhm-cm aufweist. Der Substratdotierungserhöhungsbereich liegt nahe der ersten Hauptoberfläche, jedoch so weit von der ersten Hauptoberfläche entfernt, dass seine Dotierungsdosis, die um mindestens zwei Größenordnungen unter jener des
Drainanschlussbereich bzw. Sourceanschlussbereich liegt, nicht von der
Dotierungsdosis des Drainanschlussbereich bzw. Sourceanschlussbereich
kompensiert werden kann. Der Substratdotierungserhöhungsbereich kann sich bevorzugt nicht nur unterhalb des Kanalbereichs und Sourceanschlussbereichs erstrecken, sondern ebenfalls unter einem Teil des Drainanschlussbereichs oder vollständig unter diesem vorhanden sein. Der Drainanschlussbereich bzw.
Sourceanschlussbereich kann den gesamten Drainbereich bzw. Sourcebereich des Feldeffekttransistorabschnitts umfassen. In diesem Fall grenzen der
Drainanschlussbereich bzw. Sourceanschlussbereich unmittelbar an die Gatelektrode an. Bei manchen Ausführungsformen kann der Drainanschlussbereich bzw.
Sourceanschlussbereich aber auch nur der Bereich sein, der für die Herstellung eines ohmschen Kontaktes mit einem Metallkontakt zum Anschluss der Source oder Drain dient. Im letztgenannten Fall wäre dann der Drainanschlussbereich bzw.
Sourceanschlussbereich von einem Bereich gleichen Leitungstyps umgeben, der jedoch eine geringere Dotierungsdosis als der Drainanschlussbereich bzw.
Sourceanschlussbereich aufweist.
Wird der DEPFET-Transistor als Sensorelement für elektromagnetische Strahlung oder Teilchenstrahlung betrieben, dann sammeln sich im Betrieb durch die Strahlung induzierte Signalladungen zumindest zeitweise im Signalladungssteuerbereich. Wird der DEPFET-Transistor als Verstärker für einen anderen Detektor, z.B. eine
Halbleiterdriftkammer, verwendet, dann werden Signalladungen von dem anderen Detektor in den Signalladungssteuerbereich, das "interne Gate", des DEPFETs transferiert. Bevorzugt weist der gesamte Gatebereich bzw. Signalladungssteuerbereich die beschriebenen Eigenschaften auf. Vorteilhafte Wirkungen der Erfindung lassen sich aber bereits dann erzielen, wenn zumindest ein Gateabschnitt, also ein Abschnitt des DEPFETs, die beschriebenen Eigenschaften aufweist, weshalb weiter oben von einem Feldeffekttransistorabschnitt die Rede ist.
Der Widerstandsbereich ist hierbei ein durch eine gesonderte Dotierung ausgebildeter Bereich, der sich ausgehend von der ersten Flauptoberfläche so in die Tiefe erstreckt, dass er beim Betrieb des DEPFETS mit dem Transistorkanal oberhalb des
Signalladungssteuerbereichs in Reihe geschaltet ist.
Durch das Vorhandensein des Widerstandsbereichs kann die Flöhe des elektrischen Felds am drainseitigen Rand des Signalladungssteuerbereichs verringert werden.
Dies kann bei einer Reduzierung der Gatelänge die Wahrscheinlichkeit für das
Auftreten von Avalanchegeneration in diesem Bereich, welche sich nachteilig auf das Signal-/Rauschverhältnis auswirkt, verringern. Mit solch einer Ausgestaltung eines DEPFETs lassen sich daher für eine hohe Signalladungsverstärkung und ein hohes Signal-/Rauschverhältnis günstige geringe Kanallängen besonders vorteilhaft erzielen.
Bevorzugt ist bei dem weiteren erfindungsgemäßen DEPFET-Transistor der
Signalladungssteuerbereich (20) unterhalb der gesamten Gateelektrode (11 ) vorhanden. Durch das Vorhandensein des Widerstandsbereichs fällt am
Transistorkanal oberhalb des Signalladungssteuerbereichs eine geringere Spannung ab. Dadurch können Kurzkanaleffekte auch in jenem Fall abgemildert werden, in dem die Gatelängen des externen Gates und des "internen Gates" gleich groß sind, wie es der Fall ist, wenn der Signalladungssteuerbereich unterhalb der gesamten
Gateelektrode vorhanden ist.
Weiter bevorzugt weist bei dem weiteren erfindungsgemäßen DEPFET-Transistor der Widerstandsbereich einen in einer Orthogonalprojektion auf die Ebene der ersten Flauptoberfläche (101 ) zwischen dem Drainanschlussbereich (1 d) und dem
Gateelektrode (11 ) angeordneten Bereich eines zweiten Leitungstyps mit geringerer Dotierungskonzentration als jener des Drainanschlussbereichs (1 d) auf. Hierbei ist der Widerstandsbereich zumindest teilweise oder vollständig außerhalb des Bereichs unter der Gateelektrode angeordnet. Bei vollständiger Anordnung außerhalb des Bereichs unter der Gateelektrode vereinfacht sich der Gateaufbau, so dass sich besonders kurze Kanallängen einfacher realisieren lassen. Da die Dotierungsdosis des Widerstandsbereichs geringer als jene des Drainanschlussbereichs ist, ist die Feldstärke am drainseitigen Ende des Signalladungssteuerbereichs geringer, so dass die Wahrscheinlichkeit für Avalanchegeneration auch bei kurzen Kanallängen nicht zu hoch wird.
Weiter bevorzugt weist bei dem weiteren erfindungsgemäßen DEPFET-Transistor der Widerstandsbereich einen Drainrandkanalbereich (15) auf, welches ein
Dotierungsbereich eines zweiten Leitungstyps am drainseitigen Rand des
Kanalbereichs (10) unterhalb der Gateelektrode (11 ) ist, dessen Dotierungsdosis geringer als jene des Drainanschlussbereichs (1 d) ist.
Bei dieser Implementierung des erfindungsgemäßen DEPFET-Detektors ist der Widerstandsbereich zumindest teilweise oder vollständig unter der Gateelektrode angeordnet. Der Drainrandkanalbereich wirkt dabei im Betrieb nicht als
Transistorkanal, sondern als mit dem Transistorkanal in Reihe geschalteter
Widerstand. Hierzu ist die Dotierungsdosis so gewählt, dass unabhängig von den für das Ein- und Ausschalten des Transistors verwendeten Potentialen am Gate stets ein leitender Widerstandsbereich vorhanden ist. Mit anderen Worten, die Gatespannung ist nicht geeignet, den Drainrandkanalbereich zu verarmen, da vor Erreichen dieses Zustands ein Gatedurchbruch erfolgen würde. Weiterhin ist der Drainrandkanalbereich so ausgebildet, dass Dotanden des Drainrandkanalbereichs die Dotierung des
Substratdotierungserhöhungsbereichs teilweise, aber nicht vollständig, kompensieren. Die Dotierungsdosis für den Drainrandbereich wird bevorzugt so gewählt, dass sie größer oder gleich 1 1012/cm2 und/oder kleiner oder gleich 5- 1012/cm2 ist.
Alternativ oder zusätzlich zum Drainrandkanalbereich kann am sourceseitigen Rand des Kanalbereichs unter der Gateelektrode ein Sourcerandkanalbereich ausgebildet sein, der in gleicher weise die Dotierung des Substratdotierungserhöhungsbereichs teilweise, aber nicht vollständig, kompensiert. Für die Dotierungsparameter des Sourcerandkanalbereichs gilt das zum Drainrandkanalbereich Gesagte.
Weiter bevorzugt kann bei einem erfindungsgemäßen DEPFET-Transistor zusätzlich ein Signalladungsüberlaufbereich (21 ) unterhalb zumindest eines Teils des
Sourceanschlussbereichs (1 s) vorhanden sein.
Der Signalladungssteuerbereich kann als Potentialtasche angesehen werden, die bei einer sehr großen Anzahl von Signalladungen nicht alle Signalladungen aufnehmen kann. Wenn diese Potentialtasche (durch geeignete Wahl der Dotierungsdosen von Signalladungssteuerbereich und Substratdotierungserhöhungsbereich) so ausgelegt wird, dass bei großen Signalladungsmengen die überschüssigen Signalladungen kontrolliert im Signalladungsüberlaufbereich gesammelt werden, dann kann damit ein DEPFET mit großem Dynamikbereich realisiert werden, bei dem kleine
Signalladungsmengen mit hoher Messempfindlichkeit detektiert werden und dennoch auch bei großen Signalladungsmengen der Messbereich nicht überschritten wird. Der Signalladungsüberlaufbereich grenzt hierzu unmittelbar an den
Signalladungssteuerbereich an.
Weiter bevorzugt kann in einer Orthogonalprojektion auf die Ebene der ersten
Flauptoberfläche die Ausdehnung der Gateelektrode zwischen
Sourceanschlussbereich und Drainanschlussbereich größer als 300 nm und/oder kleiner als 4,5 pm sein. Die spezifizierten Werte für die Gatelänge lassen sich aufgrund der erfindungsgemäßen Maßnahmen realisieren.
Ein erfindungsgemäßes Verfahren zur Fierstellung eines DEPFET-Transistors weist folgenden Schritte auf:
Bereitstellen eines Flalbleitersubstrats eines ersten Leitungstyps, welches eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist, die einander gegenüber liegen,
Ausbilden eines Feldeffekttransistorabschnitts an der ersten Hauptoberfläche, indem
zum Ausbilden eines Sourceanschlussbereichs Dotanden eines zweiten Leitungstyps mit hoher Dotierungsdosis in das Halbleitersubstrat eingebracht werden, zum Ausbilden eines Drainanschlussbereichs Dotanden eines zweiten Leitungstyps mit hoher Dotierungsdosis in das Halbleitersubstrat eingebracht werden, zwischen dem Sourceanschlussbereich und dem Drainanschlussbereich auf der ersten Hauptoberfläche ein Gateisolator und eine auf dem Gateisolator angeordnete Gateelektrode ausgebildet werden,
Ausbilden eines Rückseitenansteuerbereichs durch Einbringen von Dotanden eines zweiten Leitungstyps mit hoher Dotierungsdosis an der zweiten Hauptoberfläche und
Ausbilden eines Substratdotierungserhöhungsbereichs eines ersten
Leitungstyps an der ersten Hauptoberfläche zumindest unter dem
Sourceanschlussbereich und unter dem Gateisolator
Ausbilden eines Signalladungssteuerbereichs des ersten Leitungstyps unterhalb der Gateelektrode, in welchem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des Substratdotierungserhöhungsbereichs unterhalb der Gateelektrode, so dass die Ausdehnung des
Signalladungssteuerbereichs zwischen Sourceanschlussbereich und
Drainanschlussbereich geringer ist als die Ausdehnung der Gateelektrode darüber zwischen Sourceanschlussbereich und Drainanschlussbereich.
Bevorzugt wird bei dem Verfahren der Signalladungssteuerbereich durch zusätzliches Einbringen von Dotanden eines ersten Leitungstyps in den
Substratdotierungserhöhungsbereich ausgebildet. Durch die zusätzliche Einbringung von Dotanden in den Substratdotierungserhöhungsbereich entsteht ein
Zusatzdotierungsbereich mit erhöhter Dotierungsdosis, wodurch die Lage des
Signalladungssteuerbereichs definiert wird die zusätzliche Einbringung von Dotanden kann z.B. mittels Implantation mit im Wesentlichen gleicher Energie wie jener für die Ausbildung des Substratdotierungserhöhungsbereichs erfolgen.
Weiter bevorzugt wird bei dem Verfahren durch Einbringen von Dotanden eines zweiten Leitungstyps mit geringerer Dotierungsdosis als jener des
Drainanschlussbereichs ein Widerstandsbereich ausgebildet, der in einer
Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche zwischen dem Drainanschlussbereich und dem Signalladungssteuerbereich liegt. Die
Dotierungsdosis ist dabei so gewählt, dass unabhängig von den für das Ein- und Ausschalten des Transistors verwendeten Potentialen am Gate stets ein leitender Widerstandsbereich vorhanden ist. Insbesondere wird durch die Dotanden die
Dotierung des Substratdotierungserhöhungsbereichs teilweise, aber nicht vollständig, kompensiert.
Noch weiter bevorzugt werden bei dem Verfahren zur Ausbildung des
Widerstandsbereichs Dotanden eines zweiten Leitungstyps in den drainseitigen Rand des Kanalbereichs unterhalb der Gateelektrode eingebracht, bevorzugt durch eine Implantation unter einem Winkel von mehr als 30° und/oder weniger als 80° gegenüber der Senkrechten auf die erste Hauptoberfläche.
Durch die schräge Implantation kann das Herstellungsverfahren vereinfacht werden. Ein bevorzugter Winkel gegenüber der Senkrechten auf die Hauptoberfläche, unter dem die Dotanden implantiert werden, ist größer oder gleich 40° und/oder kleiner oder gleich 60°.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Figuren.
Fig. 1 zeigt schematisch eine Schnittdarstellung eines Abschnitts eines DEPFET- Transistors einer ersten Ausführungsform.
Fig. 2 zeigt schematisch eine Schnittdarstellung eines Abschnitts eines DEPFET- Transistors einer zweiten Ausführungsform.
Fig. 3 zeigt schematisch eine Schnittdarstellung eines Abschnitts eines DEPFET- Transistors einer dritten Ausführungsform.
Fig. 4 zeigt schematisch den Aufbau eines bekannten DEPFET-Transistors. Erste Ausführungsform
Figur 1 zeigt schematisch einen Schnitt senkrecht zu den Hauptoberflächen eines DEPFET-Transistors einer ersten Ausführungsform. In dem Schnitt ist ein
Halbleitersubstrat 100 (z.B. ein hochohmiges n-Siliziumsubstrat) mit einer ersten Hauptoberfläche 101 (Chipvorderseite bzw. Chipoberseite) gezeigt. Eine zweite Hauptoberfläche 102 (Chiprückseite bzw. Chipunterseite) des Substrats 100 liegt der ersten Hauptoberfläche gegenüber. Man erkennt in Fig. 1 einen hochdotierten (im Beispiel p+-dotierten) Sourceanschlussbereich 1 s und einen hochdotierten (im Beispiel p+-dotierten) Drainanschlussbereich 1 d. Beide grenzen an eine zwischen ihnen angeordnete Gateelektrode 1 1 , wobei zwischen der Gatelelektrode 1 1 und dem
Halbleitersubstrat 100 ein Gateisolator 6 (beispielsweise eine Si02-Schicht)
angeordnet ist. Das zwischen dem Sourceanschlussbereich 1 s und dem
Drainanschlussbereich 1 d unterhalb des Gateisolators 6 vorhandene
Halbleitersubstrat stellt den Kanalbereich 10 des gezeigten Anreicherungs-Typ- MOSFETs dar, wobei im Kanalbereich die Dotierung des Halbleitersubstrats zur Einstellung der Schwellenspannung VT des MOSFETs z.B. durch Implantation von Akzeptoren abgeändert sein kann.
Weiterhin erkennt man in Fig. 1 unterhalb des Transistors nahe der ersten
Hauptoberfläche 101 einen Substratdotierungserhöhungsbereich 2, der lediglich unterhalb des Sourceanschlussbereichs 1 s und einem Teil des an diesen
angrenzenden Kanalbereichs 10 vorhanden sein kann, sich jedoch bevorzugt bis unterhalb des Drainanschlussbereichs erstreckt. Dieser
Substratdotierungserhöhungsbereich 2 weist im Vergleich zum Halbleitersubstrat 100 eine höhere n-Dotierung auf. Wenn das Halbleitersubstrat 100 vollständig verarmt wird, indem zwischen einen p+- Rückseitenkontakt bzw. Rückseitenansteuerbereich 104 an der zweiten Hauptoberfläche 102 und einen Substratanschlusskontakt (nicht dargestellt) eine hohe Sperrspannung angelegt wird, dann kann das Vorhandensein des Substratdotierungserhöhungsbereich 2 einen Durchgriff zwischen
Sourceanschlussbereich 1 s und Rückseitenkontakt 104 verhindern. Hier wurde angenommen, dass der Sourceanschlussbereich 1 s im Wesentlichen auf dem Potential des Substratanschlusskontakts liegt, zumindest auf einem negativen
Potential gegenüber dem Substratanschlusskontakt, das deutlich niedriger ist
(mindestens um einen Faktor zwischen 10 und 100) als das negative Potential des Rückseitenkontakts 104. Weiterhin wird durch den
Substratdotierungserhöhungsbereich 2 eine Vertiefung des Potentialminimums für Signalladungsträger (im Beispiel Elektronen) nahe der ersten Hauptoberfläche 101 bewirkt.
Wie man in Fig. 1 erkennt, ist unterhalb des an den Sourceanschlussbereich 1 s angrenzenden Teil des Kanals, horizontal beabstandet zum Drainanschlussbereich 1 d, ein Zusatzdotierungsbereich 9 vorhanden. Dieser Zusatzdotierungsbereich 9 wird durch eine zusätzliche lokale n-Dotierung ausgebildet, wobei die Dotierungsdosis höher als jene des Substratdotierungserhöhungsbereichs 2 ist. Genauer gesagt ist bezogen auf die Ebene der ersten Halbleiteroberfläche 101 die Dotierungsdosis der nicht durch Akzeptoren kompensierten Donatoren, also die effektive Dotierungsdosis, im Zusatzdotierungsbereich 9 höher als im Substratdotierungserhöhungsbereich 2. Diese lokale Erhöhung der effektiven Dotierungsdosis bewirkt, dass das
Potentialminimum für Signalladungsträger (im Beispiel Elektronen) im Falle einer Verarmung des Halbleitersubstrats 100 im Zusatzdotierungsbereich 9 tiefere Werte annimmt als im Substratdotierungserhöhungsbereich 2. Da die Dotierungsdosis des Zusatzdotierungsbereichs 9 teilweise durch Dotanden des Sourceanschlussbereichs 1 s kompensiert wird, liegt das Potentialminimum unterhalb des Kanalbereichs. Dieser Bereich wird daher als Signalladungssteuerbereich 20 bzw. internes Gate bezeichnet, da Signalladungen in diesem Bereich den Strom im Kanalbereich 10 steuern können.
Man erkennt in Fig. 1 , dass der Signalladungssteuerbereich 20 nicht unterhalb des drainseitigen Abschnitts des Kanalbereichs vorhanden ist. Dadurch ist die Gatelänge des internen Gates, d.h. die horizontale Ausdehnung des
Signalladungssteuerbereichs 20 in Fig. 1 , kleiner als die horizontale Ausdehnung der Gatelektrode 11 , also die Gatelänge des externen Gates.
Mit dem in Fig. 1 gezeigten Aufbau lässt sich eine hohe Verstärkung bei gleichzeitig hohem Signal-/Rauschverhältnis erzielen. Wie sich aus Gleichung (1 ) ergibt, wächst die durch Signalladungen erzeugte Drainstromänderung an, wenn sich die Kapazität zwischen internem Gate und Transistorkanal verringert. Da gemäß der vorliegenden Ausführungsform der Zusatzdotierungsbereich 9 von dem Drainanschlussbereich 1 d beabstandet ist, ist auch der Signalladungssteuerbereich 20 vom
Drainanschlussbereich 1 d beabstandet und die Ausdehnung des internen Gates des DEPFET, welches dem Signalladungssteuerbereich 20 entspricht, ist verringert, wodurch die Kapazität zwischen internem Gate und Transistorkanal verringert ist und damit die Verstärkung (Drainstromänderung) erhöht ist.
Weiterhin können mit der ersten Ausführungsform insbesondere Kanallängen unterhalb von 4,5 pm realisiert werden. Wie bereits weiter oben ausgeführt wurde, skaliert die Steilheit bzw. Transkonduktanz gm des Transistors mit dem Inversen der Kanallänge L. Somit ergibt sich (siehe Gleichung (1 )) eine weitere Möglichkeit hohe Verstärkungen zu erzielen, indem der obige Aufbau für Transistoren mit kurzen Kanallängen verwendet wird. Die Erfinder vermuten, dass bei herkömmlichen
DEPFET-Transistoren, die mit kurzer Kanallänge L realisiert werden, eine Steigerung des Signal-/Rauschverhältnisses dadurch begrenzt wird, dass es infolge der hohen Feldstärken bei Kurzkanal-Transistoren zu einer Avalanchegeneration an der Grenze zwischen dem Drainanschlussbereich 1 d und dem Flalbleitersubstrat (insbesondere dem internen Gate) kommt. Da gemäß der ersten Ausführungsform jedoch der Zusatzdotierungsbereich 9 von dem Drainanschlussbereich 1 d beabstandet ist, bilden sich bei diesem Aufbau nicht so hohe Feldstärken aus, was sich positiv auf das Signal-/Rauschverhältnis auswirkt. Durch die Einbringung von zusätzlichen Donatoren im Zusatzdotierungsbereich 9 wird speziell an dieser Stelle das Potentialminimum für Signalladungsträger vertieft, wodurch die Dotierung des
Substratdotierungserhöhungsbereichs 2 im Allgemeinen verringert sein kann, da nicht mehr der Substratdotierungserhöhungsbereich 2 allein für eine Vertiefung des
Potentialminimums sorgen muss. Eine geringere Dotierung des
Substratdotierungserhöhungsbereichs 2 nahe dem Drainanschlussbereich 1 d führt wiederum zu geringeren Feldstärken an dieser Stelle und damit zu einer verringerten Wahrscheinlichkeit von Avalanchegeneration. Es sei noch erwähnt, dass sich in Fig. 1 zwar der Zusatzdotierungsbereich 9 bis unterhalb des Sourceanschlussbereichs 1 c erstreckt, sich die beschriebenen Vorteile aber in gleicher Weise erzielen lassen, wenn der Zusatzdotierungsbereich 9 auch von dem Sourceanschlussbereich 1 c horizontal beabstandet ist.
Zweite Ausführungsform
Fig. 2 zeigt eine zweite Ausführungsform, die sich, wie man anhand der Figur erkennt, lediglich in den folgenden beiden Punkte von der ersten Ausführungsform
unterscheidet: Zum einen wurde ein eigener Zusatzdotierungsbereich 9 zum
Ausbilden des Signalladungssteuerbereichs 20 bei der zweiten Ausführungsform weggelassen, zum Anderen erkennt man in Fig. 2 einen Drainrandkanalbereich 15 und einen Sourcerandkanalbereich 16. Bei diesen beiden Bereichen handelt es sich um p-dotierte Bereiche am drainseitigen bzw. sourceseitigen Rand des Kanals unterhalb des Gateisolators 6. Die Dotierungsdosis in diesen Bereichen ist dabei geringer als jene in dem Sourceanschlussbereich 1 c und dem Drainanschlussbereich 1 d. Auch wenn in Fig. 2 ein Sourcerandkanalbereich 16 gezeigt ist, so kann dieser auch weggelassen werden. Ein vorteilhaftes Verhalten des DEPFET-Transistors lässt sich auch ohne solch einen Sourcerandkanalbereich 16 erzielen.
Infolge des Vorhandenseins des Drainrandkanalbereichs 15 und gegebenenfalls des Sourcerandkanalbereichs 16 wird die Dotierungsdosis in dem
Substratdotierungserhöhungsbereichs 2 darunter verringert. Dies hat zur Folge, dass sich ein Signalladungssteuerbereich 20 ausbildet, der eine höhere effektive
Dotierungsdosis als der übrige Substratdotierungserhöhungsbereich 2 unterhalb des Kanals 10 (bzw. der Gateelektrode 11 ) aufweist und vom Drainanschlussbereich 1 d (und ggf. vom Sourceanschlussbereich 1 c) horizontal beabstandet ist. Man erkennt, dass sich daher mit der zweiten Ausführungsform die gleichen Vorteile erzielen lassen wie mit der ersten Ausführungsform, lediglich die Art und Weise des Bereitstellens des Signalladungssteuerbereichs 20, statt durch gezieltes Einbringen von Dotanden durch Kompensation der Dotierung des Substratdotierungserhöhungsbereichs 2, ist unterschiedlich. Dritte Ausführungsform
Fig. 3 zeigt eine dritte Ausführungsform, die sich von der zweiten Ausführungsform darin unterscheidet, dass weder ein Drainrandkanalbereich 15, noch ein
Sorurcerandkanalbereich 16 vorhanden ist, jedoch der Drainanschlussbereich 1 d von der Gateelektrode 11 horizontal beabstandet ist und zwischen dem
Drainanschlussbereich 1 d und der Gateelektrode 11 an der ersten Hauptoberfläche 101 ein Drainwiderstandsbereich 17 angeordnet ist. Der Drainwiderstandsbereich 17 ist dabei ein p-dotierter Bereich, dessen Dotierungsdosis geringer als jene in dem Drainanschlussbereich 1 d ist.
Durch das Vorhandensein des Drainwiderstandsbereichs 17 wird die Dotierungsdosis im Substratdotierungserhöhungsbereich 2 teilweise kompensiert. Als Folge ist jener Teil des Substratdotierungserhöhungsbereich 2, der die größte effektive
Dotierungsdosis aufweist (also der Signalladungssteuerbereichs 20), von dem
Drainanschlussbereich 1 d horizontal beabstandet, selbst dann, wenn er sich unterhalb des gesamten Kanals erstreckt. Wie bei der ersten Ausführungsform bilden sich daher bei diesem Aufbau am drainseitigen Ende des Signalladungssteuerbereichs 20 nicht so hohe Feldstärken aus, was sich positiv auf das Signal-/Rauschverhältnis auswirkt. Damit eignet sich auch dieser Aufbau für Transistoren mit kurzen Kanallängen und daraus resultierender geringer Kapazität des internen Gates. Der
Drainwiderstandsbereich 17 führt gleichzeitig dazu, dass die am Kanal anliegende Spannung geringer ist als die Spannung zwischen Drainanschlussbereich 1d und Sourceanschlussbereich 1 c. Auch dies trägt dazu bei, die Wahrscheinlichkeit für Avalanchegeneration am drainseitigen Ende des Signalladungssteuerbereichs 20 selbst für geringe Kanallängen L zu begrenzen.
Die Schritte zur Herstellung eines erfindungsgemäßen DEPFET-Transistors werden im Folgenden skizziert, wobei nicht explizit aufgeführte Schritte identisch bzw. analog zu jenen sind, die auch bei der Herstellung von im Stand der Technik bekannten DEPFET-Transistors zum Einsatz kommen. Zur Ausbildung des Rückseitenansteuerbereichs 104 werden Akzeptoren (z.B. Bor) mit hoher Dosis an der zweiten Hauptoberfläche 102 des in der Regel hochohmigen Halbleitersubstrats (z.B. 2 kOhm-cm) in dieses eingebracht. An der
gegenüberliegenden ersten Hauptoberfläche 101 werden die
Sourceanschlussbereiche 1 s und die Drainanschlussbereiche 1 d durch Einbringen von Akzeptoren (z.B. Bor) mit hoher Dosis ausgebildet. In beiden Fällen erfolgt die Einbringung bevorzugt mittels Implantation (Energie z.B. zwischen 10 und 15 keV). Die Dosis sollte so hoch sein, dass die Ausbildung eines ohmschen Übergangs zu den Kontakten (abhängig von der verwendeten Metallisierung) möglich ist, in aller Regel liegt hierfür die Dosis zwischen 1014/cm2 und 1016/cm2.
Der Substratdotierungserhöhungsbereich 2 kann beispielsweise mittels Implantation von Phosphor mit hoher Energie ausgebildet werden (z.B. ca. 0,5 bis 2 1012/cm2 bei ca. 300 bis 600 keV). Energie und Dosis sollten dabei so gewählt werden, dass die Dotierungsdosis unterhalb des Sourceanschlussbereichs 1 s und
Drainanschlussbereichs 1 d nicht vollständig durch Dotanden des
Sourceanschlussbereichs und Drainanschlussbereichs kompensiert wird.
Der Drainrandkanalbereich 15 oder Sourcerandkanalbereich 16 kann z.B. durch eine Implantation von Bor unter einem Winkel von mehr als 30° und/oder weniger als 80°, bevorzugt mehr als 40° und/oder weniger als 60°, gegenüber der Senkrechten auf die erste Hauptoberfläche (101 ) eingebracht werden. Dabei kann eine Energie von ca. 150 bis 500 keV der Borionen bei einer Dosis von ca. 1 bis 5 1012/cm2 (abhängig von Dotierungstiefe und -dosis des Substratdotierungserhöhungsbereich) gewählt werden.
Der Zusatzdotierungsbereich 9 kann wie der Substratdotierungserhöhungsbereich 2 ausgebildet werden, jedoch mit einer Dosis, die um einen Faktor 1 ,5 bis 5, bevorzugt 2 bis 2,5, höher als jene des Substratdotierungserhöhungsbereichs 2 ist. Auch für die Ausbildung des Zusatzdotierungsbereichs 9 kann eine Implantation unter einem Winkel gegenüber der Senkrechten auf die erste Hauptoberfläche (101 ) gewählt werden, insbesondere wenn der Zusatzdotierungsbereich 9 nur unterhalb der Gateelektrode, nicht aber unterhalb des Sourceanschlussbereichs ausgebildet wird. Die Ausgestaltungen der vorgehend beschriebenen Ausführungsformen mit allen jeweils möglichen Abwandlungen lassen sich auch miteinander kombinieren. So kann beispielsweise ein DEPFET gleichzeitig einen Zusatzdotierungsbereich 9 und einen Drainrandkanalbereich 15 aufweisen. Ebenso ist es beispielsweise möglich, einen Drainwiderstandsbereich 17 für einen DEPFET vorzusehen, der einen
Drainrandkanalbereich 15 und/oder einen Zusatzdotierungsbereich 9 aufweist.
Ferner können in allen Ausführungsformen die n-Bereiche durch p-Bereiche und die p-Bereiche durch n-Bereiche ersetzt werden. Mit anderen Worten, alle
Ausführungsformen können in gleicher weise auch auf einem p-leitenden
Flalbleitersubstrat implementiert werden. Des Weiteren können die MOS- Feldeffekttransistorabschnitte sowohl vom Anreicherungs-Typ als auch vom
Verarmungs-Typ sein.
Die beschriebenen DEPFET-Transistoren können als eigenständige Detektoren für Teilchenstrahlung oder elektromagnetische Strahlung verwendet werden,
insbesondere als Bildzellen eines Bildzellendetektors. Insbesondere ist auch daran zu denken, einen DEPFET-Transistor als Verstärker für einen anderen Detektor, z.B. eine Flalbleiterdriftkammer, zu verwenden.
Die beschriebenen DEPFET-Transistoren werden im Sensorbetrieb für die Detektion von strahlungsinduzierten Signalladungen im Wesentlichen so betrieben, dass zur vollständigen Verarmung des Flalbleitersubstrats 100 eine Sperrspannung zwischen den Rückseitenansteuerbereich 104 und einen Flalbleitersubstratanschlussbereich angelegt wird und zur Ausbildung eines leitfähigen Kanals eine geeignete Spannung zwischen den Sourceanschlussbereich 1 s und den Drainanschlussbereich 1d und zwischen die Gateelektrode 11 und den Sourceanschlussbereich 1 s angelegt wird. Im Signalladungssteuerbereich 20 vorhandene Signalladungen können durch das kurzzeitige Anlegen eines (im Falle von Signalelektronen positiven) Signals an den Halbleitersubstratanschlussbereich entfernt werden.

Claims

Patentansprüche
1. DEPFET-Transistor mit
einem Halbleitersubstrat (100) eines ersten Leitungstyps, welches eine erste Hauptoberfläche (101 ) und eine zweite Hauptoberfläche (102) aufweist, die einander gegenüber liegen,
einem an der ersten Hauptoberfläche (101 ) ausgebildeten
Feldeffekttransistorabschnitt, der einen Sourceanschlussbereich (1 s) eines zweiten Leitungstyps, einen Drainanschlussbereich (1 d) eines zweiten Leitungstyps, einen zwischen dem Sourceanschlussbereich (1 s) und dem Drainanschlussbereich (1d) angeordneten Kanalbereich (10) und eine Gateelektrode (11 ) über dem Kanalbereich
(10) aufweist, die durch einen Gateisolator (6) vom Kanalbereich (10) getrennt ist, einem an der zweiten Hauptoberfläche (102) ausgebildeten
Rückseitenansteuerbereich (104) eines zweiten Leitungstyps, und
einem an der ersten Hauptoberfläche zumindest unter dem
Sourceanschlussbereich (1 s) und unter dem Kanalbereich (10) ausgebildeten
Substratdotierungserhöhungsbereich (2) eines ersten Leitungstyps,
wobei der Substratdotierungserhöhungsbereich (2) einen
Signalladungssteuerbereich (20) des ersten Leitungstyps unterhalb der Gateelektrode
(11 ) aufweist, in dem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des Substratdotierungserhöhungsbereichs (2) unterhalb der Gateelektrode, so dass die Ausdehnung des Signalladungssteuerbereichs (20) zwischen Sourceanschlussbereich (1 s) und Drainanschlussbereich (1 d) geringer ist als die Ausdehnung der Gateelektrode darüber zwischen Sourceanschlussbereich (1s) und Drainanschlussbereich (1d).
2. DEPFET-Transistor nach Anspruch 1 , bei dem in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche (101 ) der Signalladungssteuerbereich (20) von dem Drainanschlussbereich (1 d) beabstandet ist.
3. DEPFET-Transistor nach Anspruch 1 oder 2, bei dem in einer
Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche (101 ) zwischen dem Drainanschlussbereich (1 d) und dem Signalladungssteuerbereich (20) ein
Widerstandsbereich in Gestalt eines Dotierungsbereichs eines zweiten Leitungstyps ausgebildet ist, dessen Dotierungsdosis geringer als jene des Drainanschlussbereichs (1 d) ist.
4. DEPFET-Transistor mit
einem Halbleitersubstrat (100) eines ersten Leitungstyps, welches eine erste Hauptoberfläche (101 ) und eine zweite Hauptoberfläche (102) aufweist, die einander gegenüber liegen,
einem an der ersten Hauptoberfläche (101 ) ausgebildeten
Feldeffekttransistorabschnitt, der einen Sourceanschlussbereich (1 s) eines zweiten Leitungstyps, einen Drainanschlussbereich (1 d) eines zweiten Leitungstyps, einen zwischen dem Sourceanschlussbereich (1 s) und dem Drainanschlussbereich (1d) angeordneten Kanalbereich (10) und eine Gateelektrode (11 ) über dem Kanalbereich
(10) aufweist, die durch einen Gateisolator (6) vom Kanalbereich (10) getrennt ist, einem an der zweiten Hauptoberfläche (102) ausgebildeten
Rückseitenansteuerbereich (104) eines zweiten Leitungstyps,
einem an der ersten Hauptoberfläche zumindest unter dem
Sourceanschlussbereich (1 s) und unter dem Kanalbereich (10) ausgebildeten
Substratdotierungserhöhungsbereich (2) eines ersten Leitungstyps,
wobei der Substratdotierungserhöhungsbereich (2) einen
Signalladungssteuerbereich (20) des ersten Leitungstyps unterhalb der Gateelektrode
(11 ) aufweist, in dem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des Substratdotierungserhöhungsbereichs (2),
wobei in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche (101 ) zwischen dem Drainanschlussbereich (1 d) und dem Signalladungssteuerbereich (20) ein Widerstandsbereich in Gestalt eines Dotierungsbereichs eines zweiten Leitungstyps ausgebildet ist, dessen Dotierungsdosis geringer als jene des
Drainanschlussbereichs (1 d) ist.
5. DEPFET-Transistor nach Anspruch 4, wobei der Signalladungssteuerbereich (20) unterhalb der gesamten Gateelektrode (11 ) vorhanden ist.
6. DEPFET-Transistor nach einem der Ansprüche 3 bis 4
wobei der Widerstandsbereich einen in einer Orthogonalprojektion auf die Ebene der ersten Flauptoberfläche (101 ) zwischen dem Drainanschlussbereich (1 d) und dem Gateelektrode (11 ) angeordneten Bereich eines zweiten Leitungstyps mit geringerer Dotierungskonzentration als jener des Drainanschlussbereichs (1 d) aufweist.
7. DEPFET-Transistor nach Anspruch 3, 4 oder 6, wobei der Widerstandsbereich einen Drainrandkanalbereich (15) aufweist, welches ein Dotierungsbereich eines zweiten Leitungstyps am drainseitigen Rand des Kanalbereichs (10) unterhalb der Gateelektrode (11 ) ist, dessen Dotierungsdosis geringer als jene des
Drainanschlussbereichs (1 d) ist.
8. DEPFET-Transistor nach einem der vorangehenden Ansprüche, wobei zusätzlich ein Signalladungsüberlaufbereich (21 ) unterhalb zumindest eines Teils des Sourceanschlussbereichs (1 s) vorhanden ist.
9. DEPFET-Transistor nach einem der vorangehenden Ansprüche, wobei in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche (101 ) die Ausdehnung der Gateelektrode (11 ) zwischen Sourceanschlussbereich (1 s) und
Drainanschlussbereich (1 d) größer als 300 nm und/oder kleiner als 4,5 pm ist.
10. Verfahren zur Herstellung eines DEPFET-Transistors nach einem der vorangehenden Ansprüche, mit den Schritten:
Bereitstellen eines Halbleitersubstrats (100) eines ersten Leitungstyps, welches eine erste Hauptoberfläche (101 ) und eine zweite Hauptoberfläche (102) aufweist, die einander gegenüber liegen, Ausbilden eines Feldeffekttransistorabschnitts an der ersten Hauptoberfläche, indem
zum Ausbilden eines Sourceanschlussbereichs (1 s) Dotanden eines zweiten Leitungstyps mit hoher Dotierungsdosis in das Halbleitersubstrat (100) eingebracht werden,
zum Ausbilden eines Drainanschlussbereichs (1 d) Dotanden eines zweiten Leitungstyps mit hoher Dotierungsdosis in das Halbleitersubstrat (100) eingebracht werden,
zwischen dem Sourceanschlussbereich (1 s) und dem
Drainanschlussbereich (1 d) auf der ersten Hauptoberfläche (101 ) ein Gateisolator (6) und eine auf dem Gateisolator angeordnete Gateelektrode (11 ) ausgebildet werden, Ausbilden eines Rückseitenansteuerbereichs (104) durch Einbringen von Dotanden eines zweiten Leitungstyps mit hoher Dotierungsdosis an der zweiten Hauptoberfläche (102) und
Ausbilden eines Substratdotierungserhöhungsbereichs (2) eines ersten Leitungstyps an der ersten Hauptoberfläche (101 ) zumindest unter dem
Sourceanschlussbereich (1 s) und unter dem Gateisolator (6)
Ausbilden eines Signalladungssteuerbereichs (20) des ersten Leitungstyps unterhalb der Gateelektrode (11 ), in welchem die effektive Dotierungsdosis einen höheren Wert aufweist als an anderen Stellen des
Substratdotierungserhöhungsbereichs (2) unterhalb der Gateelektrode (11 ), so dass die Ausdehnung des Signalladungssteuerbereichs (20) zwischen
Sourceanschlussbereich (1 s) und Drainanschlussbereich (1 d) geringer ist als die Ausdehnung der Gateelektrode darüber zwischen Sourceanschlussbereich (1 s) und Drainanschlussbereich (1 d).
11. Verfahren nach Anspruch 10, bei dem der Signalladungssteuerbereich (20) durch zusätzliches Einbringen von Dotanden eines ersten Leitungstyps in den Substratdotierungserhöhungsbereich (2) ausgebildet wird.
12. Verfahren nach Anspruch 10 oder 11 , bei dem durch Einbringen von Dotanden eines zweiten Leitungstyps mit geringerer Dotierungsdosis als jener des
Drainanschlussbereichs (1 d) ein Widerstandsbereich ausgebildet wird, der in einer Orthogonalprojektion auf die Ebene der ersten Hauptoberfläche (101 ) zwischen dem Drainanschlussbereich (1 d) und dem Signalladungssteuerbereich (20) liegt.
13. Verfahren nach Anspruch 12, bei dem zur Ausbildung des Widerstandsbereichs Dotanden eines zweiten Leitungstyps in den drainseitigen Rand des Kanalbereichs (10) unterhalb der Gateelektrode (11 ) eingebracht werden, bevorzugt durch eine Implantation unter einem Winkel von mehr als 30° und/oder weniger als 80° gegenüber der Senkrechten auf die erste Hauptoberfläche (101 ) eingebracht werden.
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