EP3176669A1 - Circuit de génération d'une tension de référence - Google Patents

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EP3176669A1
EP3176669A1 EP16200987.2A EP16200987A EP3176669A1 EP 3176669 A1 EP3176669 A1 EP 3176669A1 EP 16200987 A EP16200987 A EP 16200987A EP 3176669 A1 EP3176669 A1 EP 3176669A1
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EP
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transistor
transistors
circuit
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node
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EP16200987.2A
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EP3176669B1 (fr
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Anthony Quelen
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/267—Current mirrors using both bipolar and field-effect technology
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Definitions

  • the present application relates to the field of electronic systems in general, and more particularly relates to a reference voltage generation circuit.
  • a reference voltage generation circuit is used to generate, from a continuous supply voltage of the system, a continuous reference voltage independent of the fluctuations of the supply voltage and independent temperature variations.
  • a circuit is generally integrated in a semiconductor chip which may be an autonomous chip or which may comprise other circuits intended to implement other functions of the system.
  • a lower reference voltage typically less than 1 V, for example a voltage of the order of 0.9 V.
  • circuits however, have various disadvantages.
  • these circuits are relatively sensitive to manufacturing process variations, and therefore have a relatively low intrinsic accuracy.
  • two separate circuits produced by the same method can, because of process dispersions, generate distinct reference voltages.
  • the variability of the reference voltage as a function of the manufacturing process variations is moreover sought and exploited to characterize and compensate for the process dispersions.
  • an embodiment provides a reference voltage generation circuit realized in FDSOI technology, comprising: a first circuit for generating a CTAT type bias current; a second PTAT voltage generating circuit having a first branch having first and second transistors in series, the front face gates of the first and second transistors being connected to the conduction node of the second transistor opposite the first transistor; a third diode-mounted transistor having a conduction node connected to a supply node of the output voltage of the second circuit and whose other conduction node is a supply node of the reference voltage; and an imposing current mirror, in the third transistor on the one hand and in the first branch on the other hand, currents proportional to the bias current, in which the first and second transistors are of the LVT type, and the third transistor is RVT type.
  • the first transistor has a first front gate gate oxide thickness
  • the second and third transistors have a second gate oxide thickness of the front face greater than the first thickness
  • the first, second and third transistors are NMOS transistors, the drain of the first transistor being connected to the source of the second transistor, the drain of the second transistor being connected to the gates of the first and second transistors, and the source the third transistor being connected to a supply node of the output voltage of the second circuit.
  • the second circuit further comprises a second branch comprising fourth and fifth transistors in series, the front face gates of the fourth and fifth transistors being connected to the conduction node of the fifth transistor opposite to the fourth transistor, and the conduction node of the fourth transistor opposite the fifth transistor being connected to the midpoint of the series association of the first and second transistors.
  • the current mirror imposes in the second branch a current proportional to the bias current.
  • the midpoint of the series association of the fourth and fifth transistors constitutes a node for supplying the output voltage of the second circuit.
  • the fourth and fifth transistors are NMOS transistors, the drain of the fourth transistor being connected to the source of the fifth transistor, and the drain of the fifth transistor being connected to the gates of the fourth and fifth transistors.
  • the fourth and fifth transistors are both of the RVT type or both of the LVT type.
  • the first circuit comprises sixth and seventh current-mirror transistors, and an eighth transistor connected in series with the seventh transistor, the sixth and seventh transistors being of same type LVT or RVT and having the same front gate gate oxide thickness, and the sixth transistor having a channel width to channel length ratio greater than that of the seventh transistor.
  • the eighth transistor is of the LVT type.
  • the sixth, seventh and eighth transistors are of the NMOS type.
  • the eighth transistor has its front face gate connected to the supply node of the reference voltage.
  • connection is used to denote a direct electrical connection, without intermediate electronic component, for example by means of one or more conductive tracks, and the term “coupled” or the term “connected”, for designate either a direct electrical connection (meaning “connected”) or a connection via one or more intermediate components (resistor, diode, capacitor, etc.).
  • the figure 1 is an electrical diagram of an example of an embodiment of a reference voltage generating circuit.
  • the circuit of the figure 1 is based on MOS transistors in FDSOI technology (from the English "Fully Depleted Semiconductor On Insulator” - fully depletable semiconductor on insulator). More particularly, the MOS transistors of the circuit of the figure 1 are made in and on a semiconductor-on-insulator structure comprising a stack of a semiconductor substrate coated with a layer of a dielectric material, this layer itself being coated with a semiconductor layer. Each transistor comprises an insulated conductive gate, called a front face gate, coating the face of the semiconductor layer opposite to the dielectric layer. The channel forming region of the transistor is located under the front face gate in the semiconductor layer.
  • the source and drain regions of the transistor are, for example, implanted regions formed in the semiconductor layer, on either side of the channel forming region.
  • the source and drain regions are respectively P-type doped for a P-channel transistor (PMOS) and N-doped for an N-channel transistor (NMOS).
  • the substrate region below the dielectric layer, opposite the channel forming region of the transistor, is referred to as the backplane gate, and may be biased to control the threshold voltage of the transistor.
  • RVT of the English "Regular Voltage Threshold”
  • LVT of English “Low Voltage Threshold”
  • the RVT transistors have a higher threshold voltage than the LVT transistors.
  • the doping of the substrate region in contact with the dielectric layer, with respect to the channel forming region of the transistor (corresponding to the front grid) is used. back of the transistor).
  • the LVT transistors comprise a well of the same type of conductivity as the source and drain regions of the transistor, extending in the substrate, under the dielectric layer, facing the channel forming region of the transistor
  • the RVT transistors comprise a well of conductivity type opposite to that of the source and drain regions, extending in the substrate, under the dielectric layer, facing the channel forming region of the transistor.
  • the LVT or RVT behavior of the transistors can be obtained by playing on a parameter other than the doping of the substrate region located under the channel forming region of the transistor, for example by playing on the doping of the gate front face of the transistor.
  • each of the four types of transistors mentioned above namely the NMOS LVT type, the NMOS RVT type, the PMOS LVT type and the PMOS RVT type
  • SO and DO respectively, corresponding to oxide or insulator front different.
  • the SO (single oxide) type transistors have a first front gate gate oxide thickness
  • the (double oxide) type DO transistors have a second upper front gate gate oxide thickness. at the first thickness, for example twice the first thickness.
  • the circuit of the figure 1 comprises terminals or nodes VDD and VSS for applying a supply voltage V SUPPLY , and a terminal or a node REF for supplying a reference voltage V REF .
  • the VDD node is intended to receive the high potential of the supply voltage V SUPPLY
  • the VSS node is intended to receive the low potential of the supply voltage V SUPPLY .
  • the reference voltage V REF supplied on the node REF is referenced with respect to the node VSS, which corresponds for example to the ground of the circuit.
  • the circuit of the figure 1 comprises a circuit 101 for generating a bias current I CTAT type (English “Complementary To Absolute Temperature”), that is to say, whose intensity decreases when the temperature increases.
  • the current I is generated from a gate-source voltage difference between two transistors N1 and N2 of the same type but having different dimensions. This difference of gate-source voltages is applied across a transistor N3 operating in linear mode to generate the current I.
  • the transistors N1, N2 and N3 are NMOS transistors.
  • Transistors N1 and N2 are for example both LVT transistors.
  • transistors N1 and N2 are both RVT transistors.
  • Transistors N1 and N2 are for example both thick oxide (DO).
  • the transistor N3 is, for example, a NMOS LVT thick oxide (DO) transistor.
  • the ratio K N1 between the channel width W N1 and the channel length L N1 of the transistor N1 is different from the ratio K N2 between the channel width W N2 and the channel length L N2 of the transistor N2.
  • the ratio K N1 is smaller than the ratio K N2 so that, in operation, the gate-source voltage the transistor N1 is greater than the gate-source voltage of the transistor N2.
  • the transistors N1 and N2 are mounted in a current mirror. More particularly, the transistor N1 has its front face gate connected to its drain and its source connected to the VSS node. The front face gate of transistor N2 is connected to the front face gate of transistor N1.
  • the source of transistor N2 is connected to node VSS via transistor N3. More particularly, the drain of the transistor N3 is connected to the source of the transistor N2, and the source of the transistor N3 is connected to the node VSS. In this example, the front face gate of the transistor N3 is connected to the output node REF of the circuit.
  • the polarization current generation circuit 101 comprises a PMOS transistor P1 connecting the drain of the transistor N1 to the node VDD, and a PMOS transistor P2 connecting the drain of the transistor N2 to the node VDD.
  • the transistor P1 has its drain connected to the drain of the transistor N1, and the transistor P2 has its drain connected to the drain of the transistor N2.
  • the transistor P1 has its source connected to the VDD node, and the transistor P2 has its source connected to the VDD node.
  • Transistors P1 and P2 are mounted in current mirror. More particularly, the transistor P1 has its front face gate connected to the front face gate of the transistor P2, and the transistor P2 has its front face gate connected to its drain.
  • Transistors P1 and P2 are for example both RVT transistors. Alternatively, the transistors P1 and P2 are both LVT transistors. Transistors P1 and P2 are for example both thick oxide (DO).
  • the circuit of the figure 1 further comprises a circuit 103 for generating a voltage V of the type PTAT (of the English “Proportional To Absolute Temperature”), that is to say whose value increases when the temperature increases.
  • V of the type PTAT of the English “Proportional To Absolute Temperature”
  • the circuit 103 comprises a first branch comprising a transistor N4 in series with a transistor N5, and a second branch comprising a transistor N6 in series. with an N7 transistor.
  • the transistors N4, N5, N6 and N7 are of the NMOS type.
  • the transistors N4 and N5 are, for example, respectively of the LVT type with thin oxide (SO) and of the LVT type with thick oxide (DO).
  • the transistors N4 and N5 of the first branch are respectively of the LVT type with thin oxide (SO) and type RVT with thick oxide (DO).
  • the transistors N4 and N5 of the first branch are respectively of the RVT type with thin oxide (SO) and of the LVT type with thick oxide (DO).
  • the first branch is a so-called mixed oxide thickness branch (that is to say that its node-side transistor VSS, namely its transistor N4, is a thin-oxide transistor, and that its opposite transistor at the node VSS, namely its transistor N5, is a thick oxide transistor), of which at least one of the two transistors N4 and N5 is of the LVT type.
  • Transistors N6 and N7 are for example both RVT transistors. Alternatively, transistors N6 and N7 are both LVT transistors. Transistors N5 and N6 are thick oxide (DO) transistors. Thus, in this example, the second branch is a branch called thick oxide (that is to say that its two transistors N6 and N7 are thick oxide transistors), the two transistors N6 and N7 are of the same type either LVT or RVT.
  • thick oxide that is to say that its two transistors N6 and N7 are thick oxide transistors
  • the transistor N4 has its source connected to the node VSS and its drain connected to the source of the transistor N5.
  • the transistor N5 has its drain connected to its front face gate.
  • the front face gate of transistor N5 is further connected to the front face gate of transistor N4.
  • the transistor N6 has its source connected to the midpoint of the series association of the transistors N4 and N5, that is to say the source of the transistor N5 and the drain of the transistor N4.
  • the transistor N6 has its drain connected to the source of the transistor N7.
  • the transistor N7 has its drain connected to its front face gate.
  • the front face gate of transistor N7 is further connected to the front face gate of transistor N6.
  • the midpoint of the series association of the N6 and N7 transistors that is to say the source node of the transistor N7 or drain node of the transistor N6 constitutes the supply node of the output voltage V of the circuit 103 (referenced with respect to the node VSS).
  • the circuit 103 further comprises a PMOS transistor P3 connecting the drain of the transistor N5 to the node VDD, and a PMOS transistor P4 connecting the drain of the transistor N7 to the node VDD.
  • the transistor P3 has its drain connected to the drain of the transistor N5, and the transistor P4 has its drain connected to the drain of the transistor N7.
  • the transistors P3 and P4 each have their source connected to the VDD node.
  • Each of the transistors P3 and P4 is mounted to form a current mirror with the transistor P2. More particularly, the transistor P3 has its front face gate connected to the front face gate of the transistor P2, and the transistor P4 has its front face gate connected to the front face gate of the transistor P2.
  • Transistors P3 and P4 are for example both RVT transistors. Alternatively, transistors P3 and P4 are both LVT transistors. Transistors P3 and P4 are for example both thick oxide (DO).
  • the circuit of the figure 1 further comprises a diode-connected transistor N8, in which the CTAT-type bias current I is applied, and a conduction node of which receives the PTAT output voltage V of the circuit 103.
  • the transistor N8 is an NMOS transistor.
  • Transistor N8 is, for example, an RVT transistor, for example a thick oxide (DO) transistor.
  • the source of the transistor N8 is connected to the node supplying the output voltage V of the circuit 103, that is to say to the source node of the transistor N7 and the drain node of the transistor N6 in this example.
  • the drain of the transistor N8 is connected to its front face gate, and to the output node REF of the circuit of the figure 1 .
  • the circuit of the figure 1 further comprises a PMOS transistor P5 connecting the drain of the N8 transistor to the VDD node.
  • the transistor P5 has its drain connected to the drain of the transistor N8, and its source connected to the node VDD.
  • the transistor P5 is mounted to form a current mirror with the transistor P2. More particularly, the transistor P5 has its front face gate connected to the front face gate of the transistor P2.
  • the transistor P5 may be RVT type or LVT type.
  • transistor P5 is thick oxide (DO).
  • the transistors P1, P2, P3, P4 and P5 are for example identical, that is to say of the same type (RVT or LVT, of the same oxide thickness DO or SO) and of substantially the same dimensions.
  • a same bias current I flows in the branch comprising the transistors P1 and N1, and in the branch comprising the transistors P2, N2 and N3.
  • the internal resistance of the transistor N3 increases with the temperature more rapidly than the voltage PTAT seen by the transistor N3, so that the current I (which is the ratio of the voltage across the terminals of the transistor N3 by the internal resistance of the transistor N3) decreases. with the temperature.
  • the bias current I generated by the circuit 101 is copied in the branch comprising the transistors P3, N5 and N4, and in the branch comprising the transistors P4, N7 and N6.
  • a voltage v1 PTAT type is provided on the midpoint of the series association of transistors N4 and N5, and a voltage v2, also of type PTAT but of level greater than v1, is provided on the midpoint of the series association of N6 and N7 transistors.
  • the voltages v1 and v2 are referenced with respect to the VSS node.
  • the output voltage V of the circuit 103 is the voltage v2.
  • the bias current I generated by the circuit 101 is further copied into the branch comprising the transistors P5 and N8.
  • the output voltage V REF of the circuit of the figure 1 is equal to the sum of the gate-source voltage of the transistor N8 and the output voltage V of the circuit 103.
  • the current I tends to decrease, and the threshold voltage of the N8 transistor tends to decrease, which tends to lower the voltage V REF .
  • the output voltage V of the circuit 103 increases with the temperature, which makes it possible to maintain the voltage V REF relatively stable in temperature.
  • the supply voltage V SUPPLY and the dimensions of the transistors of the circuit of the figure 1 are preferably chosen so that, in operation, the transistors P1, P2, P3, P4, P5, N4, N5 and N8 are in the saturation regime, the transistors N1, N2, N6 and N7 are in the conduction regime under the threshold, and the transistor N3 is in linear mode.
  • all the NMOS transistors of the circuit of the figure 1 have their rear face grids connected to ground, that is to say to the VSS node, and all the PMOS transistors of the circuit have their rear face grids connected to the VDD node of application of the high supply potential of the circuit .
  • the described embodiments are however not limited to particular case.
  • all the transistors of the circuit of the figure 1 may have, in operation, their polarized rear face grids at the same reference potential different from the potential of the VSS or VDD node.
  • the distinct transistors of the circuit of the figure 1 may have, in operation, their polarized rear face grids at different potentials.
  • the figure 2 is a diagram illustrating the behavior of the circuit of the figure 1 .
  • the figure 2 represents the evolution as a function of the temperature, in a temperature range from -40 ° C to + 125 ° C, of the bias current I, in nanoamperes, voltages v1 and v2, in mV, and the voltage of output V REF , in mV of the circuit of the figure 1 .
  • the current I decreases substantially linearly with the temperature from a high value of the order of 20.2 nA for a temperature of -40 ° C to a low value of the order of 16.5 nA for a temperature of 125 ° C
  • the voltage v1 increases substantially linearly with temperature from a low value of the order of 172 mV for a temperature of -40 ° C to a high value of the order 215 mV for a temperature of 125 ° C
  • the voltage v2 increases substantially linearly with the temperature from a low value of the order of 280 mV for a temperature of -40 ° C to a high value of the order of 385 mV for a temperature of 125 ° C.
  • the reference voltage V REF evolves in a bell-shaped form between about 928 mV and 934 mV in the temperature range of -40 ° C to + 125 ° C.
  • the figure 3 represents the evolution of the output voltage V REF of the circuit of the figure 1 depending on the temperature, in the temperature range of -40 ° C to + 125 ° C, at the different limits of the variations of parameters of the manufacturing process, in the FDSOI manufacturing technology considered (here 28 nm FDSOI technology).
  • the figure 3 comprises an FSA curve corresponding to the case where the NMOS transistors are faster than normal and the PMOS transistors are slower than normal, an FFA curve corresponding to the case where the NMOS and PMOS transistors are faster than normal, an SFA curve corresponding to the case where the NMOS transistors are slower than normal and the PMOS transistors are faster than normal, an SSA curve corresponding to the case where the NMOS and PMOS transistors are slower than normal, and a TYP curve corresponding to the case where the NMOS and PMOS transistors have an average speed.
  • the vagueness of the circuit of the figure 1 Manufacturing dispersions are of the order of 5.5 mV at 25 ° C for a typical reference voltage of the order of 934 mV, which corresponds to an inaccuracy of 0.5% peak-to-peak.
  • the measurements carried out show that, at a given temperature, the ratio of the standard deviation of the distribution of the reference voltages supplied by the circuits of a batch representative of the manufacturing process variations, to the average reference voltage of the distribution , is of the order of +/- 0.1%.
  • the inventors have determined that the good intrinsic accuracy of the circuit of the figure 1 , that is to say the fact that the reference voltage delivered by the circuit is relatively little dependent on process variations, results mainly from the combination of a circuit 103 for generating a voltage V of the PTAT type, one of which first branch (transistors N4 and N5) is of mixed oxide thickness and comprises at least one transistor (N4 or N5) of type LVT, and a transistor N8 type RVT thick oxide to achieve the output stage of the circuit for generating the reference voltage V REF .
  • the choice of a transistor N3 of the LVT type in the second branch of the circuit 101 for generating the Polarization current I also contributes to increasing the intrinsic accuracy of the circuit.
  • an advantage of the circuit of the figure 1 is that the level of the reference voltage supplied can easily be adjusted to the design by varying the bias current I and the channel width to channel length ratio of the different transistors.
  • the reference voltage supplied by the circuit of the figure 1 may, if necessary, be set at a level close to the supply voltage V SUPPLY .
  • the minimum difference between the supply voltage V SUPPLY and the output voltage V REF corresponds to the minimum drain-source voltage necessary to obtain a good copy of the bias current I by the transistor P5, which can be the order of 200 mV.
  • the circuit of figure 1 comprising only MOS transistors, it requires only a small silicon area for its realization, and has a relatively low power consumption. Regarding the area occupied, a compromise may be chosen between the intrinsic accuracy and the silicon surface according to the needs of the application. Indeed, the higher the W * L surfaces of the MOS transistors of the circuit, the better the intrinsic accuracy of the circuit. With regard to consumption, an advantage of the circuit of the figure 1 That is, since the bias current I is of the CTAT type, the consumption of the circuit does not increase when the temperature increases.
  • circuit 101 for generating a polarization current I described in connection with the figure 1 .
  • circuit 101 may be replaced by any other circuit adapted to generate a bias current I of the CTAT type.
  • the circuit 101 may be replaced by a circuit adapted to generate a bias current I PTAT type.
  • the sizing of the transistors, and in particular the size of the transistor N8, can be adjusted to preserve a good temperature stability of the output voltage.
  • the use of a circuit 101 adapted to generate a bias current I CTAT type is preferable insofar as it limits the overall power consumption of the circuit.
  • circuit 103 for generating a voltage V of the PTAT type described in connection with the figure 1 is not limited to the example of circuit 103 for generating a voltage V of the PTAT type described in connection with the figure 1 .
  • the voltage V applied to the source of the transistor N8 is the voltage v1.
  • the N6 transistor located on the VSS node side can be replaced by a thin oxide transistor, the transistor N7 remaining a thick oxide transistor, and at least one of the two transistors N6 and N7 being an LVT type transistor, the other transistor can be LVT type or RVT.
  • each of the first (transistors N4 and N5) and second (transistors N6 and N7) branches of the circuit 103 is a mixed oxide thickness branch comprising at least one LVT type transistor (as described in the preceding paragraph), and the circuit 103 further comprises a third branch comprising a transistor N9 in series with a transistor N10.
  • transistors N9 and N10 are of NMOS type.
  • the third branch is a branch with thick oxide, that is to say that its two Transistors N9 and N10 are thick oxide (DO) transistors.
  • Transistors N9 and N10 are for example both RVT transistors or both LVT transistors.
  • the transistor N9 has its source connected to the midpoint of the series association of the transistors N6 and N7, that is to say the source of the transistor N7 and the drain of the transistor N6.
  • the transistor N9 has its drain connected to the source of the transistor N10.
  • the transistor N10 has its drain connected to its front face gate.
  • the front face gate of transistor N10 is further connected to the front face gate of transistor N9.
  • the midpoint of the series association of transistors N9 and N10 that is to say the source node of transistor N10 and drain of transistor N9, constitutes the supply node of output voltage V of circuit 103. (referenced to the VSS node).
  • the circuit 103 further comprises a PMOS transistor P6 connecting the drain of the transistor N10 to the VDD node.
  • the transistor P6 has its drain connected to the drain of the transistor N10 and its source connected to the node VDD.
  • Transistor P6 is mounted to form a current mirror with transistor P2. More particularly, the transistor P6 has its front face gate connected to the front face gate of the transistor P2.
  • the transistor P6 is for example RVT type.
  • the transistor P6 is of the LVT type.
  • the transistor P6 is for example thick oxide (DO).
  • Transistor P6 is for example identical to transistors P1, P2, P3, P4 and P5.
  • the diode-connected transistor N8 has its source connected either to the midpoint of the second branch, ie to the source node of the transistor N7 and to the drain of the transistor N6, but to the middle point of the third branch that is, the source node of transistor N10 and drain of transistor N9.
  • the bias current I generated by the circuit 101 is copied in the branch comprising the transistors P3, N5 and N4, in the branch comprising the transistors P4, N7 and N6, and in the branch comprising the transistors P6, N10 and N9.
  • a voltage v1 PTAT type is provided on the midpoint of the series association of transistors N4 and N5
  • a voltage v2, also PTAT but level higher than v1 is provided on the midpoint of the series association of the N6 and N7 transistors
  • a voltage v3 also PTAT but level higher than v2 is provided on the midpoint of the series association of N9 and N10 transistors.
  • the output voltage V of the circuit 103 is the voltage v3.
  • the operation of the circuit of the figure 4 is similar to that of the circuit of the figure 1 except that the output voltage V of the circuit 103 is higher than in the example of the figure 1 .
  • An advantage of the circuit of the figure 4 is that it has an intrinsic accuracy even better than that of the circuit of the figure 1 , i.e., a dependence of its output voltage V REF to the lower process variations than in the example of the figure 1 , in particular because of the increase of the value of the output voltage V of the circuit 103.
  • N9 and N10 are N-channel MOS transistors.
  • a similar (complementary) circuit can be obtained by inverting the conductivity types of all the transistors.

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Abstract

L'invention concerne un circuit FDSOI de génération d'une tension de référence (V REF ), comportant : un circuit (101) de génération d'un courant CTAT (I) ; un circuit (103) de génération d'une tension PTAT (V), comportant une première branche comportant des premier (N4) et deuxième (N5) transistors en série, les grilles de face avant des premier (N4) et deuxième (N5) transistors étant connectées au noeud de conduction du deuxième (N5) transistor opposé au premier transistor (N4) ; un troisième transistor (N8) monté en diode dont un noeud de conduction est connecté à un noeud de sortie du circuit de génération de la tension PTAT et dont l'autre noeud de conduction constitue un noeud de fourniture de la tension de référence (V REF ) ; et un miroir de courant (P2, P3, P5), dans lequel les premier (N4) et deuxième (N5) transistors sont de type LVT, et le troisième transistor (N8) est de type RVT.

Description

    Domaine
  • La présente demande concerne le domaine des systèmes électroniques de façon générale, et vise plus particulièrement un circuit de génération d'une tension de référence.
    • Exposé de l'art antérieur
  • Dans de nombreux systèmes électroniques, on utilise un circuit de génération d'une tension de référence pour produire, à partir d'une tension d'alimentation continue du système, une tension de référence continue indépendante des fluctuations de la tension d'alimentation et indépendante des variations de température. Un tel circuit est généralement intégré dans une puce semiconductrice qui peut être une puce autonome ou qui peut comporter d'autres circuits destinés à mettre en oeuvre d'autres fonctions du système.
  • On a déjà proposé des circuits de génération d'une tension de référence réalisés à base de transistors bipolaires. Un inconvénient de ces circuits est que, pour obtenir une bonne stabilité en température, la tension de référence doit être relativement élevée, typiquement de l'ordre de 1,2 V.
  • Dans certains systèmes électroniques, notamment dans des systèmes à faible tension d'alimentation (par exemple des systèmes destinés à être alimentés sous une tension comprise entre 1,2 V et 4 V), on souhaite pouvoir disposer d'une tension de référence moins élevée, typiquement inférieure à 1 V, par exemple une tension de l'ordre de 0,9 V. Des circuits de génération d'une tension de référence inférieure à 1 V réalisés à base de transistors MOS ont été proposés. Des exemples de tels circuits sont notamment décrits dans les publications suivantes : [1] "A 300 nW, 15 ppm/ C, 20 ppm/V CMOS Voltage Reference Circuit Consisting of Subthreshold MOSFETs", Ken Ueno, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 7, JULY 2009 ; [2] "173nA-7.5ppm/C-771mV-0.03mm2 CMOS Resistorless Voltage Reference", A. Samir, 2011 Faible Tension Faible Consommation (FTFC) ; [3] "A 280NA , 87PPM/oC, HIGH PSRR FULL CMOS VOLTAGE REFERENCE AND ITS APPLICATION", Song QIN, 978-1-4673-1717-7112/$31.00 ©2012 IEEE ; [4] "A Sub-1-V, 10 ppm/ C, Nanopower Voltage Reference generator", Giuseppe De Vita, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 42, NO. 7, JULY 2007 ; [5] "A Sub-1V 32nA Process, Voltage and Temperature Invariant Voltage Reference Circuit", Anvesha A, 2013 26th International Conference on VLSI Design ; et [6] "1.2-V Supply, 100-nW, 1.09-V Bandgap and 0.7-V Supply, 52.5-nW, 0.55-V Subbandgap Reference Circuits for Nanowatt CMOS LSIs", Yuji Osaki, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 48, NO. 6, JUNE 2013.
  • Ces circuits présentent toutefois divers inconvénients. En particulier, ces circuits sont relativement sensibles aux variations de procédé de fabrication, et ont en conséquence une précision intrinsèque relativement faible. En d'autres termes, deux circuits distincts réalisés selon le même procédé peuvent, du fait des dispersions de procédé, générer des tensions de référence distinctes. Dans le circuit décrit dans l'article [1] susmentionné, la variabilité de la tension de référence en fonction des variations de procédé de fabrication est d'ailleurs recherchée et exploitée pour caractériser et compenser les dispersions de procédé.
  • On s'intéresse ici plus particulièrement à la réalisation d'un circuit de génération d'une tension de référence à base de transistors MOS, ce circuit présentant une meilleure précision intrinsèque que les circuits connus, c'est-à-dire fournissant une tension de référence moins dépendante des dispersions de procédé que les circuits connus.
  • On notera que pour garantir que des puces distinctes fournissent bien la même tension de référence, des étapes d'ajustement post fabrication peuvent être prévues. Toutefois, ces étapes, ainsi que la prévision éventuelle de composants d'ajustement sur les puces, engendrent un surcoût d'autant plus élevé que la précision intrinsèque du circuit est faible.
  • Il serait souhaitable de pouvoir disposer d'un circuit de génération d'une tension de référence palliant tout ou partie des inconvénients des circuits connus, et présentant en particulier une meilleure précision intrinsèque que les circuits connus.
    • Résumé
  • Ainsi, un mode de réalisation prévoit un circuit de génération d'une tension de référence réalisé en technologie FDSOI, comportant : un premier circuit de génération d'un courant de polarisation de type CTAT ; un deuxième circuit de génération d'une tension de type PTAT comportant une première branche comportant des premier et deuxième transistors en série, les grilles de face avant des premier et deuxième transistors étant connectées au noeud de conduction du deuxième transistor opposé au premier transistor ; un troisième transistor monté en diode dont un noeud de conduction est connecté à un noeud de fourniture de la tension de sortie du deuxième circuit et dont l'autre noeud de conduction constitue un noeud de fourniture de la tension de référence ; et un miroir de courant imposant, dans le troisième transistor d'une part et dans la première branche d'autre part, des courants proportionnels au courant de polarisation, dans lequel les premier et deuxième transistors sont de type LVT, et le troisième transistor est de type RVT.
  • Selon un mode de réalisation, le premier transistor présente une première épaisseur d'oxyde de grille de face avant, et les deuxième et troisième transistors présentent une deuxième épaisseur d'oxyde de grille de face avant supérieure à la première épaisseur.
  • Selon un mode de réalisation, les premier, deuxième et troisième transistors sont des transistors NMOS, le drain du premier transistor étant connecté à la source du deuxième transistor, le drain du deuxième transistor étant connecté aux grilles des premier et deuxième transistors, et la source du troisième transistor étant connectée à un noeud de fourniture de la tension de sortie du deuxième circuit.
  • Selon un mode de réalisation, le deuxième circuit comprend en outre une deuxième branche comportant des quatrième et cinquième transistors en série, les grilles de face avant des quatrième et cinquième transistors étant connectées au noeud de conduction du cinquième transistor opposé au quatrième transistor, et le noeud de conduction du quatrième transistor opposé au cinquième transistor étant connecté au point milieu de l'association en série des premier et deuxième transistors.
  • Selon un mode de réalisation, le miroir de courant impose dans la deuxième branche un courant proportionnel au courant de polarisation.
  • Selon un mode de réalisation, le point milieu de l'association en série des quatrième et cinquième transistors constitue un noeud de fourniture de la tension de sortie du deuxième circuit.
  • Selon un mode de réalisation, les quatrième et cinquième transistors sont des transistors NMOS, le drain du quatrième transistor étant connecté à la source du cinquième transistor, et le drain du cinquième transistor étant connecté aux grilles des quatrième et cinquième transistors.
  • Selon un mode de réalisation, les quatrième et cinquième transistors sont tous deux de type RVT ou tous deux de type LVT.
  • Selon un mode de réalisation, le premier circuit comprend des sixième et septième transistors montés en miroir de courant, et un huitième transistor connecté en série avec le septième transistor, les sixième et septième transistors étant de même type LVT ou RVT et présentant la même épaisseur d'oxyde de grille de face avant, et le sixième transistor ayant un rapport largeur de canal sur longueur de canal supérieur à celui du septième transistor.
  • Selon un mode de réalisation, le huitième transistor est de type LVT.
  • Selon un mode de réalisation, les sixième, septième et huitième transistors sont de type NMOS.
  • Selon un mode de réalisation, le huitième transistor a sa grille de face avant reliée au noeud de fourniture de la tension de référence.
    • Brève description des dessins
  • Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
    • la figure 1 est un schéma électrique d'un exemple d'un mode de réalisation d'un circuit de génération d'une tension de référence ;
    • la figure 2 est un diagramme illustrant le fonctionnement du circuit de la figure 1 ;
    • la figure 3 est un diagramme représentant la sensibilité du circuit de la figure 1 aux variations de procédé de fabrication ; et
    • la figure 4 est un schéma électrique d'une variante de réalisation du circuit de la figure 1.
    Description détaillée
  • De mêmes éléments ont été désignés par de mêmes références aux différentes figures. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les utilisations qui peuvent être faites des circuits de génération de tension de référence décrits ne sont pas détaillées, les modes de réalisation décrits étant compatibles avec les applications usuelles d'un circuit de génération d'une tension de référence. Sauf précision contraire, les expressions "approximativement", "environ", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la présente description, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices, et le terme "couplé" ou le terme "relié", pour désigner soit une liaison électrique directe (signifiant alors "connecté") soit une liaison via un ou plusieurs composants intermédiaires (résistance, diode, condensateur, etc.).
  • La figure 1 est un schéma électrique d'un exemple d'un mode de réalisation d'un circuit de génération d'une tension de référence.
  • Le circuit de la figure 1 est réalisé à base de transistors MOS en technologie FDSOI (de l'anglais "Fully Depleted Semiconductor On Insulator" - semiconducteur entièrement déplétable sur isolant). Plus particulièrement, les transistors MOS du circuit de la figure 1 sont réalisés dans et sur une structure de type semiconducteur sur isolant comportant un empilement d'un substrat semiconducteur revêtu d'une couche d'un matériau diélectrique, cette couche étant elle-même revêtue d'une couche semiconductrice. Chaque transistor comprend une grille conductrice isolée, appelée grille de face avant, revêtant la face de la couche semiconductrice opposée à la couche diélectrique. La région de formation de canal du transistor est située sous la grille de face avant, dans la couche semiconductrice. Les régions de source et de drain du transistor sont par exemple des régions implantées formées dans la couche semiconductrice, de part et d'autre de la région de formation de canal. Les régions de source et de drain sont respectivement dopées de type P pour un transistor à canal P (PMOS) et dopées de type N pour un transistor à canal N (NMOS). La région de substrat située sous la couche diélectrique, en regard de la région de formation de canal du transistor, est appelée grille de face arrière, et peut être polarisée pour contrôler la tension de seuil du transistor.
  • On considère ici une filière de fabrication en technologie FDSOI dans laquelle on dispose, pour chaque type de conductivité (NMOS et PMOS), de deux types de transistors, appelés respectivement RVT (de l'anglais "Regular Voltage Threshold") et LVT (de l'anglais "Low Voltage Threshold"), présentant, pour des dimensions des grilles de face avant identiques et pour des tensions de polarisation des grilles de face arrière identiques, des tensions de seuil différentes. Plus particulièrement, à dimensions de grille de face avant identiques et à tensions de polarisation de grille de face arrière identiques, les transistors RVT ont une tension de seuil plus élevée que les transistors LVT. Dans cet exemple, pour obtenir des transistors présentant des tensions de seuils différentes, on joue sur le dopage de la région substrat située au contact de la couche diélectrique, en regard de la région de formation de canal du transistor (correspondant à la grille de face arrière du transistor). Plus particulièrement, les transistors LVT comprennent un caisson de même type de conductivité que les régions de source et de drain du transistor, s'étendant dans le substrat, sous la couche diélectrique, en regard de la région de formation de canal du transistor, et les transistors RVT comprennent un caisson de type de conductivité opposé à celui des régions de source et de drain, s'étendant dans le substrat, sous la couche diélectrique, en regard de la région de formation de canal du transistor. A titre de variante, le comportement LVT ou RVT des transistors peut être obtenu en jouant sur un paramètre autre que le dopage de la région de substrat située sous la région de formation de canal du transistor, par exemple en jouant sur le dopage de la grille de face avant du transistor.
  • Par ailleurs, dans cet exemple, on considère une filière de fabrication en technologie FDSOI dans laquelle chacun des quatre types de transistors susmentionnés, à savoir le type NMOS LVT, le type NMOS RVT, le type PMOS LVT et le type PMOS RVT, peut être décliné en deux sous-types, appelés respectivement SO et DO, correspondant à des épaisseurs d'oxyde ou d'isolant de grille de face avant différentes. Plus particulièrement, les transistors de type SO (pour simple oxyde) présentent une première épaisseur d'oxyde de grille de face avant, et les transistors de type DO (pour double oxyde) présentent une deuxième épaisseur d'oxyde de grille de face avant supérieure à la première épaisseur, par exemple deux fois supérieure à la première épaisseur.
  • Le circuit de la figure 1 comprend des bornes ou des noeuds VDD et VSS d'application d'une tension d'alimentation VSUPPLY, et une borne ou un noeud REF de fourniture d'une tension de référence VREF. Dans cet exemple, le noeud VDD est destiné à recevoir le potentiel haut de la tension d'alimentation VSUPPLY, et le noeud VSS est destiné à recevoir le potentiel bas de la tension d'alimentation VSUPPLY. La tension de référence VREF fournie sur le noeud REF est référencée par rapport au noeud VSS, qui correspond par exemple à la masse du circuit.
  • Le circuit de la figure 1 comprend un circuit 101 de génération d'un courant de polarisation I de type CTAT (de l'anglais "Complementary To Absolute Temperature"), c'est-à-dire dont l'intensité diminue lorsque la température augmente. Dans l'exemple représenté, le courant I est généré à partir d'une différence de tensions grille-source entre deux transistors N1 et N2 de même type mais présentant des dimensions différentes. Cette différence de tensions grille-source est appliquée aux bornes d'un transistor N3 fonctionnant en régime linéaire pour générer le courant I. Dans cet exemple, les transistors N1, N2 et N3 sont des transistors NMOS. Les transistors N1 et N2 sont par exemple tous deux des transistors LVT. A titre de variante, les transistors N1 et N2 sont tous deux des transistors RVT. Les transistors N1 et N2 sont par exemple tous deux à oxyde épais (DO). Le transistor N3 est par exemple un transistor NMOS LVT à oxyde épais (DO). Le rapport KN1 entre la largeur de canal WN1 et la longueur de canal LN1 du transistor N1 est différent du rapport KN2 entre la largeur de canal WN2 et la longueur de canal LN2 du transistor N2. A titre d'exemple, le rapport KN1 est inférieur au rapport KN2 de façon que, en fonctionnement, la tension grille-source du transistor N1 soit supérieure à la tension grille-source du transistor N2. Les transistors N1 et N2 sont montés en miroir de courant. Plus particulièrement, le transistor N1 a sa grille de face avant connectée à son drain et a sa source reliée au noeud VSS. La grille de face avant du transistor N2 est connectée à la grille de face avant du transistor N1. La source du transistor N2 est reliée au noeud VSS par l'intermédiaire du transistor N3. Plus particulièrement, le drain du transistor N3 est connecté à la source du transistor N2, et la source du transistor N3 est reliée au noeud VSS. Dans cet exemple, la grille de face avant du transistor N3 est connectée au noeud REF de sortie du circuit.
  • Outre les transistors N1, N2 et N3, le circuit 101 de génération du courant de polarisation I comprend un transistor PMOS P1 reliant le drain du transistor N1 au noeud VDD, et un transistor PMOS P2 reliant le drain du transistor N2 au noeud VDD. Le transistor P1 a son drain connecté au drain du transistor N1, et le transistor P2 a son drain connecté au drain du transistor N2. Le transistor P1 a sa source reliée au noeud VDD, et le transistor P2 a sa source reliée au noeud VDD. Les transistors P1 et P2 sont montés en miroir de courant. Plus particulièrement, le transistor P1 a sa grille de face avant connectée à la grille de face avant du transistor P2, et le transistor P2 a sa grille de face avant connectée à son drain. Les transistors P1 et P2 sont par exemple tous deux des transistors RVT. A titre de variante, les transistors P1 et P2 sont tous deux des transistors LVT. Les transistors P1 et P2 sont par exemple tous deux à oxyde épais (DO).
  • Le circuit de la figure 1 comprend en outre un circuit 103 de génération d'une tension V de type PTAT (de l'anglais "Proportional To Absolute Temperature"), c'est-à-dire dont la valeur augmente lorsque la température augmente.
  • Dans cet exemple, le circuit 103 comprend une première branche comportant un transistor N4 en série avec un transistor N5, et une deuxième branche comportant un transistor N6 en série avec un transistor N7. Dans cet exemple, les transistors N4, N5, N6 et N7 sont de type NMOS.
  • Les transistors N4 et N5 sont par exemple respectivement de type LVT à oxyde mince (SO) et de type LVT à oxyde épais (DO). A titre de variante, les transistors N4 et N5 de la première branche sont respectivement de type LVT à oxyde mince (SO) et de type RVT à oxyde épais (DO). A titre de variante, les transistors N4 et N5 de la première branche sont respectivement de type RVT à oxyde mince (SO) et de type LVT à oxyde épais (DO). Plus généralement, la première branche est une branche dite à épaisseur d'oxyde mixte (c'est-à-dire que son transistor situé côté noeud VSS, à savoir son transistor N4, est un transistor à oxyde mince, et que son transistor opposé au noeud VSS, à savoir son transistor N5, est un transistor à oxyde épais), dont au moins un des deux transistors N4 et N5 est de type LVT.
  • Les transistors N6 et N7 sont par exemple tous deux des transistors RVT. A titre de variante, les transistors N6 et N7 sont tous deux des transistors LVT. Les transistors N5 et N6 sont des transistors à oxyde épais (DO). Ainsi, dans cet exemple, la deuxième branche est une branche dite à oxyde épais (c'est-à-dire que ses deux transistors N6 et N7 sont des transistors à oxyde épais), dont les deux transistors N6 et N7 sont de même type, soit LVT, soit RVT.
  • Le transistor N4 a sa source reliée au noeud VSS et son drain connecté à la source du transistor N5. Le transistor N5 a son drain connecté à sa grille de face avant. La grille de face avant du transistor N5 est en outre connectée à la grille de face avant du transistor N4. Le transistor N6 a sa source connectée au point milieu de l'association en série des transistors N4 et N5, c'est-à-dire à la source du transistor N5 et au drain du transistor N4. Le transistor N6 a son drain connecté à la source du transistor N7. Le transistor N7 a son drain connecté à sa grille de face avant. La grille de face avant du transistor N7 est en outre connectée à la grille de face avant du transistor N6. Le point milieu de l'association en série des transistors N6 et N7, c'est-à-dire le noeud de source du transistor N7 ou noeud de drain du transistor N6, constitue le noeud de fourniture de la tension V de sortie du circuit 103 (référencée par rapport au noeud VSS).
  • Dans cet exemple, le circuit 103 comprend en outre un transistor PMOS P3 reliant le drain du transistor N5 au noeud VDD, et un transistor PMOS P4 reliant le drain du transistor N7 au noeud VDD. Le transistor P3 a son drain connecté au drain du transistor N5, et le transistor P4 a son drain connecté au drain du transistor N7. Les transistors P3 et P4 ont chacun leur source reliée au noeud VDD. Chacun des transistors P3 et P4 est monté de façon à former un miroir de courant avec le transistor P2. Plus particulièrement, le transistor P3 a sa grille de face avant connectée à la grille de face avant du transistor P2, et le transistor P4 a sa grille de face avant connectée à la grille de face avant du transistor P2. Les transistors P3 et P4 sont par exemple tous deux des transistors RVT. A titre de variante, les transistors P3 et P4 sont tous deux des transistors LVT. Les transistors P3 et P4 sont par exemple tous deux à oxyde épais (DO).
  • Le circuit de la figure 1 comprend en outre un transistor N8 monté en diode, dans lequel est appliqué le courant de polarisation I de type CTAT, et dont un noeud de conduction reçoit la tension de sortie V de type PTAT du circuit 103. Dans cet exemple, le transistor N8 est un transistor NMOS. Le transistor N8 est par exemple un transistor RVT, par exemple à oxyde épais (DO). La source du transistor N8 est connectée au noeud de fourniture de la tension de sortie V du circuit 103, c'est-à-dire au noeud de source du transistor N7 et au noeud de drain du transistor N6 dans cet exemple. Le drain du transistor N8 est connecté à sa grille de face avant, et au noeud de sortie REF du circuit de la figure 1. Dans cet exemple, le circuit de la figure 1 comprend en outre un transistor PMOS P5 reliant le drain du transistor N8 au noeud VDD. Le transistor P5 a son drain connecté au drain du transistor N8, et sa source reliée au noeud VDD. Le transistor P5 est monté de façon à former un miroir de courant avec le transistor P2. Plus particulièrement, le transistor P5 a sa grille de face avant connectée à la grille de face avant du transistor P2. Le transistor P5 peut être de type RVT ou de type LVT. A titre d'exemple, le transistor P5 est à oxyde épais (DO). Les transistors P1, P2, P3, P4 et P5 sont par exemple identiques, c'est-à-dire de même type (RVT ou LVT, de même épaisseur d'oxyde DO ou SO) et sensiblement de mêmes dimensions.
  • En fonctionnement, un même courant de polarisation I circule dans la branche comportant les transistors P1 et N1, et dans la branche comportant les transistors P2, N2 et N3. Le transistor N3, fonctionnant en régime linéaire, voit à ses bornes une tension de type PTAT égale à la différence entre la tension grille-source du transistor N1 et la tension grille-source du transistor N2, ce qui fixe la valeur du courant I. La résistance interne du transistor N3 augmente avec la température plus rapidement que la tension PTAT vue par le transistor N3, de sorte que le courant I (qui est le ratio de la tension aux bornes du transistor N3 par la résistance interne du transistor N3) diminue avec la température.
  • Le courant de polarisation I généré par le circuit 101 est recopié dans la branche comportant les transistors P3, N5 et N4, et dans la branche comportant les transistors P4, N7 et N6. Sous l'effet de ce courant, une tension v1 de type PTAT est fournie sur le point milieu de l'association en série des transistors N4 et N5, et une tension v2, également de type PTAT mais de niveau supérieur à v1, est fournie sur le point milieu de l'association en série des transistors N6 et N7. Les tensions v1 et v2 sont référencées par rapport au noeud VSS. Dans cet exemple, la tension V de sortie du circuit 103 est la tension v2.
  • Le courant de polarisation I généré par le circuit 101 est en outre recopié dans la branche comportant les transistors P5 et N8. La tension de sortie VREF du circuit de la figure 1 est égale à la somme de la tension grille-source du transistor N8 et de la tension V de sortie du circuit 103. Lorsque la température augmente, le courant I tend à diminuer, et la tension de seuil du transistor N8 tend à diminuer, ce qui tendrait à faire baisser la tension VREF. Toutefois, la tension V de sortie du circuit 103 augmente avec la température, ce qui permet de maintenir la tension VREF relativement stable en température.
  • La tension d'alimentation VSUPPLY et les dimensions des transistors du circuit de la figure 1 sont de préférence choisis de façon que, en fonctionnement, les transistors P1, P2, P3, P4, P5, N4, N5 et N8 soient en régime de saturation, les transistors N1, N2, N6 et N7 soient en régime de conduction sous le seuil, et le transistor N3 soit en régime linéaire.
  • A titre d'exemple, la tension d'alimentation VSUPPLY est de l'ordre de 1,2 V, et les dimensions des transistors N1, N2, N3, N4, N5, N6, N7 et N8 sont sensiblement comme suit : K N 1 = W N 1 / L N 1 = 2 μm / 15 μm ;
    Figure imgb0001
     K N 2 = W N 2 / L N 2 = 6 μm / 15 μm ;
    Figure imgb0002
     K N 3 = W N 3 / L N 3 = 0 , 17 μm / 2 * 30 μm ;
    Figure imgb0003
     K N 4 = W N 4 / L N 4 = 0 , 34 μm / 30 μm ;
    Figure imgb0004
     K N 5 = W N 5 / L N 5 = 0 , 68 μm / 30 μm ;
    Figure imgb0005
     K N 6 = W N 6 / L N 6 = 0 , 34 μm / 4 μm ;
    Figure imgb0006
     K N 7 = W N 7 / L N 7 = 12 , 24 μm / 4 μm ;
    Figure imgb0007
     et K N 8 = W N 8 / L N 8 = 0 , 34 μm / 30 μm ,
    Figure imgb0008
     où WNi, LNi et KNi désignent respectivement la largeur de canal du transistor Ni, la longueur de canal du transistor Ni, et le rapport largeur de canal sur longueur de canal du transistor Ni, avec i entier allant de 1 à 8. A titre d'exemple, les transistors de type SO (à oxyde mince) sont adaptés à supporter sans dégradation une tension maximale de l'ordre de 1V, et les transistors de type DO sont adaptés à supporter sans dégradation une tension maximale de l'ordre de 1,8 V.
  • A titre d'exemple, tous les transistors NMOS du circuit de la figure 1 ont leurs grilles de face arrière reliées à la masse, c'est-à-dire au noeud VSS, et tous les transistors PMOS du circuit ont leurs grilles de face arrière reliées au noeud VDD d'application du potentiel d'alimentation haut du circuit. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. A titre de variante, tous les transistors du circuit de la figure 1 peuvent avoir, en fonctionnement, leurs grilles de face arrière polarisées à un même potentiel de référence distinct du potentiel du noeud VSS ou VDD. A titre de variante des transistors distincts du circuit de la figure 1 peuvent avoir, en fonctionnement, leurs grilles de face arrière polarisées à des potentiels distincts.
  • La figure 2 est un diagramme illustrant le comportement du circuit de la figure 1. Plus particulièrement, la figure 2 représente l'évolution en fonction de la température, dans une plage de température allant de -40°C à +125°C, du courant de polarisation I, en nanoampères, des tensions v1 et v2, en mV, et de la tension de sortie VREF, en mV du circuit de la figure 1. Comme cela apparaît sur la figure 2, le courant I décroit de façon sensiblement linéaire en fonction de la température depuis une valeur haute de l'ordre de 20,2 nA pour une température de -40°C jusqu'à une valeur basse de l'ordre de 16,5 nA pour une température de 125°C, la tension v1 augmente de façon sensiblement linéaire en fonction de la température depuis une valeur basse de l'ordre de 172 mV pour une température de -40°C jusqu'à une valeur haute de l'ordre 215 mV pour une température de 125°C, et la tension v2 augmente de façon sensiblement linéaire en fonction de la température depuis une valeur basse de l'ordre de 280 mV pour une température de -40°C jusqu'à une valeur haute de l'ordre de 385 mV pour une température de 125°C. La tension de référence VREF évolue selon une forme en cloche entre environ 928 mV et 934 mV dans la plage de température de -40°C à +125°C.
  • Les essais réalisés ont montré que le circuit de la figure 1 présente une très bonne précision intrinsèque par rapport aux circuits existants (c'est-à-dire une quasi-indépendance de la tension de sortie aux variations de procédé), comme cela est illustré notamment par la figure 3.
  • La figure 3 représente l'évolution de la tension de sortie VREF du circuit de la figure 1 en fonction de la température, dans la plage de température allant de -40°C à +125°C, aux différentes limites des variations de paramètres du procédé de fabrication, dans la technologie de fabrication FDSOI considérée (ici la technologie FDSOI 28 nm). Plus particulièrement, la figure 3 comprend une courbe FSA correspondant au cas où les transistors NMOS sont plus rapides que la normale et les transistors PMOS sont plus lents que la normale, une courbe FFA correspondant au cas où les transistors NMOS et PMOS sont plus rapides que la normale, une courbe SFA correspondant au cas où les transistors NMOS sont plus lents que la normale et les transistors PMOS sont plus rapides que la normale, une courbe SSA correspondant au cas où les transistors NMOS et PMOS sont plus lents que la normale, et une courbe TYP correspondant au cas où les transistors NMOS et PMOS ont une vitesse moyenne.
  • Comme cela apparaît sur la figure 3, l'imprécision du circuit de la figure 1 liée aux dispersions de fabrication est de l'ordre de 5,5 mV à 25°C pour une tension de référence typique de l'ordre de 934 mV, ce qui correspond à une imprécision de 0,5 % crête à crête. Les mesures effectuées montrent qu'à une température donnée, le rapport de l'écart type de la distribution des tensions de référence fournies par les circuits d'un lot représentatif des variations de procédé de fabrication, sur la tension de référence moyenne de la distribution, est de l'ordre de +/- 0,1%.
  • Les inventeurs ont déterminé que la bonne précision intrinsèque du circuit de la figure 1, c'est-à-dire le fait que la tension de référence délivrée par le circuit soit relativement peu dépendante des variations de procédé, résulte principalement de la combinaison d'un circuit 103 de génération d'une tension V de type PTAT dont une première branche (transistors N4 et N5) est à épaisseur d'oxyde mixte et comprend au moins un transistor (N4 ou N5) de type LVT, et d'un transistor N8 de type RVT à oxyde épais pour réaliser l'étage de sortie du circuit de génération de la tension de référence VREF. Le choix d'un transistor N3 de type LVT dans la deuxième branche du circuit 101 de génération du courant de polarisation I contribue aussi à augmenter la précision intrinsèque du circuit.
  • Outre sa bonne précision intrinsèque, un avantage du circuit de la figure 1 est que le niveau de la tension de référence fournie peut aisément être ajusté à la conception en jouant sur le courant de polarisation I et sur le rapport largeur de canal sur longueur de canal des différents transistors. En particulier, la tension de référence fournie par le circuit de la figure 1 peut, si besoin, être fixée à un niveau proche de la tension d'alimentation VSUPPLY. En effet, l'écart minimal entre la tension d'alimentation VSUPPLY et la tension de sortie VREF correspond à la tension drain-source minimale nécessaire pour obtenir une bonne recopie du courant de polarisation I par le transistor P5, qui peut être de l'ordre de 200 mV.
  • De plus, le circuit de la figure 1 comportant uniquement des transistors MOS, il ne nécessite qu'une faible surface de silicium pour sa réalisation, et présente une consommation électrique relativement faible. En ce qui concerne la surface occupée, un compromis pourra être choisi entre la précision intrinsèque et la surface de silicium en fonction des besoins de l'application. En effet, plus les surfaces W*L des transistors MOS du circuit seront élevées, meilleure sera la précision intrinsèque du circuit. En ce qui concerne la consommation, un avantage du circuit de la figure 1 est que, du fait que le courant de polarisation I est de type CTAT, la consommation du circuit n'augmente pas lorsque la température augmente.
  • Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se limitent pas à l'exemple de circuit 101 de génération d'un courant de polarisation I décrit en relation avec la figure 1. Plus généralement, le circuit 101 peut être remplacé par tout autre circuit adapté à générer un courant de polarisation I de type CTAT.
  • A titre de variante, le circuit 101 peut être remplacé par un circuit adapté à générer un courant de polarisation I de type PTAT. Dans ce cas, le dimensionnement des transistors, et en particulier le dimensionnement du transistor N8, pourra être ajusté pour préserver une bonne stabilité en température de la tension de sortie. On notera toutefois que l'utilisation d'un circuit 101 adapté à générer un courant de polarisation I de type CTAT est préférable dans la mesure où elle permet de limiter la consommation électrique globale du circuit.
  • De plus, les modes de réalisation décrits ne se limitent pas à l'exemple de circuit 103 de génération d'une tension V de type PTAT décrit en relation avec la figure 1.
  • A titre de variante, on peut notamment prévoir de supprimer la branche comportant les transistors P4, N7 et N6, et de relier la source du transistor N8 directement au point milieu de l'association en série des transistors N4 et N5. Dans ce cas, la tension V appliquée sur la source du transistor N8 est la tension v1.
  • Dans une autre variante, on peut prévoir de remplacer la deuxième branche (transistors N6 et N7) par une branche à épaisseur d'oxyde mixte comportant au moins un transistor LVT. Autrement dit, le transistor N6 situé côté noeud VSS peut être remplacé par un transistor à oxyde mince, le transistor N7 restant un transistor à oxyde épais, et au moins un des deux transistors N6 et N7 étant un transistor de type LVT, l'autre transistor pouvant être de type LVT ou RVT.
  • Dans une autre variante illustrée par la figure 4, chacune des première (transistors N4 et N5) et deuxième (transistors N6 et N7) branches du circuit 103 est une branche à épaisseur d'oxyde mixte comportant au moins un transistor de type LVT (tel que décrit dans le paragraphe précédent), et le circuit 103 comporte en outre une troisième branche comportant un transistor N9 en série avec un transistor N10. Dans cet exemple, les transistors N9 et N10 sont de type NMOS. La troisième branche est une branche à oxyde épais, c'est-à-dire que ses deux transistors N9 et N10 sont des transistors à oxyde épais (DO). Les transistors N9 et N10 sont par exemple tous deux des transistors RVT ou tous deux des transistors LVT.
  • Le transistor N9 a sa source connectée au point milieu de l'association en série des transistors N6 et N7, c'est-à-dire à la source du transistor N7 et au drain du transistor N6. Le transistor N9 a son drain connecté à la source du transistor N10. Le transistor N10 a son drain connecté à sa grille de face avant. La grille de face avant du transistor N10 est en outre connectée à la grille de face avant du transistor N9. Le point milieu de l'association en série des transistors N9 et N10, c'est-à-dire le noeud de source du transistor N10 et de drain du transistor N9, constitue le noeud de fourniture de la tension V de sortie du circuit 103 (référencée par rapport au noeud VSS).
  • Dans cet exemple, le circuit 103 comprend en outre un transistor PMOS P6 reliant le drain du transistor N10 au noeud VDD. Le transistor P6 a son drain connecté au drain du transistor N10 et sa source reliée au noeud VDD. Le transistor P6 est monté de façon à former un miroir de courant avec le transistor P2. Plus particulièrement, le transistor P6 a sa grille de face avant connectée à la grille de face avant du transistor P2. Le transistor P6 est par exemple de type RVT. A titre de variante, le transistor P6 est de type LVT. Le transistor P6 est par exemple à oxyde épais (DO). Le transistor P6 est par exemple identique aux transistors P1, P2, P3, P4 et P5.
  • Dans la variante de la figure 4, le transistor N8 monté en diode a sa source connectée non plus au point milieu de la deuxième branche, c'est-à-dire au noeud de source du transistor N7 et de drain du transistor N6, mais au point milieu de la troisième branche, c'est-à-dire au noeud de source du transistor N10 et de drain du transistor N9.
  • En fonctionnement, le courant de polarisation I généré par le circuit 101 est recopié dans la branche comportant les transistors P3, N5 et N4, dans la branche comportant les transistors P4, N7 et N6, et dans la branche comportant les transistors P6, N10 et N9. Sous l'effet de ce courant, une tension v1 de type PTAT est fournie sur le point milieu de l'association en série des transistors N4 et N5, une tension v2, également de type PTAT mais de niveau supérieur à v1, est fournie sur le point milieu de l'association en série des transistors N6 et N7, et une tension v3 également de type PTAT mais de niveau supérieur à v2 est fournie sur le point milieu de l'association en série des transistors N9 et N10. Dans cet exemple, la tension V de sortie du circuit 103 est la tension v3.
  • Ainsi, le fonctionnement du circuit de la figure 4 est similaire à celui du circuit de la figure 1 à ceci près que la tension de sortie V du circuit 103 est plus élevée que dans l'exemple de la figure 1.
  • Un avantage du circuit de la figure 4 est qu'il présente une précision intrinsèque encore meilleure que celle du circuit de la figure 1, c'est-à-dire une dépendance de sa tension de sortie VREF aux variations de procédé plus faible que dans l'exemple de la figure 1, du fait notamment de l'augmentation de la valeur de la tension de sortie V du circuit 103.
  • Les modes de réalisation décrits ne se limitent pas aux exemples susmentionnés dans lesquels les transistors N1, N2, N3, N4, N5, N6, N7, N8, et, le cas échéant (figure 4), N9 et N10 sont des transistors MOS à canal N. A titre de variante, un circuit similaire (complémentaire) peut être obtenu en inversant les types de conductivité de tous les transistors.

Claims (15)

  1. Circuit de génération d'une tension de référence (VREF) réalisé en technologie FDSOI, comportant :
    un premier circuit (101) de génération d'un courant de polarisation (I) ;
    un deuxième circuit (103) de génération d'une tension (V) de type PTAT comportant une première branche comportant des premier (N4) et deuxième (N5) transistors en série, les grilles de face avant des premier (N4) et deuxième (N5) transistors étant connectées au noeud de conduction du deuxième (N5) transistor opposé au premier transistor (N4) ;
    un troisième transistor (N8) monté en diode dont un noeud de conduction est connecté à un noeud de fourniture de la tension de sortie (V) du deuxième circuit et dont l'autre noeud de conduction constitue un noeud de fourniture de la tension de référence (VREF) ; et
    un miroir de courant (P2, P3, P5) imposant, dans le troisième transistor (N8) d'une part et dans la première branche (N4, N5) d'autre part, des courants proportionnels au courant de polarisation (I),
    dans lequel au moins l'un des premier (N4) et deuxième (N5) transistors est de type LVT, et le troisième transistor (N8) est de type RVT,
    et dans lequel le premier transistor (N4) présente une première épaisseur d'isolant de grille de face avant (SO), le deuxième transistor (N5) et le troisième transistor (N8) présentant une deuxième épaisseur d'isolant de grille de face avant (DO) supérieure à la première épaisseur.
  2. Circuit selon la revendication 1, dans lequel le drain du premier transistor (N4) est connecté à la source du deuxième transistor (N5), le drain du deuxième transistor (N5) étant connecté aux grilles des premier (N4) et deuxième (N5) transistors.
  3. Circuit selon la revendication 1 ou 2, dans lequel la source du troisième transistor (N8) est connectée à un noeud de fourniture de la tension de sortie (V) du deuxième circuit (103).
  4. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel :
    le deuxième circuit (103) comprend en outre une deuxième branche comportant des quatrième (N6) et cinquième (N7) transistors en série, les grilles de face avant des quatrième (N6) et cinquième transistors (N7) étant connectées au noeud de conduction du cinquième transistor (N7) opposé au quatrième transistor (N6), et le noeud de conduction du quatrième transistor (N6) opposé au cinquième transistor (N7) étant connecté au point milieu de l'association en série des premier (N4) et deuxième (N5) transistors ; et
    le miroir de courant (P2, P3, P4, P5) impose dans la deuxième branche (N6, N7) un courant proportionnel au courant de polarisation (I).
  5. Circuit selon la revendication 4, dans lequel le drain du quatrième transistor (N6) est connecté à la source du cinquième transistor (N7), et le drain du cinquième transistor (N7) est connecté aux grilles des quatrième (N6) et cinquième (N7) transistors.
  6. Circuit selon la revendication 4 ou 5, dans lequel les quatrième (N6) et cinquième (N7) transistors ont tous deux une épaisseur d'isolant de grille égale à la deuxième épaisseur, et sont tous deux de type RVT ou tous deux de type LVT.
  7. Circuit selon la revendication 4 ou 5, dans lequel le quatrième transistor (N6) présente une épaisseur d'isolant de grille égale à la première épaisseur, le cinquième transistor (N7) présentant une épaisseur d'isolant de grille égale à la deuxième épaisseur, et dans lequel au moins l'un des quatrième (N6) et cinquième (N7) transistors est de type LVT.
  8. Circuit selon la revendication 7, dans lequel :
    le deuxième circuit (103) comprend en outre une troisième branche comportant des sixième (N9) et septième (N10) transistors en série, les grilles de face avant des sixième (N9) et septième transistors (N10) étant connectées au noeud de conduction du septième transistor (N10) opposé au sixième transistor (N9), et le noeud de conduction du sixième transistor (N9) opposé au septième transistor (N10) étant connecté au point milieu de l'association en série des quatrième (N6) et cinquième (N7) transistors ; et
    le miroir de courant (P2, P3, P4, P5, P6) impose dans la troisième branche (N9, N10) un courant proportionnel au courant de polarisation (I).
  9. Circuit selon la revendication 8, dans lequel le drain du sixième transistor (N9) est connecté à la source du septième transistor (N10), et le drain du septième transistor (N10) est connecté aux grilles des sixième (N9) et septième (N10) transistors.
  10. Circuit selon la revendication 8 ou 9, dans lequel les sixième (N9) et septième (N10) transistors ont tous deux une épaisseur d'isolant de grille égale à la deuxième épaisseur, et sont tous deux de type RVT ou tous deux de type LVT.
  11. Circuit selon l'une quelconque des revendications 1 à 10, dans lequel le premier circuit (101) comprend des huitième (N1) et neuvième (N2) transistors montés en miroir de courant, et un dixième transistor (N3) connecté en série avec le neuvième transistor (N2), les huitième (N1) et neuvième (N2) transistors étant de même type LVT ou RVT et présentant la même épaisseur d'oxyde de grille de face avant, et le huitième transistor (N1) ayant un rapport largeur de canal sur longueur de canal supérieur à celui du neuvième transistor (N2).
  12. Circuit selon la revendication 11, dans lequel le dixième transistor (N3) est de type LVT.
  13. Circuit selon la revendication 11 ou 12, dans lequel les huitième (N1), neuvième (N2) et dixième (N3) transistors sont de type NMOS.
  14. Circuit selon l'une quelconque des revendications 11 à 13, dans lequel le dixième transistor (N3) a sa grille de face avant reliée au noeud de fourniture de la tension de référence (VREF).
  15. Circuit selon l'une quelconque des revendications 1 à 14, dans lequel le premier circuit (101) est adapté à générer un courant de polarisation (I) de type CTAT.
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