TWI741890B - 電壓參考電路與低功率消耗感測器 - Google Patents

電壓參考電路與低功率消耗感測器 Download PDF

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Abstract

揭露一種具有增強的電源抑制比及快速啟動時間的低功率消耗的CMOS電壓基準。參考電壓由SDMT架構產生，以減少對製程、電壓及溫度的依賴性。自偏壓及電容耦合的架構可以在不增加功率消耗的情況下縮短啟動時間，且改善電源抑制比之頻寬。此設計採用CMOS製程實現，實現0.2ms的穩定時間。在相同的功率消耗下，與不具有啟動時間增強的設計相比，此設計改善274倍。在100Hz處測得的電源抑制比為-73.5dB，在-40至130℃的溫度範圍內，平均溫度係數為62ppm/℃。

Description

電壓參考電路與低功率消耗感測器
本發明是有關於一種電壓參考電路，特別是有關於一種能快速啟動且具有高供應電源抑制比(power supply rejection ratio)的自偏壓及電容耦合的參考電路，以及使用其的感測器。
電壓參考電路(reference voltage generating circuit)廣泛應用於各式電子系統中，用以產生與製程、供應電源及溫度變化無關的電壓，以因應更多進階的無電池式之物聯網裝置的應用，如貼片式感測系統及生醫植入器等。因此，設計一個低功率消耗、小面積及免校準的電壓參考電路成為新的需求及挑戰。除了溫度、製程、電壓穩定的要求外，低功耗的電路設計往往導致啟動時間(start-up time)變慢及供應電源抑制降低的問題，此兩項設計指標亦為電路設計嚴苛的考驗。
隨著對自給供電感測器晶片的需求增加，許多論文提出了各種溫度穩定及功率消耗在微瓦(micro watt)等級的電壓參考電路，其中主要包含次帶差參考電路(sub-bandgap reference voltage generating circuit)架構以及互補式金 氧半場效電晶體(complementary metal-oxide-semiconductor field effect transistor，CMOS)架構。
與CMOS架構相比，次帶差參考電路通常具有更大的功率消耗與晶片面積，但具有更好的溫度係數(temperature coefficient，TC)。利用開關切換雙極性接面電晶體(bipolar junction transistor，BJT)的次帶差參考電路可將靜態功率消耗降低到數十奈瓦(nano watt，nW)，但複雜的控制及時脈電路，以及用於抑制雜訊的電容都會顯著增加晶片面積。另外，使用漏電流的混合電壓參考電路結合了CMOS及BJT的特性，同時達到了低功率消耗及低溫度係數的目的，但是寄生二極體的漏電流導致溫度範圍變窄，故無法操作在高溫及低溫的環境。再者，混合電壓參考電路使用了零臨界(zero threshold)電壓的電晶體，使得晶片製造成本提升，也讓製程變異更難控制。
雖然以上這些設計可以實現低功率消耗的電壓參考電路，但是實際設計的關鍵問題是低功率消耗的設計會同時導致頻寬的下降，造成抑制50-60Hz頻帶的干擾耦合出現嚴重的問題。目前的設計在小於100奈瓦的電壓參考電路的供應電源抑制比(power supply rejection ratio，PSRR)在頻帶寬度(bandwidth)上(PSRR小於-50dB的頻帶寬度)是有限的。
另一個問題是低功率消耗操作(小於100nW的操作)使得電源到電壓參考電路之輸出之間存在有大阻抗值，這會使得在電壓切換時所需的時間高達到數十毫秒(millisecond,ms)以上，造成電路在某些需快速切換或反應的應用上，如震動的能量擷取電路(Vibration energy harvesting circuit)、週期性的傳輸電路(duty-cycling communication circuits)會出現問題。
由上述描述可以理解，需要解決的技術問題是提供一種具有低溫度變異、低製程變異、電壓穩定、低功率消耗、小面積及免校準等特性的電壓參考電路，並且所述電壓參考電路需要可改善低功率消耗的電路設計所導致的啟動時間拉長及供應電源抑制比降低的問題。
為了解決上述的習知問題，本發明的實施例提供一種自偏壓及電容耦合之電壓參考電路，其包含電流源電路及核心電路。電流源電路之輸入端連接至第一回授節點，第一回授節點之電壓為參考電壓，且電流源電路之多個輸出端輸出電流源。
核心電路包含第一堆疊式二極連接電路，以及第二堆疊式二極連接電路。第一堆疊式二極連接電路具有二極連接的第一電晶體以及與第一電晶體同型態之第二電晶體，其中第一電晶體及第二電晶體之連接節點輸出臨界電壓之差異值，其中第一堆疊式二極連接電路之輸入端、第一電晶體及第二電晶體之閘極連接電流源電路之輸出端，第二電晶體之輸出端連接至接地端。
第二堆疊式二極連接電路具有二極連接的第三電晶體以及與第三電晶體同型態之第四電晶體，其中第三電晶體及第四電晶體之連接節點輸出參考電壓，第二堆疊式二極連接電路之輸入端、第三電晶體及第四電晶體之閘極連接電流源電路之另一輸出端，第四電晶體之輸出端及電流源電路之輸入端之間具有第二回授節點。
根據本發明的實施例，電流源電路包含疊接電流鏡電路。
根據本發明的實施例，疊接電流鏡電路包含第一輸出電路、第二輸出電路及輸入電路。第一輸出電路包含第一P型電晶體及第二P型電晶體， 第一P型電晶體之源極連接至操作電壓。第二P型電晶體串接第一P型電晶體，且第二P型電晶體輸出電流源至第一堆疊式二極連接電路。
第二輸出電路包含第三P型電晶體及第四P型電晶體，第三P型電晶體之源極連接至操作電壓。第四P型電晶體串接第三P型電晶體，且第四P型電晶體輸出電流源至第二堆疊式二極連接電路，且第四P型電晶體之閘極連接至第二P型電晶體之閘極。
輸入電路包含第五P型電晶體、第六P型電晶體、第五N型電晶體及第六N型電晶體。第五P型電晶體之汲極連接至操作電壓，且第五P型電晶體之閘極連接至第三P型電晶體之閘極，以及第一P型電晶體之閘極。
第六P型電晶體之閘極連接第二回授節點，且第六P型電晶體及第五P型電晶體之串接節點連接至第五P型電晶體之閘極。
第五N型電晶體之閘極連接第四電晶體之閘極。
第六N型電晶體之閘極連接第一回授節點，且第六N型電晶體及第五N型電晶體之串接節點連接至第三回授節點，且第三回授節點連接至第四P型電晶體之閘極以及第二P型電晶體之閘極，且第六N型電晶體之源極連接至接地端。
根據本發明的實施例，電壓參考電路進一步包含第一耦合電容及第二耦合電容。第一耦合電容之兩端在第五N型電晶體之閘極以及第五N型電晶體及第六P型電晶體之串接節點之間耦合。
第二耦合電容之兩端在第五N型電晶體及第六P型電晶體之串接節點以及第一輸出電路及第一堆疊式二極連接電路之間耦合。
根據本發明的實施例，電壓參考電路進一步包含第三耦合電容，第三耦合電容在第四P型電晶體之閘極及第二P型電晶體之閘極，以及接地端之間耦合，且第三耦合電容之高電壓端耦合至第三回授節點，且第三耦合電 容之高電壓端經由第三回授節點，連接至第六N型電晶體及第五N型電晶體之串接節點。
根據本發明的實施例，第二耦合電容之電容值大於第一耦合電容之電容值。
根據本發明的實施例，第三電晶體及第四電晶體之尺寸及臨界電壓相同。
根據本發明的實施例，電壓參考電路不包含雙極性接面電晶體。
基於上述目的，本發明的實施例也提供一種堆疊式二極連接架構之電壓參考電路，其包含電流源電路、第一電晶體以及第二電晶體。電流源電路之輸入端連接至操作電壓，且電流源電路輸出電流源。
第一電晶體之汲極連接電流源電路之輸出端。第二電晶體串接第一電晶體，且第二電晶體之源極連接至接地端，其中第二電晶體及第一電晶體之串接節點輸出參考電壓，且第二電晶體及第一電晶體之閘極連接至電流源電路之輸出端，其中第一電晶體的閘極氧化層厚度小於第二電晶體的閘極氧化層厚度。
根據本發明的實施例，第一電晶體及第二電晶體為同型態。
基於上述目的，本發明的實施例也提供一種低功率消耗感測器，適用於無電池式物聯網裝置，低功率消耗感測器包含上述之電壓參考電路。
根據本發明的實施例，低功率消耗感測器為貼片式感測器或生醫植入器。
承上所述，本發明之自偏壓及電容耦合之電壓參考電路，以及堆疊式二極連接架構之電壓參考電路具有以下優點：
(1)藉由堆疊式二極連接架構之電壓參考電路，可以用兩個電晶體的臨界電壓差異值提升溫度的穩定性，且降低製程變異的影響與電源靈敏度。
(2)藉由堆疊式二極連接架構之電壓參考電路，可以提升電流源的電阻，抑制操作電壓至輸出的參考電壓之間的電源干擾。
(3)由於在電路架構中不使用雙極性接面電晶體，可以有效降低功率消耗及晶片面積。
(4)使用自偏壓回授的迴路，免去傳統啟動電路的額外功率消耗及面積，還能避免啟動電路的漏電流影響電路的溫度表現。
(5)藉由耦合電容，能夠縮短啟動時間至0.2毫秒，且可以將頻寬延伸至100Hz，用以抑制來自市面電源的50-60Hz頻帶上的干擾。
10、20:電壓參考電路
100、ID:電流源電路
200:核心電路
400:低功率消耗感測器
A、B、C、D、E:節點
C1、C2、C3:耦合電容
F1、F2、F3:回授節點
GND:接地端
IP1、IP3、IP5:電流源
MN1、MN2、MN3、MN4、MN5、MN6:N型電晶體
MP1、MP2、MP3、MP4、MP5、MP6:P型電晶體
R、R1、R2、RS:電阻
VDD:操作電壓
VREF:參考電壓
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本發明之實施例的自偏壓及電容耦合之電壓參考電路示意圖。
第2圖為根據本發明之實施例的自偏壓及電容耦合之電壓參考電路的簡化模型示意圖。
第3圖為根據本發明之實施例的堆疊式二極連接架構之電壓參考電路示意圖。
第4圖為根據本發明之實施例的包含自偏壓及電容耦合之電壓參考電路的低功率消耗感測器。
以下根據第1圖至第4圖，說明本發明的實施方式。所做說明並非為限制本發明的實施方式，而僅為本發明之實施例。
參閱第1圖，其為根據本發明之實施例的自偏壓及電容耦合之電壓參考電路示意圖。如圖所示，自偏壓及電容耦合之電壓參考電路10包含電流源電路100以及核心電路200。電流源電路100之輸入端連接至第一回授節點F1，其中第一回授節點F1之電壓為參考電壓VREF，且電流源電路100之輸出端輸出電流源(IP1、IP3及IP5)。
核心電路200包含第一堆疊式二極連接電路，以及第二堆疊式二極連接電路。第一堆疊式二極連接電路具有二極連接(代表閘極與汲極連接)之第一電晶體MN1，以及與第一電晶體MN1同型態的第二電晶體MN2，其中第一電晶體MN1及第二電晶體MN2之連接節點輸出臨界電壓之差異值，其中第一堆疊式二極連接電路之輸入端(代表第一電晶體MN1的汲極)、第一電晶體MN1及第二電晶體MN2之閘極連接電流源電路100之輸出端(代表電流源IP1)，第二電晶體MN2之輸出端(代表源極)連接至接地端GND。
第二堆疊式二極連接電路具有二極連接(代表閘極與汲極連接)的第三電晶體MN3，以及與第三電晶體MN3同型態的第四電晶體MN4，其中第三電晶體MN3及第四電晶體MN4之連接節點輸出參考電壓VREF，第二堆疊式二極連接電路之輸入端(代表第三電晶體MN3的汲極)、第三電晶體MN3及第四電晶體MN4之閘極連接電流源電路100之另一輸出端(代表電流源IP3)，第四電晶 體MN4之輸出端(代表第四電晶體MN4的源極)及電流源電路100的輸入端之間具有第二回授節點F2。
首先詳述以上的第一堆疊式二極連接電路，操作於次臨界區域的電晶體電流(ID)公式如式(1)：
Figure 109142145-A0305-02-0010-1
 其中μ n 代表N型電晶體的載子移動率，C ox 為電晶體之閘極氧化電容，W與L分別為電晶體寬度與通道長度，m為斜率參數，V T 為熱電壓，V TH 為電晶體臨界電壓，V GS 為電晶體之閘極與源極之間的相對電壓差，以及V DS 為電晶體之汲極與源極之間的相對電壓差。
因此，若將第一電晶體MN1及第二電晶體MN2之二極連接節點輸出的電壓作為參考電壓VREF，可以由以下公式(2)表示：
Figure 109142145-A0305-02-0010-2
 其中下標為t之參數對應到第一電晶體MN1，下標為b之參數對應到第二電晶體MN2。舉例來說，第一電晶體MN1可以是閘極氧化層厚度相對於第二電晶體MN2較薄的電晶體。
在上述公式(2)中，第一項代表的是參考電壓中，與絕對溫度成反比(complementary-to-absolute-temperature，CTAT)的部分，代表利用第一電晶體MN1及第二電晶體MN2的臨界電壓的差異值調整參考電壓。
由於使用的第一電晶體MN1及第二電晶體MN2為同型態電晶體，因此在操作環境的溫度變化時，兩個電晶體的臨界電壓差可以有效的降低對溫度的依賴性，使得參考電壓對溫度的效應減小。並且，當製程變動時，第一電晶體MN1及第二電晶體MN2的臨界電壓有相同方向的變化，可以減少製程對參考電壓的影響。經模擬驗證，第一電晶體MN1及第二電晶體MN2的臨界電 壓的差異值在快速(FF)、典型(TT)及慢速(SS)三種製程範圍之間僅有29mV的變化。
在上述公式(2)中，第二項代表的是參考電壓中，與絕對溫度成正比(proportional-to-absolute-temperature，PTAT)的部分，代表參考電壓可以由熱電壓V T 調整，其中參數W與L分別代表電晶體的尺寸參數，即寬度(width)與通道長度(length)。
在上述公式(2)中，第三項代表的是參考電壓中，與第一電晶體MN1及第二電晶體MN2的尺寸相關造成的斜率參數m，利用適當的電晶體比例達到一階線性的溫度補償。因此，此設計能夠穩定操作在-40℃至130℃的溫度範圍。
根據本發明的實施例，電流源電路100包含疊接電流鏡電路。藉由此架構，第一回授節點F1可以產生較穩定的電流源IP5，再經由疊接電流鏡電路複製出電流源IP3及IP1。
根據本發明的實施例，疊接(cascode)電流鏡電路包含第一輸出電路、第二輸出電路及輸入電路。第一輸出電路包含第一P型電晶體MP1及第二P型電晶體MP2，第一P型電晶體MP1之源極連接至操作電壓VDD，第二P型電晶體MP2串接第一P型電晶體MP1，且第二P型電晶體MP2輸出電流源IP1至第一堆疊式二極連接電路。
第二輸出電路包含第三P型電晶體MP3及第四P型電晶體MP4，第三P型電晶體MP3之源極連接至操作電壓VDD，第四P型電晶體MP4串接第三P型電晶體MP3，且第四P型電晶體MP4輸出電流源IP1至第二堆疊式二極連接電路，且第四P型電晶體MP4之閘極連接至第二P型電晶體MP2之閘極。
輸入電路包含第五P型電晶體MP5、第六P型電晶體MP6、第五N型電晶體MN5及第六N型電晶體MN6。第五P型電晶體MP5之汲極連接至操作 電壓VDD，且第五P型電晶體MP5之閘極連接至第三P型電晶體MP3之閘極，以及第一P型電晶體MP1之閘極。
第六P型電晶體MP6之閘極連接第二回授節點F2，且第六P型電晶體MP6及第五P型電晶體MP5之串接節點連接至第五P型電晶體MP5之閘極。
第五N型電晶體MN5之閘極連接第四電晶體MN4之閘極。
第六N型電晶體MN6之閘極連接第一回授節點F1，且第六N型電晶體MN6及第五N型電晶體MN5之串接節點連接至第三回授節點F3，且第三回授節點F3連接至第四P型電晶體MP4之閘極，以及連接至第二P型電晶體MP2之閘極(即，有一複製回授路徑回授給第四P型電晶體MP4及第二P型電晶體MP4)，且第六N型電晶體MN6之源極連接至接地端GND。上述第五N型電晶體MN5及第六N型電晶體MN6之間的連接節點、第二P型電晶體MP2的閘極，以及第四P型電晶體MP4的閘極之間的路徑，與第一電晶體MN1及第二電晶體MN2之間的連接節點、第六P型電晶體MP6的閘極之間的路徑，皆是類似概念的回授路徑之架構。
上述的電路架構中，自偏壓的回授確保電壓參考電路10的啟動，當接通電源後，處於低壓狀態的兩點(A與B)會快速打開電路，然後B的電壓經過交叉耦合迴路後會快速降低，從而避免零電流狀態。在低功率消耗電壓參考電路10設計中，加入傳統的啟動電路會增加額外的功耗，使用交叉耦合迴路不僅免去啟動電路，還避免因啟動電路產生的漏電流影響電路的溫度係數表現。
綜合第1圖之設計，可以得到以下參考電壓公式(3)：
Figure 109142145-A0305-02-0012-3
 其中下標為N1、N2、N3及N4的參數，分別對應到第一電晶體、第二電晶體、第三電晶體及第四電晶體。
由以上公式(3)得知，藉由調整各電晶體尺寸及臨界電壓差，可以得到與溫度無關的參考電壓。
以下描述電源靈敏度：供應電源變化抑制能力是參考電壓電路性能的決定性參數之一。然而在降低功率消耗的同時，通常也會導致供應電源變化抑制能力下降。
由於斜率參數m的影響，使得電源靈敏度並非為零，需讓電流源的輸出電阻增加，來提升電源變化的影響，因此使用上述的疊接電流鏡架構，以提升阻抗值。以下描述供應電源抑制比的公式(4)：
Figure 109142145-A0305-02-0013-7
 其中轉導(transconductance，
Figure 109142145-A0305-02-0013-9
)，在實際情況下，因為兩顆電晶體的尺 寸為了溫度補償而設計不一致，導致兩顆電晶體的斜率參數m不同，即第一電晶體MN1之g mt 不會等於第二電晶體MN2之g mb ，使得電源靈敏度在實際情況下並非為零。
選擇第一電晶體MN1及第二電晶體MN2的斜率參數，舉例來說，第一電晶體MN1的斜率參數為第二電晶體MN2的斜率參數的90%，且對應上述電流源的電阻皆相同的情形下，電源靈敏度可以增加20dB。
以下描述供應電源抑制比的頻寬及啟動時間的改善：根據本發明的實施例，電壓參考電路10進一步包含第一耦合電容C1及第二耦合電容C2，第一耦合電容C1之兩端在第五N型電晶體MN5之閘極，以及第五N型電晶體MN5及第六P型電晶體MP6之串接節點之間耦合。
第二耦合電容C2之兩端在第五N型電晶體MN5及第六P型電晶體MP6之串接節點，以及第一輸出電路及第一堆疊式二極連接電路之間耦合。
由第1圖中可以得知，節點C至節點D及節點E之間，分別增加第一耦合電容C1及第二耦合電容C2，能將電源電壓快速變化的訊號耦合到核心電路200，因此可以有效縮短啟動時間至1毫秒以下。
參閱第2圖，其為根據本發明之實施例的自偏壓及電容耦合之電壓參考電路的簡化模型示意圖。如圖所示，電流源電路100中的電阻RS對應至第五P型電晶體MP5及第六P型電晶體MP6的部分，電阻R1對應至第三P型電晶體MP3及第四P型電晶體MP4的部分，以及電阻R2對應至第一P型電晶體MP1及第二P型電晶體MP2的部分，而C1及C2即是對應R1與R2的等效電容。
接著，從比較直覺的觀點來看，第一耦合電容C1及第二耦合電容C2分別製造了從電源到VREF的超前及滯後路徑，並且從第2圖中可以得知路徑對稱，兩者對於電源擾動的衰減是相似的。因此當第二耦合電容C2相對第一耦合電容C1作變動時，兩者對於電源擾動的衰減發生改變，影響供應電源抑制比的頻寬。
根據本發明的實施例，電壓參考電路10進一步包含第三耦合電容C3，第三耦合電容C3在第四P型電晶體MP4之閘極，以及接地端GND之間耦合，且第三耦合電容C3之高電壓端連接至第三回授節點F3，並通過第三回授節點F3耦合至第六N型電晶體MN6及第五N型電晶體MN5之串接節點。
上述第三耦合電容C3的加入，舉例來說，可以是1.2微微法拉(pF)，將有效的改善節點B在電壓參考電路10啟動後的轉態電壓的穩定度。
根據本發明的實施例，第二耦合電容C2之電容值大於第一耦合電容C1之電容值。舉例來說，第一耦合電容C1為45飛法拉(fF)，且第二耦合電容C2為450飛法拉(fF)。
上述第一耦合電容C1及第二耦合電容C2的不同，使得兩者對於電源擾動的衰減發生相位差，並且在相位差為180度時，產生缺角(notch)的特性，擴展了供應電源抑制比的頻寬至100Hz，用以抑制來自市面電源的50至60Hz頻帶上的干擾。
根據本發明的實施例，第三電晶體MN3及第四電晶體MN4之尺寸及臨界電壓不相同。如此一來，在相同操作電壓VDD之下，欲輸出不同的參考電壓VREF，只需要由第一電晶體MN1及第二電晶體MN2的臨界電壓及尺寸調整。
根據本發明的實施例，電壓參考電路10不包含雙極性接面電晶體。本發明的實施例提出的電路架構可以用180奈米的CMOS製程實現，總面積僅5900平方微米，且消耗的功率為1.8奈瓦，因此，可減少晶片面積及功率。
參閱第3圖，其為第3圖為根據本發明之實施例的堆疊式二極連接架構之電壓參考電路示意圖。如圖所示，本發明的實施例也提供一種堆疊式二極連接架構之電壓參考電路20，包含電流源電路ID、第一電晶體MN1以及第二電晶體MN2。電流源電路ID之輸入端連接至操作電壓VDD，且電流源電路ID輸出電流源。
第一電晶體MN1之汲極連接電流源電路ID之輸出端。
第二電晶體MN2串接第一電晶體MN1，且第二電晶體MN2之源極連接至接地端GND，其中第二電晶體MN2及第一電晶體MN1之串接節點輸出參考電壓VREF，且第二電晶體MN2及第一電晶體MN1之閘極連接至電流源電路ID之輸出端。
上述電壓參考電路20，為電壓參考電路10之實施例的修改，可以得到更為簡化的電路結構。
根據本發明的實施例，第一電晶體MN1及第二電晶體MN2為同型態。與上述實施例類似，相同型態的電晶體在溫度變化時，臨界電壓的變化為相同方向，對輸出電壓的影響可以有效降低。
參閱第4圖，其為根據本發明之實施例的包含自偏壓及電容耦合之電壓參考電路的低功率消耗感測器。如圖所示，本發明的實施例也提供一種低功率消耗感測器400，適用於無電池式物聯網裝置，低功率消耗感測器包含以上所述之電壓參考電路10或20。
根據本發明的實施例，低功率消耗感測器可以是貼片式感測器或生醫植入器。此類感測器或植入器多為無電池式的應用裝置，且需要本發明的實施例所提供的低功率消耗，小面積及免校準的電壓參考電路10或20。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之修改或變更，均包含於後附之申請專利範圍中。
10:電壓參考電路
100:電流源電路
200:核心電路
A、B、C、D、E:節點
C1、C2、C3:耦合電容
F1、F2、F3:回授節點
GND:接地端
IP1、IP3、IP5:電流源
MN1、MN2、MN3、MN4、MN5、MN6:N型電晶體
MP1、MP2、MP3、MP4、MP5、MP6:P型電晶體
R:電阻
VDD:操作電壓
VREF:參考電壓

Claims (10)

  1. 一種自偏壓及電容耦合之電壓參考電路，包含：一電流源電路，該電流源電路之一輸入端連接至一第一回授節點，該第一回授節點之電壓為一參考電壓，且該電流源電路之多個輸出端輸出多個電流源；一核心電路，其包含：一第一堆疊式二極連接電路，具有二極連接的一第一電晶體，以及與該第一電晶體同型態之一第二電晶體，其中該第一電晶體及該第二電晶體之連接節點輸出一臨界電壓差異值，其中該第一堆疊式二極連接電路之輸入端、該第一電晶體及該第二電晶體之閘極連接該電流源電路之該等輸出端的其中一個，其中該第二電晶體之輸出端連接至一接地端；以及一第二堆疊式二極連接電路，具有二極連接的一第三電晶體以及與該第三電晶體同型態之一第四電晶體，其中該第三電晶體及該第四電晶體之二極連接節點輸出該參考電壓，其中該第二堆疊式二極連接電路之輸入端、該第三電晶體及該第四電晶體之閘極連接該電流源電路之該等輸出端的其中另一個，其中該第四電晶體之源極及該電流源電路之一另一輸入端之間具有一第二回授節點。
  2. 如請求項1所述之電壓參考電路，其中該電流源電路包含一疊接電流鏡電路。
  3. 如請求項2所述之電壓參考電路，其中該疊接電流鏡電路包含：一第一輸出電路，包含： 一第一P型電晶體，該第一P型電晶體之源極連接至一操作電壓；以及一第二P型電晶體，串接該第一P型電晶體，且該第二P型電晶體輸出該等電流源的其中一個至該第一堆疊式二極連接電路；一第二輸出電路，包含：一第三P型電晶體，該第三P型電晶體之源極連接至該操作電壓；以及一第四P型電晶體，串接該第三P型電晶體，且該第四P型電晶體輸出該等電流源的其中另一個至該第二堆疊式二極連接電路，且該第四P型電晶體之閘極連接至該第二P型電晶體之閘極；以及一輸入電路，包含：一第五P型電晶體，該第五P型電晶體之源極連接至該操作電壓，且該第五P型電晶體之閘極連接至該第三P型電晶體之閘極，以及該第一P型電晶體之閘極；一第六P型電晶體，該第六P型電晶體之閘極連接該第二回授節點，且該第六P型電晶體及該第五P型電晶體之串接節點連接至該第五P型電晶體之閘極；一第五N型電晶體，該第五N型電晶體之閘極連接該第四電晶體之閘極；以及一第六N型電晶體，該第六N型電晶體之閘極連接該第一回授節點，且該第六N型電晶體及該第五N型電晶體之串接節點連接至一第三回授節點，且該第三回授節點連接至該第四P型電晶體之閘極，以及連接 至該第二P型電晶體之閘極，且該第六N型電晶體之源極連接至該接地端。
  4. 如請求項3所述之電壓參考電路，進一步包含：一第一耦合電容，該第一耦合電容之兩端在該第五N型電晶體之閘極，以及該第五N型電晶體及該第六P型電晶體之串接節點之間耦合；以及一第二耦合電容，該第二耦合電容之兩端在該第五N型電晶體及該第六P型電晶體之串接節點，以及該第一輸出電路及該第一堆疊式二極連接電路之間耦合。
  5. 如請求項4所述之電壓參考電路，進一步包含：一第三耦合電容，該第三耦合電容在該第四P型電晶體之閘極及第二P型電晶體之閘極，以及該接地端之間耦合，且該第三耦合電容之一高電壓端耦合至該第三回授節點，且該高電壓端經由該第三回授節點，連接至該第六N型電晶體及該第五N型電晶體之串接節點。
  6. 如請求項4所述之電壓參考電路，其中該第二耦合電容之電容值大於該第一耦合電容之電容值。
  7. 如請求項1所述之電壓參考電路，其中該第三電晶體及該第四電晶體之尺寸及臨界電壓不相同。
  8. 如請求項1所述之電壓參考電路，其中該電壓參考電路由多個MOS電晶體構成。
  9. 一種低功率消耗感測器，適用於無電池式物聯網裝置，該低功率消耗感測器包含如請求項1至請求項8之中任一項所述之電壓參考電路。
  10. 如請求項9所述之低功率消耗感測器，其中該低功率消耗感 測器為一貼片式感測器或一生醫植入器。
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