EP1966819A1 - Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain - Google Patents

Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain

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Publication number
EP1966819A1
EP1966819A1 EP06830845A EP06830845A EP1966819A1 EP 1966819 A1 EP1966819 A1 EP 1966819A1 EP 06830845 A EP06830845 A EP 06830845A EP 06830845 A EP06830845 A EP 06830845A EP 1966819 A1 EP1966819 A1 EP 1966819A1
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EP
European Patent Office
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block
gate
insulating
semiconductor
cavity
Prior art date
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Ceased
Application number
EP06830845A
Other languages
German (de)
English (en)
Inventor
Thomas Ernst
Christian Isheden
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of EP1966819A1 publication Critical patent/EP1966819A1/fr
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around

Definitions

  • the present invention relates to the field of integrated circuits, and more particularly to that of transistors, and aims to present a
  • microelectronic device having in particular a multi-branched channel structure, or a multi-channel structure, and a grid called “embedding" coast or uniform critical dimension and means for isolating this grid of
  • the invention also comprises a method of
  • a conventional transistor structure is generally formed on a substrate, for example of the SOI (SOI) type.
  • SOI SOI
  • Silicon-on-insulator a source region and a drain region, for example in the form of first and second semiconductor regions respectively, connected together by a third semiconductor structure.
  • No. 6,855,588 discloses, for example, a transistor having a particular gate, called a "trigate".
  • the gate of this transistor is formed above and on the flanks, of a parallelepiped semiconductor bar, so as to obtain a region of overlap of the gate on the larger channel compared to a conventional MOS transistor, a zone large recovery for obtaining improved control of channel conduction, especially for grids of nanoscale dimensions.
  • GAAs wraparound transistors
  • US 2004/0063286 A1 discloses a transistor comprising such a type of gate.
  • This transistor is provided with a channel structure, formed of superimposed parallelepiped semiconductor bars, and made so that an opening exists between the bars.
  • the semi-bars parallelepipedic conductors are also surrounded over a part of their length, a gate material filling the openings between the bars.
  • the realization of the grid "enrobante” uses a microelectronic process Damascene type.
  • the grid structure obtained using such a method has overlapping parasitic capacitances ("overlap" in the English terminology) between the gate and the source and drain regions, which adversely affect the electrical performance of the transistor. .
  • the object of the present invention is to present a microelectronic device having in particular a multi-branched channel structure, or a multi-channel structure, and a so-called “embedding" grid with uniform ribs, as well as means for isolate the grid of source and drain regions.
  • the invention relates to a microelectronic device comprising: - a support, an etched stack of thin layers resting on the support and comprising: at least a first block and at least a second block, in which, respectively, at least one drain region and at least one source region are capable of being formed, one or more bars semi ⁇ conductors connecting a first zone of the first block and another of the second block area, semi ⁇ conductor bars being capable of forming a channel transistor or a transistor channel with several branches, or more channels transistors,
  • a gate at least partially encasing said bars and situated between said first block and said second block; at least one first insulating zone formed against at least one sidewall of the first block;
  • the first insulating zone and the second insulating zone may rest on the support.
  • the semi-conducting bars can pass through the first insulating zone and the second insulating zone.
  • the stack may be based on a dielectric layer of a semiconductor-on-insulator type substrate, for example of the SOI type (SOI for "Silicon On Insulator” or "Silicon on Insulator”).
  • SOI SOI for "Silicon On Insulator” or "Silicon on Insulator”
  • the first insulating zone and the second insulating zone may possibly rest on the dielectric layer of the support.
  • At least one of said semiconductor bars or each of the semiconductor bars is suspended above the support between said first block and said second block, and / or is separated or disjoint from the support.
  • At least two of said semiconductor bars can be aligned in a direction parallel to the main plane of the support.
  • the device may comprise, among said semiconductor bars, at least two disjoint semiconductor bars, and aligned in a direction forming a non-zero angle with the main plane of the support.
  • the stack including said first block and said second block can be formed of at least one layer based on a first semi ⁇ conductive material, and at least one layer based on a second material, different the first semi ⁇ conductive material.
  • the stack and in particular the first block and the second block, can be formed of an alternation of layers based on a first semiconductor material and layers based on a second material, different from the first semiconductor material.
  • Said second material may be chosen so that it can be selectively etched with respect to the first material.
  • Said second material may have a doping different from the first material and / or be based on a semiconductor different from the first material, and / or have a stoichiometry different from that of the first material.
  • the second material or / and the first material may be a given semiconductor comprising an additive, the additive being formed of atoms of different size from that of said semiconductor, the additive being formed of atoms smaller than the atoms of said given semiconductor for example when said given semi-conductor is constrained in biaxial compression in the plane of the support, or being formed of atoms larger than the atoms of said given semiconductor, for example when said semi ⁇ given conductor is biaxially tensile strained in the plane of the support.
  • the additive may be, for example, in the form of carbon or boron atoms.
  • the presence of such an additive in the first material or in the second material may make it possible to compensate for the stress that one of the said first material and the second material applies to the other of the first material and the second material, and to make it possible to have a stack with a number of thin layers, without the electrical properties of the device being altered.
  • the first insulating zone and the second insulating zone may be separated between the first block and the second block by a constant distance equal to the critical dimension of the grid.
  • critical dimension will be understood to mean the minimum dimension of a geometric pattern produced in a thin layer or in a stack of thin layers, except for the size or dimensions defined by the thickness of this thin layer. or this stack of thin layers.
  • the invention relates to a method for producing a microelectronic device comprising the steps of: a) forming from a stack of thin layers on a support, the stack comprising at least two successive layers respectively based on at least a first semiconductor material and at least a second material, different from the first material, at least a first block for forming at least one transistor source region, and at least one at least one second block for forming at least one transistor drain region and at least one structure connecting said first block and said second block, b) forming, in a region between the first block and the second semiconductor of at least one first insulating zone against a flank of said first block and at least one second insulating zone against a flank of the second block, and at least one cavity comprising at least one grid pattern between the first insulating zone and the second insulating zone, c) selective removal, in the cavity, of the second material vis-à-vis the first semiconductor material, d) deposit in the cavity at least one gate dielectric and at least one gate material.
  • insulating zones are formed intended to act as spacers against a source region block and another drain region block, the insulating zones being separated by a grid-shaped cavity, and then a grid is made in said cavity.
  • the support may comprise for example a dielectric layer of a semi ⁇ conductive type on-insulator substrate.
  • Said second material may be different from said first material and selected to be selectively etchable with respect to the first material.
  • Said second material may have a doping different from the first material and / or be based on a semiconductor different from the first material, and / or have a stoichiometry different from that of the first material.
  • the first semiconductor material may for example be Si, while the second semiconductor material may for example be SiGe.
  • the stack of thin layers can be produced by epitaxy.
  • the stack of thin layers can be formed of a alternating layers based on the first semi conductor material ⁇ and based on the second material layers.
  • said cavity may further comprise at least one transistor gate contact pattern.
  • the method may comprise forming at least one transistor gate contact by etching said gate material.
  • the insulating zones formed in step b) may rest on the substrate, for example on the dielectric layer of the substrate when the latter is of semiconductor-on-insulator type.
  • the gate formed in the cavity can thus be completely isolated or separated from the source and drain semiconductor blocks via the insulating blocks formed in step b).
  • the formation of the insulating zones in step b) may comprise the deposition of an insulating layer, then a withdrawal of a part of the insulating layer, for example using least one electron beam.
  • the formation of the insulating zones and of the cavity in step b) may comprise: depositing a layer based on a dielectric material on the substrate,
  • Said dielectric material exposed to the electron beam can be a dielectric material sensitive to electron beams, for example HSQ (HSQ for hydrogen silsesquioxane).
  • the invention relates to a method for producing a microelectronic device comprising the steps of: a) forming from a stack of thin layers on a substrate, the stack comprising at least two successive layers respectively based on at least one first semiconductor material and at least one second material different from the first material, at least one first block for forming at least one transistor source region, and at least one a second block intended to form at least one transistor drain region, and at least one structure connecting said first block and said second block, b) formation on the stack of an insulating mask comprising at least one opening, said aperture comprising at least one transistor gate pattern, c) selective removal, through said aperture, of the second material from said first semiconductor material, d) deposition in the aperture e) at least one gate dielectric and at least one gate material, e) partial removal of the insulating mask, so as to keep insulating blocks from the masking in contact with the gate.
  • the removal in step e) may comprise an etching of the insulating masking above, the first
  • the layer of the stack which is in contact with the support is a sacrificial layer based on the second material.
  • the method may furthermore comprise: after step b), and prior to step d), a partial withdrawal, from the dielectric layer to through the cavity. This can also make it possible to form semiconductor bars that are not in contact with the support and a totally encapsulating gate, forming a ring around each of said semiconductor bars.
  • the method may comprise depositing at least one gate dielectric material through the opening or into the cavity.
  • step d) may comprise the deposition of at least one first metal grid material, and then the filling of the cavity by at least one second semiconductor gate material.
  • the step b) of forming the insulating mask with at least one cavity may comprise the steps of:
  • the method may further comprise: prior to the deposition of the first dielectric material, the deposition of a protective layer based on another dielectric material, and after removal of said pattern based on the first dielectric material, the withdrawal a portion of the protective insulating layer in the extension of said pattern based on the first dielectric material.
  • Said first dielectric material may for example be HSQ (HSQ for hydrogen silesquioxane).
  • the method may further include, at least one doping step of the first block and the second block, so as to form a source region in the first block and a drain region in the second block.
  • the first insulating zone and the second insulating zone formed may be separated by a constant distance equal to the critical dimension of the grid which is formed in particular by filling the cavity.
  • FIGS. 1A-1G, 2A-2G, 3A-3G illustrate a first example of a microelectronic method according to the invention, comprising the embodiment of at least one "coating" transistor gate on a multi-branch transistor channel structure , and insulating spacers for this grid;
  • FIGS. 4A to 4G, 5A to 5G, 6A to 6G illustrate a second example of a microelectronic method according to the invention, comprising the production of insulating spacers for a "coating" gate of a transistor, then the realization of the grid between these insulating spacers;
  • FIGS. 7A to 7G, 8A to 8G, 9A to 9G illustrate a third example of a microelectronic method according to the invention, comprising producing at least one transistor gate on a multi-branch transistor channel structure, and insulating spacers for this grid;
  • 10A to 10F, HA to HF, 12A to 12F illustrate a fourth example of a microelectronic method according to the invention comprising the production of a transistor gate on a multi-branch transistor channel structure, and spacers insulators for this grid;
  • FIG. 13 illustrates an exemplary microelectronic device according to the invention
  • FIGS. 14A and 14B illustrate a variant of the second exemplary method
  • FIGS. 15A to 15B illustrate a variant of the first example of a method
  • FIGS. 16A to 16B illustrate another variant of the first example of a method. Identical, similar or equivalent parts of the different figures bear the same numerical references so as to facilitate the passage from one figure to another.
  • FIGS. 1A-1G; 2A-2G; 3A-3G Figures 1A-1G showing a top view of a microelectronic device in progress, while Figures 2A-2G show sectional views of the microelectronic device being produced according to a section plane passing through an axis
  • FIGS. 3A-3G represent other sectional views of the device microelectronics in progress according to another section plane passing through an axis Y 'Y and parallel to a plane [ ⁇ ; j; k] of an orthogonal reference [0, - i, - j, - k]).
  • a stack 105 of thin layers is produced on a substrate 100, which may be of semiconductor-on-insulator type, and comprise a so-called "support” layer 101, for example based on silicon, on which a dielectric layer
  • buried oxide layer for example a buried oxide layer ("burried oxide" according to the English terminology) based on
  • the dielectric layer 102 may be covered with a layer 104i, based on a first material, which may be semiconductor.
  • a first material which may be semiconductor.
  • Several other layers 106i, 1042, IO62, are produced on the layer 104i resting on the dielectric layer 102, for example by several successive epitaxies, and form with it a stack 105 of thin layers on the insulating layer 102.
  • the stack 105 may be formed of an alternation of layers 104i, 104 2 , based on the first material and in which respectively, a transistor channel is intended to be formed, and layers IO6 1 , 106 2 , which will be called "sacrificial And which are based on a second material, different from said first material.
  • the second material is a material selected to be selectively etchable with respect to said first material.
  • the second material may for example be semiconductor.
  • the first material may for example be Si, while the second material may for example be SiGe.
  • the layers 104 1 , 106 1 , 104 2 , 106 2 of the stack may each have a thickness of, for example, between 10 and 50 nanometers.
  • the stack 105 is etched so as to form, at least a first block intended to act as at least one transistor source region 110, at least one second block intended to play the role of at least one transistor drain region, as well as a structure 120 connecting the first block 110 and the second block 130.
  • the structure 120 may be in the form of two other disjoint blocks 120a and 120b, connecting the first block 110 and the second block 110. second block, and each formed of superimposed bars.
  • the etching of the stack 105 may be of the anisotropic type, and carried out, for example, using a plasma based on CF 4 , HBr, Q, through masking, for example through a resin, or a mask. hard insulator based on Si3N 4 or SiO 2 which may have been formed by photolithography and etching.
  • FIGS. 1A, 2A and 3A show the etched stack 105, once said masking is removed.
  • first insulating layer 132 for example based on If 3 N 4 .
  • This first insulating layer 132 may be made by deposition, with a thickness greater than the height of the stack 105, for example a thickness between 50 and 500 nanometers, so as to completely cover the latter ( Figures 1B, 2B, 3B) .
  • a polishing step can then be carried out, for example by CMP (Chemical Mechanical Polishing CMP), in order to smooth out the insulating layer 132 and to reduce its thickness. Then, at least one opening or a cavity 136 is made in the first insulating layer 132.
  • the cavity formed comprises or carries out at least one grid pattern 135a and possibly a grid contact pattern 135b. According to one possibility (FIGS.
  • the grid 135a and contact 135b patterns can be made beforehand by lithography or photolithography in the form of an opening in a layer 134, for example of resin made on the insulating layer 132 Then, the grid patterns 135a and contact 135b are reproduced in the first insulating layer 132 in the form of the cavity 136, by anisotropic etching of the insulating layer 132 through the resin layer 134.
  • the etching of the insulating layer 132 through the resin layer 134 can be achieved for example by means of plasma etching.
  • the etching of the first insulating layer 132 through the resin layer 134 is carried out so as to maintain a thickness of the first insulating layer 132 especially against the sidewalls or side faces of the blocks 110 and 130, and possibly on these blocks 110 and 130.
  • the cavity 136 made in the first insulating layer 132 has the form of a grid pattern 135a and a grid contact pattern 135b, and reveals a portion of the semiconductor structure 120, as well as the dielectric layer 102 of the substrate .
  • the cavity 136 has a critical dimension di (measured in a direction parallel to the axis X' X) uniform . This critical dimension di defines the critical dimension of a grid intended to be formed in the cavity 136 (FIGS. ID, 2D, 3D).
  • a part of the structure 120 is withdrawn, and in particular the parts of the layers 106i, IO62 situated in the cavity 136 and based on the second material, by selective etching with respect to the first material.
  • the layers 104i, 1042, based on the first material and located in the cavity 136 are in turn retained, totally or at least partly, depending on the degree of selectivity of the etching.
  • the removal of the second material in the cavity 136 can be carried out using an isotropic etching, for example, a dry etching using a CF 4 plasma or a wet etching using, for example, HNO 3 IHFICH 3 COOHIH 2 O, or a solution commonly referred to as "Secco" and proposed by F. Secco of Aragona Journal of Electrochem. Soc. 119 (1972) 948.
  • an isotropic etching for example, a dry etching using a CF 4 plasma or a wet etching using, for example, HNO 3 IHFICH 3 COOHIH 2 O, or a solution commonly referred to as "Secco" and proposed by F. Secco of Aragona Journal of Electrochem. Soc. 119 (1972) 948.
  • the bars 104a and 104c formed from the first semiconductor layer 104i lie in this embodiment on the dielectric layer 102 of the substrate 100, while the bars 104b, 104d, formed in the semiconductor layer 104 2 of the stack 105 are suspended between the blocks 110 and 130, above the substrate 100 and are not in contact with the latter, or are separated from the latter and in particular from the dielectric layer 102.
  • a first bar 104a and a second bar 104b, are aligned in a direction providing a non-zero angle, for example 90 °, with the main plane of the support layer 101 or the dielectric layer 102 of the substrate 100.
  • a third bar 120c, and a fourth bar 120d are respectively aligned with the first bar 120a and with the second bar 120b.
  • the semiconductor bars 104a, 104b, 104c, 104d are intended to act as branches, a transistor channel with several branches, or possibly a structure forming several channels (FIGS. IE, 2E, 3E).
  • a grid may then be made in the cavity 136 using a damascene type process.
  • a deposit of a dielectric material 142 in the cavity 136 including unveiled parts of the bars 104a, 104b, 104c, 104d.
  • This deposit may be compliant, and based for example on a material of the type commonly called "high-k” such as HfO 2 , thickness for example between 1 and 10 nanometers.
  • a deposit of one or more gate materials is made.
  • a gate metal material 146 for example TiN, or WSi, or TaN, of thickness for example between 3 and 12 nanometers, so as to cover the gate dielectric 142 around the bars 104a. , 104b, 104c, 104d.
  • the cavity 136 can be filled based on another gate material 148, for example a semiconductor such as polysilicon.
  • a CMP stage CMP for "chemical mechanical polishing” or chemical mechanical polishing
  • the polishing may be performed with a stop on the first insulating layer 132.
  • a "coating" gate 150 for which the gate dielectric and the gate material are formed all around a respective portion of the semiconductor bars 104b, 104d , or forms a ring around a portion of each of the semiconductor bars 104b, 104d, is thus made ( Figures IF, 2F, 3F).
  • Cn then completes the formation of spacers 170a, 170b, for the grid 150, from the remaining parts of the first insulating layer 132 of masking in which was formed the cavity 136. For this it performs a second partial removal of this layer insulating 132, for example using an engraving anisotropic that can be performed using a plasma.
  • This partial shrinkage may for example be a selective dry etching of Si 3 N 4 with respect to Si.
  • the second partial shrinkage is carried out so that the insulating layer 102 is removed above the stack.
  • the remaining areas of the insulating layer 132 which were located on the blocks 110 and 130 of source and drain regions, and on the structure 120 are thus removed.
  • the second partial removal of the insulating layer 132 is also carried out so as to maintain insulating zones against the flanks of the blocks 110 and 130 and in contact with the gate 150 (FIGS. 1G, 2G, 3G).
  • a first insulating zone or a first spacer 170a issuing from the insulating layer 132 etched, is in contact with at least one flank of the first block 110 located opposite the gate, preferably over the entire height of the flank
  • the first spacer 170a is also in contact with the grid 150 and separates and / or isolates, preferably entirely, the latter of the first block 110.
  • a second insulating zone or a second spacer 170b from the insulating layer 132 etched, is in contact with at least one side of the second block 130 located opposite the gate, preferably over the entire height of This second spacer 170b is also in contact with the grid 150 and separates and / or isolates, preferably entirely, the latter from the second block 130 of the drain.
  • Conductors 104a, 104b, 104c, 104d pass through first spacer 107a and second spacer 170b. Part of the insulating masking in which the grid has been formed has thus been reduced to form spacers 170a, 170b, without the addition of additional dielectric material (Figs. IG, 2G, 3G).
  • siliciding of the blocks 110 and 130 and possibly the gate 150 may advantageously be made.
  • This siliciding may comprise a step of deposition of a metal such as, for example, nickel, a silicidation annealing step, and then selective removal of the non-consumed metal.
  • another stack 1005 can be produced.
  • This other stack 1005 may also be formed of alternating layers lO6o, 106i, 106 2, "sacrificial", based on said second material, and layers 104i, 104 2, semiconductor based on said first material, but arranged in a different way compared to the stack 105 previously described.
  • the dielectric layer 102 of the substrate 100 is this time covered by and in contact with a sacrificial layer 10o based on the second material, itself covered by a layer 104i based on the first material, itself even covered by an alternation of layers based on the second material and layers base of the first material.
  • This withdrawal can be carried out by isotropic etching of the dielectric material of the layer 102, for example by wet etching with HF, so as to separate the bars 104a, 104c of the dielectric layer 102 substrate 100, and form a space between the bars 104a, 104c , and this dielectric layer 102.
  • the bars 104a, 104b, 104c, 104d thus formed are all suspended above the substrate 100 and are not in contact with the latter (FIG. 16A).
  • We can then perform the same process steps as those previously described in connection with Figures 1F-1G, 2F-2G, 3F-3G, forming a grid and then forming the spacers 170a, 170b.
  • a buffer or protection layer of the stack 105 can be deposited on the latter, before forming the first block 110 the second block 130 and the structure 120.
  • This "buffer" layer may be based on SiO 2, and thickness for example between 5 and 50 nanometers, and is then covered by the first insulating layer 132, for example based on Si 3 N 4 .
  • FIGS. 4A-4G; 5A-5G; 6A-6G FIGS A-4G showing a top view of a microelectronic device in progress, while FIGS. 5A-5G respectively show sectional views of the microelectronic device being produced according to a section plane passing through an axis
  • FIGS. 6A-6G represent other sectional views of the device microelectronics in progress according to another section plane passing through an axis Y 'Y and parallel to a plane [ ⁇ ; j; k] of an orthogonal reference [0, - i, - j, - k]).
  • a stack 205 of layers 204i, 206i, 204 2 , 2O62, comprising an alternation of layers 204i, 204 2 , based on a layer 200, is produced on a substrate 200, for example of the semiconductor-on-insulator type.
  • first material, semi-conductor, for example Si and layers 206i, 206 2 , based on a second material different from the first material and capable of being etched selectively with respect to the first material.
  • the second material may be for example a semi-conducting material such as SiGe.
  • the stack 205 can be made for example by performing several successive epitaxies.
  • At least a first insulating layer 232 is then deposited on top of the stack 205. Then masking (not shown) is carried out, for example using a photolithography process. or for example using an electron beam ("e-beam" in the English terminology) or using a hybrid process in which an electron beam and ultraviolet radiation are used distant
  • the insulating layer 232 is etched through the masking, so as to form in the first insulating layer 232, at least a first transistor source region pattern 232a, at least one second transistor drain region pattern 232b, and one or more patterns connecting the first pattern 232a and the second pattern 232b, for example a third pattern 232c and a fourth pattern 232d, connecting the first pattern 232a and the second pattern 232b; second pattern 232b, in the form of two parallel and disjointed strips.
  • the stack 205 is then etched through the masking and the insulating layer 232, for example by anisotropic etching with a plasma so as to form, under the first pattern 232a, at least a first block 210 intended to play the role of at least one transistor source region, and under the second pattern 232b, at least one second block 230 for acting as at least one transistor drain region, as well as in the third and fourth patterns 232c 232d, respectively, a first stack 220a of bars and a second stack 220b of bars, connecting the first block 210 and the second block 230.
  • branches of a transistor channel are intended to be formed.
  • the blocks 210 and 230 as well as the stacks of bars 220a and 220b are covered by the insulating layer 232.
  • the masking is then removed (FIGS. 4A, 5A, 6A).
  • insulating zones are formed against the flanks or side faces of the first block 210 and the second block 230.
  • a layer of dielectric material 234 that is capable of reacting with exposure to an electron beam ("e-beam” according to the Anglosaxon terminology) or sensitive to the action of an electron beam, for example an HSQ material (HSQ for "hydrogen silsesquioxane” or silsesquioxane hydrogen) on and around the stack 205 etched.
  • the dielectric material layer 234 is then partially removed so as to maintain an insulating thickness against the side faces or flanks of the blocks 210 and 230.
  • the lithography is performed using an electron beam.
  • the portions of the layer 234 of dielectric material that are not exposed to the electron beam are removed chemically, for example using diluted TMAH (TMAH for "tetra methyl ammonium hydroxide").
  • TMAH diluted TMAH
  • the dielectric material 234 is partially partially removed in a region located between the source 210 and drain 230 blocks, so as to form in this region, a cavity 236 whose walls are based on dielectric material 234, and whose shape is that of a transistor gate pattern 235a.
  • the areas of the dielectric material 234 that have been exposed to the electron beam are in turn transformed at least partially into zones based on a dielectric material of a different nature from the material 234, for example SiO 2.
  • the conserved areas of the dielectric material layer 234 form insulating spacers 237a and 237b, located against the flanks of the blocks 210 and 230.
  • the distance d2 separating the spacers 237a and 237b or the width d 2 of the cavity 236 is uniform (cb being measured in a direction parallel to the axis X'X indicated in FIG. 4B).
  • This distance or width cfe may for example be between 5 and 50 nanometers, and corresponds to the critical dimension of a grid intended to be formed in the cavity 236 between the blocks 210 and 230 ( Figures 4B, 5B, 6B).
  • part of the structure 220 exposed by the cavity 236 is withdrawn, and in particular parts of the layers 206i, 2O62, based on the second material located in the cavity 236.
  • This removal is carried out, using a etching the second material, selective with respect to the first material, for example an isotropic etching, so as to form separate semiconductor bars and / or disjoint 204a, 204b, 204c, 204d, based on the first material.
  • the etching of the second material may be a dry etching carried out for example using CF 4 or a wet etching carried out for example using HNO 3 : HFCH 3 COOH: H 2 O, or a solution commonly known as "Secco" ( Figures 4C, 5C, 6C).
  • a gate 250 is then made in the cavity 236 by means of a Damascene-type process, during which a deposition of a gate dielectric material 242 is first made around the bars 204a, 204b, 204c, 204d, exposed by the cavity 236, then a deposit of at least a first gate material 246, for example metal such as TiN or TaN or WSi, so as to form a thickness, for example between 3 and 12 nanometers covering the gate dielectric layer 242 around the bars 204a, 204b, 204c, 204d. Then, the cavity 236 is filled with a second material 248 of gate, which can be semiconductor such as for example polysilicon. The filling may optionally be followed by a CMP polishing step, with a stop on the first insulating layer 232 (FIGS. 4D, 5D, 6D).
  • Masking 260 is then carried out, which may be based on a polymer or a photosensitive resin, or a hard mask produced by photoetching.
  • the masking 260 is formed so as to cover and protect areas to base material 246, gate 248 located between the first semi ⁇ conducting block 210 and the second semiconductor block 230.
  • the mask 260 also includes a contact pattern 260b grid.
  • Masking 260 can be achieved for example by depositing a resin layer and then insolation, by direct writing or through a mask (FIGS. 4E, 5E, 6E).
  • etching for example anisotropic, and selective etching 246, 248 of gate dielectric 242, so as to reproduce the pattern 260a, is then performed.
  • This etching can be anisotropic and carried out for example using a plasma.
  • the masking 260 is then removed.
  • a partial removal of the first insulating layer 232 so as to remove the layer 232 on the blocks 210 and 230 and above the blocks 220a, and 220b.
  • This shrinkage can be achieved by anisotropic etching, for example using H 3 PO 4 (FIGS. 4G, 5G, 6G).
  • a microelectronic device comprising on a substrate, a first block 210 in which a transistor source region is intended to be realized, a second block 230 in which a transistor drain region is intended to be realized, several disjointed bars, connecting the first block 210 and the second block 230, including one or more bars 204c , 204d, which are not in contact with the substrate, a grid 250 at least partially coating the bars 204a, 204b, 204c, 204d, and insulating zones 237a, 237b, or spacers resting on the dielectric layer 202 of the substrate 200 and formed on the flanks or side faces of the blocks 210 and 230, is thus realized.
  • the gate 250 has a uniform critical dimension O 2 between the blocks 210 and 230.
  • the insulating spacers 237a and 237b are in contact with the gate 250 and completely separate it from the source and drain region blocks.
  • the bars 204a, 204b, 204c, 204d, connecting the first block 210 and the second block 230 pass through the spacers 237a, 237b and the gate 250.
  • Such a microelectronic device is illustrated in a perspective view in FIG. 13.
  • siliciding may comprise a step of deposition of a metal such as, for example, nickel, a silicidation annealing step, and then selective removal of the non-consumed metal.
  • the layer of dielectric material 234 capable of reacting to the electron beams for example of the HSQ type on and around the stack 205 etched
  • FIGS. 14A Figure 14A
  • the separate or / and disjoint bars 204a, 204b, 204c, 204d are formed.
  • a gate 250 and a gate contact 252 are formed in the cavity 236 by depositing in the latter at least one gate dielectric and at least one gate material (FIG. 14B).
  • FIGS. 7A-7G; 8A-8G; 9A-9G FIGS. 7A-7G showing top views of the microelectronic device in progress, while FIGS.
  • FIGS. 8A-8G show sectional views of the microelectronic device being produced along a section plane passing through an axis X 'X and parallel to a plane [O; /; k] of an orthogonal reference [O; z; j; k], and that FIGS. 9A-9G represent other sectional views of the microelectronic device in progress according to another section plane passing through an axis Y 'Y and parallel to a plane [O; j; k] of an orthogonal reference [0; i; j; k]).
  • FIGS. 9A-9G represent other sectional views of the microelectronic device in progress according to another section plane passing through an axis Y 'Y and parallel to a plane [O; j; k] of an orthogonal reference [0; i; j; k]).
  • the stack 105 of thin layers 104i, 106i, 104 2 , IO62 is first formed on the substrate 100, then this stack 105, so as to form the first source region block 110, the second drain region block 130 and the structure 120, formed by two other disjoint blocks connecting the first block 110 and the second block 130.
  • at least one grid pattern 335a and optionally a grid contact pattern 335b are then formed in a masking layer 333, deposited on the first insulating layer 332.
  • the patterns 335a and 335b can be formed for example by photolithography .
  • the masking layer 333 may for example be a photoresist layer (FIGS. 7A, 8A, 9A).
  • the first insulating layer 332 is etched through the patterns 335a and 335b of the masking layer 333, so as to reproduce the latter in the first insulating layer 332.
  • the first insulating layer 332 is preferably preserved only under the patterns. 335a and 335b. This etching can be performed for example by means of plasma etching (FIGS. 7B, 8B, 9B).
  • the resin layer 333 is then removed, for example using the following sequence H 2 SO 4 + H 2 O 2 then H 2 O 2 + NH 4 OH + H 2 O and then by plasma O 2 + H 2 + N 2 .
  • a second insulating layer 334 is deposited based on a second dielectric material, for example based on a HTO (High Temperature Oxide) type dielectric on and off. around grid gate patterns 335a and gate contact 335b made in the first insulating layer 332.
  • the portions of the second insulating layer 334 above the patterns 335a and 335b made in the first insulating layer 332 are then removed. Removal can be achieved by CMP polishing, and so as to reveal the patterns 335a and 335b ( Figures 7C, 8C, 9C).
  • the first insulating layer 332 and, in particular, the patterns 335a and 335b are removed.
  • This shrinkage can be achieved by selective etching, for example by wet etching based on H 3 PO 4 , so as to form a cavity 336 in the second insulating layer 334 in the form of gate patterns 335a and gate contact 335b, the cavity 336 revealing the dielectric layer 102 of the substrate 100 and a portion of the stacks 120a and 120b of the structure 120 connecting the semiconductor blocks 110 and 130 ( Figures 7D, 8D, 9D).
  • parts of the layers 106i, 106 2 of the stack 105 which are based on the second material and situated in the cavity 336, are removed.
  • This removal can be carried out for example by means of a dry etching at the same time. using a CF 4 plasma or by wet etching with HNO 3 : HF: CH 3 COOH: H 2 O or a solution called "Secco".
  • disjoint semiconductor bars 104a, 104b, 104c, 104d, based on the first material, and connecting the first block 110 and the second block 130 are formed. Some bars 104b, 104d, are suspended between the first block 110 and the second block 130 and located above the substrate 100, without being in contact with the dielectric layer 102 ( Figures 7E, 8E, 9E).
  • a gate 350 is then made in the cavity 336 using a Damascene method, in which first of all a deposit of a dielectric material 342 of gate is made around the bars 104a, 104b, 104c, 104d, exposed by the cavity 336, then a deposit of a metal material 346, for example TiN, or TaN, or WSi so as to cover the dielectric layer 342 of the grid around the bars 104a, 104b, 104c, 104d . Then, in the cavity 336 is deposited a gate material 348, which may be semi ⁇ conductor such as for example polysilicon. The filling may optionally be followed by a CMP polishing step with a stop on the first insulating layer 132 (FIGS. 7F, 8F, 9F). Then, spacers are then made
  • a partial shrinkage of the layer 334 is carried out, for example using anisotropic etching with the aid of a plasma, so as to preserve insulating zones 370a and 370b issuing from the second insulating layer 334, on either side of the gate 350 and separating it from the blocks 110 and 130 intended to act respectively as source region and drain region (FIGS. 7G, 8G, 9G).
  • the insulating zones 370a and 370b are in contact with the flanks of the semi-conductor blocks 110 and 130 of source and drain, possibly over the entire height of the latter, so as to completely separate the gate 350 from these blocks 110 and 130.
  • FIGS. 10A-10F; HA-11F; 12A-12F Figs. 10A-10F showing a top view of a microelectronic device in progress, while Figs. 11A-11F show cross-sectional views of the microelectronic device being produced along a section plane passing through an axe
  • FIGS. 12A-12F represent other sectional views of the microelectronic device being embodiment according to another section plane passing through an axis Y 'Y and parallel to a plane [ ⁇ ; j; k] of an orthogonal reference [ ⁇ ; i; j; k]).
  • the thin film stack 105 is produced as illustrated in FIGS. 1, 2 and 3, comprising alternating layers 104 1, 10 42, based on a first semiconductor material such as, for example Si and layers 106i, IO62, based on a second material, for example a semiconductor such as SiGe.
  • This stack 105 is then etched so as to form the first region block 110 of source, the second block of drain region 130, and the structure 120.
  • An insulating layer is then deposited, for example based on a first dielectric material 433, able to react under the effect of an electron beam, for example an HSQ material.
  • a false grid, or an insulating masking in the form of a grid pattern 435a and a grid contact pattern 435b, is made in the material 433, for example by beam lithography. electron.
  • Figure 10A, Figure HA, Figure 12A The use of the electron beam can make it possible to form a precise grid pattern 435a, of critical dimension, for example less than 50 nanometers, and uniform.
  • a second dielectric material 434 is then deposited on either side, and possibly on masking.
  • the second dielectric material 434 may for example be based on Si 3 N 4 or SiO 2.
  • it is possible to reduce the thickness of the second dielectric material 434 and possibly the thickness of the masking for example by means of a chemical-mechanical polishing.
  • the polishing can be performed so that the thickness of the masking based on the first dielectric material 433 and the thickness of the second dielectric material 434 are equal or substantially equal ( Figure 10B, Figure HB, Figure 12B).
  • first dielectric material 433 masking is removed based on the first dielectric material 433, so as to form a cavity 436 in the layer based on the second dielectric material 434.
  • the removal of the first dielectric material 433 can be achieved by example by selective etching vis-à-vis the second dielectric material 434, for example an isotropic etching using dilute HF and concentration less than 1%.
  • the cavity 436 formed reproduces the gate 435a and gate contact 435b patterns, and reveals a part of the stacks 120a and 120b of the structure 120 intended to serve as a channel, as well as the insulating layer 102 of the substrate 100 (FIG. HC, Figure 12C).
  • part of the structure 120 revealed by the cavity, and in particular parts of the layers 106i, 1062, based on said second material located in the cavity, are removed.
  • This removal may be done using an isotropic etching of the second material, selective vis-à-vis the first material, so as to form semi bars ⁇ disjoint conductors 104a, 104b, 104c, 104d.
  • the etching may be a dry etching carried out for example using CF4 or a wet etching carried out for example using HNO 3 : HF: CH 3 COOH: H 2 O, or SECCO (FIGS. 10D, HD, 12D ).
  • a gate 350 is then made in the cavity 436 using a Damascene-type process, during which first a deposit of a dielectric material 442 of gate is made around the bars 104a, 104b, 104c, 104d, unveiled by the cavity 436, then a deposit of a metal material 446, for example TiN, so as to cover the dielectric layer 442 gate around the bars 104a, 104b, 104c, 104d. Then, the cavity 436 is filled with a grid material 448, which can be semiconductor such as for example polysilicon ( Figures 1OE, HE, 12E). The filling may optionally be followed by a polishing step by CMP. Spacers 470a, 470b are then formed
  • a partial removal of the layer 434 is carried out, in particular on the first block 110 and on the second block 130 as well as on the structure 120.
  • This partial withdrawal may be carried out for example by anisotropic etching using a plasma, so as to maintain insulating zones 470a, 470b, based on the second dielectric material, on either side of the gate 450, separating the latter from the blocks 110 and 130 semiconductors intended to act respectively as source region and drain region.
  • the insulating zones 470a, 470b rest on the substrate and are formed against the flanks of the blocks 110 and 130.
  • the insulating zones 470a, 470b may be formed against the flanks of the blocks 110 and 130 over the entire height of these blocks, to form a total insulating separation between the gate and the semiconductor blocks ⁇ conductors 110 and 130.
  • the invention is not limited to the examples of materials which have just been given to form the stacks 105, 205, 1005.
  • the first material on which the layers 104 1 , 104 2 , 204 1 , 204 2 are formed can be possibly different from the examples given above.
  • said first semiconductor material such as for example SiGe or Ge, and / or a semiconductor material constrained by example of the constrained Ge and / or a given semiconductor comprising an additive such as carbon, for example SiGeC or SiC, said additive being in the form of substituted atoms in the network of said given semiconductor and in proportion to example between 1% and 2%.
  • the second material on the basis of which the sacrificial layers 106o, 106i, 10662, 206i, 26062 are formed may be different from the examples given above.
  • Said second material is different from said first material, for example doped differently and / or based on a different semiconductor, and / or stoichiometry different from the first material, and chosen so that it can be selectively etched with respect to the first material .
  • said second material may optionally be based on SiGe or SiGe comprising an additive such as carbon, or SiGe comprising an additive such as boron, or doped Si.
  • said second material may optionally be based on doped SiGe or doped Si or SiGe with a stoichiometry different from that of the first one. material.
  • said second material may be optionally based on SiGe or doped SiGe or constrained Si.

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

La présente invention concerne un procédé de réalisation d'un dispositif microélectronique comprenant : un support (100,200), un empilement gravé de couches minces comprenant : au moins un premier bloc (110,210) et au moins un deuxième bloc (130,230) reposant sur le support, dans lesquels respectivement, au moins une région de drain et au moins une région de source sont aptes à être formées, plusieurs barreaux semi-conducteurs reliant une première zone du premier bloc et une autre zone du second bloc, et aptes à former un canal de transistor à plusieurs branches, ou plusieurs canaux de transistors, le dispositif comprenant en outre : une grille (150,250) enrobant lesdites barreaux et située entre ledit premier bloc (210) et ledit deuxième bloc (230), la grille étant en contact avec un premier et un deuxième espaceurs isolants en contact respectivement, avec au moins un flanc du premier bloc et avec au moins un flanc du deuxième bloc, et séparée au moins partiellement du premier bloc et du deuxième bloc, par l'intermédiaire desdits espaceurs isolants.

Description

REALISATION SUR UNE STRUCTURE DE CANAL A PLUSIEURS BRANCHES D ' UNE GRILLE DE TRANSISTOR ET DE MOYENS POUR ISOLER CETTE GRILLE DES REGIONS DE SOURCE ET DE
DRAIN
5 DESCRIPTION
DOMAINE TECHNIQUE
La présente invention se rapporte au domaine des circuits intégrés, et plus particulièrement à celui des transistors, et a pour but de présenter un
10 dispositif microélectronique doté en particulier d'une structure de canal à plusieurs branches, ou d'une structure multi-canaux, et d'une grille dite « enrobante » de côte ou dimension critique uniforme ainsi que de moyens pour isoler cette grille des
15 régions de source et de drain, le dispositif étant amélioré en termes de performances électriques, notamment en ce qui concerne les capacités parasites entre grille et région de source et de drain. L' invention comprend également un procédé de
20 réalisation d'un tel dispositif.
ART ANTÉRIEUR
Une structure classique de transistor est généralement formée, sur un substrat, par exemple de type SOI (SOI pour « silicon on insulator » ou
25 « silicium sur isolant ») , d'une région de source et d'une région de drain, par exemple sous forme respectivement d'une première et d'une deuxième zones semi-conductrices, reliées entre elles par une troisième structure semi-conductrice destinée à jouer
30 le rôle d'un canal ou de plusieurs canaux dans le (s) quel (s) un courant est destiné à circuler, et qui peut avoir une forme d'un bloc ou d'un barreau, ou éventuellement de plusieurs barreaux semi-conducteurs disjoints . Ce barreau ou ces barreaux semi-conducteurs sont recouverts d'une grille permettant de contrôler l'intensité d'un courant transitant dans le canal ou éventuellement dans les canaux entre la région de source et la région de drain.
Le document US 6 855 588 présente par exemple un transistor doté d'une grille particulière, appelée « trigate ». La grille de ce transistor est formée au dessus ainsi que sur les flancs, d'un barreau semi-conducteur parallélépipédique, de manière à obtenir une zone de recouvrement de la grille sur le canal plus importante par rapport à un transistor MOS classique, une zone de recouvrement importante permettant d'obtenir un contrôle amélioré de la conduction du canal, en particulier pour des grilles de dimensions nanométriques . II existe également des grilles de transistors dites « enrobantes » ou GAA (GAA pour « gâte ail around » ou grille tout autour) pour lesquelles le matériau de grille est formé tout autour d'une portion du bloc semi-conducteur de canal, et réalise par exemple une bague autour de ce bloc. Le document US 2004/0063286 Al présente par exemple un transistor comprenant un tel type de grille. Ce transistor est doté d'une structure de canal, formée de barreaux semi-conducteurs parallélépipédiques superposés, et réalisée de sorte qu'une ouverture existe entre les barreaux. Les barreaux semi- conducteurs parallélépipédiques sont également entourés sur une partie de leur longueur, d'un matériau de grille comblant les ouvertures situées entre les barreaux. La réalisation de la grille « enrobante » fait appel à un procédé microélectronique de type Damascène. La structure de grille obtenue à l'aide d'un tel procédé comporte des capacités parasites de chevauchement (« overlap » selon la terminologie anglo- saxonne) entre la grille et les régions de source et de drain, qui nuisent aux performances électriques du transistor .
Il se pose le problème de trouver un nouveau dispositif microélectronique comportant un transistor à structure de canal comportant plusieurs branches ou à structure multi-canaux, doté d'une grille dite « enrobante » ou « semi -enrobante », qui ne comporte pas les inconvénients évoqués ci-dessus, ainsi qu'un procédé permettant de mettre en œuvre un tel dispositif .
EXPOSÉ DE L'INVENTION
La présente invention a pour but de présenter un dispositif microélectronique doté en particulier d'une structure de canal à plusieurs branches, ou d'une structure multi-canaux, et d'une grille dite « enrobante » de côte uniforme ainsi que de moyens pour isoler la grille des régions de source et de drain.
L' invention concerne en particulier un dispositif microélectronique comprenant : - un support, - un empilement gravé de couches minces reposant sur le support et comprenant : au moins un premier bloc et au moins un deuxième bloc, dans lesquels respectivement, au moins une région de drain et au moins une région de source sont aptes à être formées, ainsi qu'un ou plusieurs barreaux semi¬ conducteurs reliant une première zone du premier bloc et une autre zone du deuxième bloc, les barreaux semi¬ conducteurs étant aptes à former un canal de transistor ou un canal de transistor à plusieurs branches, ou plusieurs canaux de transistors,
- une grille enrobant au moins partiellement lesdites barreaux et située entre ledit premier bloc et ledit deuxième bloc, - au moins une première zone isolante formée contre au moins un flanc du premier bloc,
- au moins une deuxième zone isolante en regard de la première zone isolante, la deuxième zone isolante étant formée contre au moins un flanc du deuxième bloc, la grille étant en contact avec la première zone isolante et la deuxième zone isolante et séparée au moins partiellement ou totalement du premier bloc et du deuxième bloc, par l'intermédiaire desdites première et deuxième zones isolantes. Selon une possibilité, la première zone isolante et la deuxième zone isolante peuvent reposer sur le support .
Les barreaux semi -conducteurs peuvent traverser la première zone isolante et la deuxième zone isolante. L'empilement peut reposer sur une couche diélectrique d'un substrat de type semi-conducteur sur isolant, par exemple de type SOI (SOI pour « Silicon On Insulator » ou « Silicium sur Isolant ») . Dans ce cas la première zone isolante et la deuxième zone isolante peuvent éventuellement reposer sur la couche diélectrique du support.
Selon une possibilité, au moins un barreau parmi lesdits barreaux semi-conducteurs ou chacun des barreaux semi-conducteurs, est suspendu au-dessus du support entre ledit premier bloc et ledit deuxième bloc, et/ou est séparé ou disjoint du support.
Selon une possibilité qui peut être combinée avec la précédente, au moins deux desdits barreaux semi-conducteurs peuvent être alignés dans une direction parallèle au plan principal du support.
Selon une autre possibilité qui peut être combinée avec les précédentes, le dispositif peut comprendre, parmi lesdits barreaux semi-conducteurs, au moins deux barreaux semi-conducteurs disjoints, et alignés dans une direction réalisant un angle non nul avec le plan principal du support .
L'empilement, et notamment ledit premier bloc et ledit deuxième bloc, peut être formé d'au moins une couche à base d'un premier matériau semi¬ conducteur, et d'au moins une couche à base d'un deuxième matériau, différent du premier matériau semi¬ conducteur .
Selon une mise en œuvre particulière, l'empilement et notamment le premier bloc et le deuxième bloc, peut être formé d'une alternance de couches à base d'un premier matériau semi-conducteur et de couches à base d'un deuxième matériau, différent du premier matériau semi-conducteur.
Ledit deuxième matériau peut être choisi de manière à pouvoir être gravé sélectivement par rapport au premier matériau. Ledit deuxième matériau peut avoir un dopage différent du premier matériau ou/et être à base d'un semi-conducteur différent du premier matériau, ou/et avoir une stcechiométrie différente de celle du premier matériau.
Selon une possibilité, le deuxième matériau ou/et le premier matériau peut être un semi-conducteur donné comportant un additif, l'additif étant formé d'atomes de taille différente de celle dudit semi- conducteur, l'additif étant formé d'atomes plus petits que les atomes dudit semi-conducteur donné par exemple lorsque ledit semi -conducteur donné est contraint en compression biaxiale dans le plan du support, ou étant formé d'atomes plus grands que les atomes dudit semi- conducteur donné, par exemple lorsque ledit semi¬ conducteur donné est contraint en tension biaxiale dans le plan du support. Dans le cas où le matériau donné est du SiGe en compression biaxiale, l'additif peut être par exemple sous forme d'atomes de carbone ou de Bore. La présence d'un tel additif dans le premier matériau ou dans le deuxième matériau, peut permettre de compenser la contrainte que l'un desdits premier matériau et deuxième matériau applique sur l'autre desdits premier matériau et deuxième matériau, et permettre d'avoir un empilement doté d'un nombre de couches minces élevé, sans que les propriétés électriques du dispositif soient altérées.
La première zone isolante et la deuxième zone isolante peuvent être séparées entre le premier bloc et le deuxième bloc d'une distance constante égale à la dimension critique de la grille. On entendra tout au long de la présente description par « dimension critique », la dimension minimale d'un motif géométrique réalisé dans une couche mince ou dans un empilement de couches minces, hormis la ou les dimensions définies par l'épaisseur de cette couche mince ou de cet empilement de couches minces.
Selon une première mise en oeuvre, l'invention concerne un procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation à partir d'un empilement de couches minces sur un support, l'empilement comportant au moins deux couches successives respectivement à base d'au moins un premier matériau semi-conducteur et d'au moins un deuxième matériau, différent du premier matériau, d'au moins un premier bloc destiné à former au moins une région de source de transistor, et d'au moins un deuxième bloc destiné à former au moins une région de drain de transistor et d'au moins une structure reliant ledit premier bloc et ledit deuxième bloc, b) formation, dans une région située entre le premier bloc et le deuxième semi-conducteur d'au moins une première zone isolante contre un flanc dudit premier bloc et d'au moins une deuxième zone isolante contre un flanc du deuxième bloc, et d'au moins une cavité comportant au moins un motif de grille entre la première zone isolante et la deuxième zone isolante, c) retrait sélectif, dans la cavité, du deuxième matériau vis-à-vis du premier matériau semi- conducteur, d) dépôt dans la cavité d'au moins un diélectrique grille et d'au moins un matériau de grille.
Ainsi, selon l'invention, on forme des zones isolantes destinés à jouer le rôle d'espaceurs contre un bloc de région de source et un autre bloc de région de drain, les zones isolantes étant séparées par une cavité en forme de grille, puis, on réalise une grille dans ladite cavité. Le support peut comprendre par exemple une couche diélectrique d'un substrat de type semi¬ conducteur sur isolant.
Ledit deuxième matériau peut être différent dudit premier matériau et choisi de manière à pouvoir être gravé sélectivement par rapport au premier matériau. Ledit deuxième matériau peut avoir un dopage différent du premier matériau ou/et être à base d'un semi-conducteur différent du premier matériau, ou/et avoir une stcechiométrie différente de celle du premier matériau. Le premier matériau semi-conducteur peut être par exemple du Si, tandis que le deuxième matériau semi-conducteur peut être par exemple du SiGe.
Selon une possibilité, l'empilement de couches minces peut être réalisé par épitaxie. Selon une possibilité de mise en œuvre, l'empilement de couches minces peut être formé d'une alternance de couches à base du premier matériau semi¬ conducteur et de couches à base du deuxième matériau.
Selon une possibilité de mise en œuvre, ladite cavité peut comporter en outre au moins un motif de contact de grille de transistor. Selon une variante, le procédé peut comprendre la formation d'au moins un contact de grille de transistor par gravure dudit matériau de grille.
Les zones isolantes formées à l'étape b) peuvent reposer sur le substrat, par exemple sur la couche diélectrique du substrat lorsque ce dernier est de type semi -conducteur sur isolant. La grille formée dans la cavité peut être ainsi complètement isolée ou séparée des blocs semi-conducteurs de source et de drain par l'intermédiaire des blocs isolants formés à 1' étape b) .
Selon une possibilité de mise en œuvre, la formation des zones isolantes à l'étape b) peut comprendre le dépôt d'une couche isolante, puis un retrait d'une partie de la couche isolante, par exemple à l'aide d'au moins un faisceau d'électrons.
Selon cette première mise en œuvre, la formation des zones isolantes et de la cavité à l'étape b) peut comprendre : - le dépôt d'une couche à base d'un matériau diélectrique sur le substrat,
- une exposition d'une partie de ladite couche de matériau diélectrique à l'aide d'un faisceau d'électrons. Cela peut permettre de former une cavité de largeur ou de dimension critique uniforme. Ledit matériau diélectrique exposé au faisceau d'électrons peut être un matériau diélectrique sensible aux faisceaux d'électrons, par exemple du HSQ (HSQ pour hydrogen silsesquioxane) .
Selon une deuxième mise en oeuvre, l'invention concerne un procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation à partir d'un empilement de couches minces sur un substrat, l'empilement comportant au moins deux couches successives respectivement à base d'au moins un premier matériau semi-conducteur et d'au moins un deuxième matériau différent du premier matériau, d'au moins un premier bloc destiné à former au moins une région de source de transistor, et d'au moins un deuxième bloc destiné à former au moins une région de drain de transistor, et d'au moins une structure reliant ledit premier bloc et ledit deuxième bloc, b) formation sur l'empilement d'un masquage isolant comprenant au moins une ouverture, ladite ouverture comportant au moins un motif de grille de transistor, c) retrait sélectif, à travers ladite ouverture, du deuxième matériau vis-à-vis dudit premier matériau semi-conducteur, d) dépôt dans l'ouverture d'au moins un diélectrique de grille et d'au moins un matériau de grille, e) retrait partiel du masquage isolant, de manière à conserver des blocs isolants issus du masquage en contact avec la grille. Le retrait à l'étape e) peut comprendre une gravure du masquage isolant au-dessus, du premier bloc et du deuxième bloc, ainsi que de la structure reliant ledit premier bloc et ledit deuxième bloc. Ladite structure peut comprendre au moins deux blocs disjoints.
Selon une mise en œuvre avantageuse, la couche de l'empilement qui est en contact avec le support, est une couche sacrificielle à base du deuxième matériau. Cela peut permettre de former des barreaux semi-conducteurs qui ne sont pas en contact avec le support et une grille totalement enrobante, formant une bague autour de chacun desdits barreaux semi-conducteurs . Selon une variante pour laquelle le support comprend une couche diélectrique sur laquelle ledit empilement est formé, le procédé peut comprendre en outre : après l'étape b) , et préalablement à l'étape d) , un retrait partiel, de la couche diélectrique à travers la cavité. Cela peut également permettre de former des barreaux semi-conducteurs qui ne sont pas en contact avec le support et une grille totalement enrobante, formant une bague autour de chacun desdits barreaux semi-conducteurs. Selon une possibilité, après l'étape c) , et préalablement à l'étape d) , le procédé peut comprendre un dépôt d'au moins un matériau diélectrique de grille à travers l'ouverture ou dans la cavité.
Selon une mise en œuvre possible, l'étape d) peut comprendre le dépôt d'au moins un premier matériau de grille métallique, puis le remplissage de la cavité par au moins un deuxième matériau de grille semi-conducteur .
Selon une variante, l'étape b) de formation du masquage isolant doté d'au moins une cavité, peut comprendre les étapes de :
- dépôt d'un premier matériau diélectrique,
- lithographie du premier matériau diélectrique à l'aide d'au moins un faisceau d'électrons, de manière à former au moins un motif de grille de transistor,
- formation d'un deuxième matériau diélectrique, de part et d'autre du motif à base du premier matériau diélectrique,
- retrait du motif à base du premier matériau diélectrique.
Selon cette variante, le procédé peut comprendre en outre : préalablement au dépôt du premier matériau diélectrique, le dépôt d'une couche de protection à base d'un autre matériau diélectrique, et après retrait dudit motif à base du premier matériau diélectrique, le retrait d'une partie de la couche isolante de protection dans le prolongement dudit motif à base du premier matériau diélectrique.
Ledit premier matériau diélectrique peut être par exemple du HSQ (HSQ pour hydrogen silesquioxane) .
Le procédé peut également comprendre en outre, au moins une étape de dopage du premier bloc et du deuxième bloc, de manière à former une région de source dans le premier bloc et une région de drain dans le deuxième bloc. La première zone isolante et la deuxième zone isolante formées, peuvent être séparées par une distance constante égale à la dimension critique de la grille que l'on forme notamment par remplissage de la cavité.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :
- les figures IA à IG, 2A à 2G, 3A à 3G illustrent un premier exemple de procédé microélectronique selon l'invention, comprenant la réalisation d'au moins une grille de transistor « enrobante » sur une structure de canal de transistor à plusieurs branches, et d'espaceurs isolants pour cette grille ;
- les figures 4A à 4G, 5A à 5G, 6A à 6G, illustrent un deuxième exemple de procédé microélectronique selon l'invention, comprenant la réalisation d'espaceurs isolants pour une grille « enrobante » d'un transistor, puis la réalisation de la grille entre ces espaceurs isolants ; - les figures 7A à 7G, 8A à 8G, 9A à 9G, illustrent un troisième exemple de procédé microélectronique selon l'invention, comprenant la réalisation d'au moins une grille de transistor sur une structure de canal de transistor à plusieurs branches, et d'espaceurs isolants pour cette grille ; - les figures 1OA à 10F, HA à HF, 12A à 12F, illustrent un quatrième exemple de procédé microélectronique selon l'invention comprenant la réalisation d'une grille de transistor sur une structure de canal de transistor à plusieurs branches, et d'espaceurs isolants pour cette grille ;
- la figure 13 illustre un exemple de dispositif microélectronique suivant l'invention ;
- les figures 14A et 14B, illustrent une variante du deuxième exemple de procédé ;
- les figures 15A à 15B, illustrent une variante du premier exemple de procédé ;
- les figures 16A à 16B, illustrent une autre variante du premier exemple de procédé. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles .
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de procédé suivant l'invention, de réalisation d'un dispositif microélectronique et en particulier d'une grille dite « enrobante » pour un transistor comportant une structure de canal à plusieurs branches ou une structure comportant plusieurs canaux ou « multi-canaux », va à présent être donné en liaison avec les figures 1A-1G ; 2A-2G ; 3A-3G (les figures 1A-1G représentant une vue de dessus d'un dispositif microélectronique en cours de réalisation, tandis que les figures 2A-2G représentent des vues en coupes du dispositif microélectronique en cours de réalisation selon un plan de coupe passant par un axe
X' X et parallèle à un plan [θ;i,-k] d'un repère orthogonal [0,- i,- j,- k ] , et que les figures 3A-3G représentent d'autres vues en coupes du dispositif microélectronique en cours de réalisation selon un autre plan de coupe passant par un axe Y' Y et parallèle à un plan [θ;j;k] d'un repère orthogonal [0,- i,- j,- k ]) .
On réalise tout d'abord un empilement 105 de couches minces sur un substrat 100, qui peut être de type semi-conducteur sur isolant, et comprendre une couche 101 dite « de support », par exemple à base de silicium, sur laquelle repose une couche diélectrique
102, par exemple une couche d'oxyde enterré (« burried oxide » selon la terminologie anglo-saxonne) à base de
SiC>2. La couche diélectrique 102 peut être recouverte d'une couche 104i, à base d'un premier matériau, qui peut être semi-conducteur. Plusieurs autres couches 106i, 1042, IO62, sont réalisées sur la couche 104i reposant sur la couche diélectrique 102, par exemple par plusieurs épitaxies successives, et forment avec cette dernière un empilement 105 de couches minces sur la couche isolante 102. L'empilement 105 peut être formé d'une alternance de couches 104i, 1042, à base du premier matériau et dans lesquelles respectivement, un canal de transistor est destiné à être formé, et de couches IO61, 1062, que l'on appellera « sacrificielles », et qui sont à base d'un deuxième matériau, différent dudit premier matériau. Le deuxième matériau est un matériau choisi de manière à pouvoir être gravé sélectivement par rapport audit premier matériau. Le deuxième matériau peut être par exemple semi-conducteur. Le premier matériau peut être par exemple du Si, tandis que le deuxième matériau peut être par exemple du SiGe. Les couches 104i, 106i, 1042, IO62, de l'empilement peuvent avoir chacune une épaisseur comprise par exemple entre 10 et 50 nanomètres.
Une fois l'empilement 105 réalisé, on grave ce dernier de manière à former, au moins un premier bloc destiné à jouer le rôle d'au moins une région de source 110 de transistor, au moins un deuxième bloc destiné à jouer le rôle d'au moins une région de drain de transistor, ainsi qu'une structure 120 reliant le premier bloc 110 et le deuxième bloc 130. La structure 120 peut être sous forme de deux autres blocs 120a et 120b disjoints, reliant le premier bloc 110 et le deuxième bloc, et formés chacun de barreaux superposés. La gravure de l'empilement 105 peut être de type anisotrope, et réalisée par exemple à l'aide d'un plasma à base de CF4, HBr, Q, à travers un masquage, par exemple à travers une résine, ou un masque dur isolant à base de Si3N4 ou de Siθ2 qui peut avoir été formé par photolithographie puis gravure. Les figures IA, 2A et 3A, représentent l'empilement 105 gravé, une fois ledit masquage retiré.
Ensuite, on recouvre l'empilement 105 gravé et la couche diélectrique 102 du substrat 100 d'une première couche isolante 132, par exemple à base de Si3N4. Cette première couche isolante 132 peut être réalisée par dépôt, avec une épaisseur supérieure à la hauteur de l'empilement 105, par exemple une épaisseur comprise entre 50 et 500 nanomètres, de manière à recouvrir entièrement ce dernier (figures IB, 2B, 3B) .
On peut ensuite effectuer une étape de polissage par exemple par CMP (CMP pour Chemical Mechanical Polishing ou polissage mécano-chimique) afin d'aplanir la couche isolante 132 et de réduire son épaisseur. Puis, on réalise au moins une ouverture ou une cavité 136 dans la première couche isolante 132. La cavité formée comporte ou réalise au moins un motif de grille 135a et éventuellement un motif de contact 135b de grille. Selon une possibilité (figures IC, 2C, 3C), les motifs de grille 135a et de contact 135b peuvent être réalisés préalablement par lithographie ou photolithographie sous forme d'une ouverture dans une couche 134, par exemple de résine réalisée sur la couche isolante 132. Puis, les motifs de grille 135a et de contact 135b sont reproduits dans la première couche isolante 132 sous forme de la cavité 136, par gravure anisotrope de la couche isolante 132 à travers la couche de résine 134. La gravure de la couche isolante 132 à travers la couche de résine 134 peut être réalisée par exemple à l'aide d'une gravure plasma. La gravure de la première couche isolante 132 à travers la couche de résine 134 est réalisée de manière à conserver une épaisseur de la première couche isolante 132 notamment contre les flancs ou faces latérales des blocs 110 et 130, et éventuellement sur ces blocs 110 et 130. La cavité 136 réalisée dans la première couche isolante 132 a une forme de motif de grille 135a et de motif de contact 135b de grille, et dévoile une partie de la structure semi-conductrice 120, ainsi que la couche diélectrique 102 du substrat. Le long de l'axe Y' Y, entre le premier bloc semi-conducteur 110 et le deuxième bloc semi-conducteur 130, la cavité 136 a une dimension critique di (mesurée dans une direction parallèle à l'axe X' X) uniforme. Cette dimension critique di définit la dimension critique d'une grille destinée à être formée dans la cavité 136 (figures ID, 2D, 3D) .
Ensuite, on retire dans la cavité 136 une partie de la structure 120, et en particulier les parties des couches 106i, IO62, situées dans la cavité 136 et à base du deuxième matériau, par gravure sélective vis-à-vis du premier matériau. Les couches 104i, 1042, a base du premier matériau et situées dans la cavité 136 sont quant à elle conservées, totalement ou au moins en partie, selon le degré de sélectivité de la gravure. Le retrait du deuxième matériau dans la cavité 136, peut être effectué à l'aide d'une gravure isotrope, par exemple, une gravure sèche à l'aide d'un plasma CF4 ou une gravure humide à l'aide par exemple de HNO3IHFICH3COOHIH2O, OU d'une solution communément appelée « Secco » et proposée par F. Secco d'Aragona Journal of Electrochem. Soc. 119 (1972) 948. Suite au retrait du deuxième matériau dans la cavité 136, des barreaux semi-conducteurs disjoints 104a, 104b, 104c, 104d, à base du premier matériau, et reliant le premier bloc 110 et le deuxième bloc 130 sont formés. Les barreaux 104a et 104c formés à partir de la première couche semi-conductrice 104i reposent dans cet exemple de réalisation sur la couche diélectrique 102 du substrat 100, tandis que les barreaux 104b, 104d, formés dans la couche semi-conductrice 1042 de l'empilement 105 sont suspendus entre les blocs 110 et 130, au-dessus du substrat 100 et ne sont pas en contact avec ce dernier, ou sont séparés de ce dernier et en particulier de la couche diélectrique 102. Un premier barreau 104a et un deuxième barreau 104b, sont alignés dans une direction réalisant un angle non-nul, par exemple de 90°, avec le plan principal de la couche de support 101 ou de la couche diélectrique 102 du substrat 100. Dans une direction sensiblement parallèle au plan principal de la couche diélectrique 102 (passant par la couche diélectrique 102 et parallèle aux axes X'X et Y'Y), un troisième barreau 120c, et un quatrième barreau 120d, sont alignés respectivement, avec le premier barreau 120a et avec le deuxième barreau 120b. Les barreaux semi-conducteurs 104a, 104b, 104c, 104d, sont destinés à jouer le rôle de branches, d'un canal de transistor à plusieurs branches, ou éventuellement d'une structure formant plusieurs canaux (figures IE, 2E, 3E) . Une grille peut être ensuite réalisée dans la cavité 136 à l'aide d'un procédé de type Damascène. Pour réaliser cette grille, en effectue un dépôt d'un matériau diélectrique 142 dans la cavité 136, autour notamment des parties dévoilées des barreaux 104a, 104b, 104c, 104d. Ce dépôt peut être conforme, et à base par exemple d'un matériau de type communément appelé « high-k » tel que du HfO2, d'épaisseur par exemple comprise entre 1 et 10 nanomètres. Puis, on réalise un dépôt d'un ou plusieurs matériaux de grille. On peut déposer par exemple un matériau métallique 146 de grille, par exemple du TiN, ou du WSi, ou du TaN, d'épaisseur comprise par exemple entre 3 et 12 nanomètres, de manière à recouvrir le diélectrique 142 de grille autour des barreaux 104a, 104b, 104c, 104d. Ensuite, la cavité 136 peut être remplie à base d'un autre matériau 148 de grille, par exemple semi-conducteur tel que du polysilicium. Dans le cas où le remplissage de la cavité 136 dépasse de l'embouchure de cette dernière et recouvre la première couche isolante 132, une étape de CMP (CMP pour « chemical mechanical polishing » ou polissage mécano-chimique) peut être prévue pour ne conserver le matériau 148 de grille 150, dans la cavité 136 que jusqu'au niveau de l'embouchure de cette dernière. Le polissage peut être réalisé avec un arrêt sur la première couche isolante 132. Une grille « enrobante » 150, pour laquelle le diélectrique de grille et le matériau de grille sont formés tout autour d'une portion respective des barreaux semi-conducteurs 104b, 104d, ou forme une bague autour d'une portion de chacun des barreaux semi- conducteurs 104b, 104d, est ainsi réalisée (figures IF, 2F, 3F) . Cn complète ensuite la formation d'espaceurs 170a, 170b, pour la grille 150, à partir des parties restantes de la première couche isolante 132 de masquage dans laquelle a été formée la cavité 136. Pour cela on effectue un deuxième retrait partiel de cette couche isolante 132, par exemple à l'aide d'une gravure anisotrope qui peut être effectuée à l'aide d'un plasma. Ce retrait partiel peut être par exemple une gravure sèche sélective du Si3N4 vis-à-vis du Si. Le deuxième retrait partiel, est effectué de sorte que la couche isolante 102 est supprimée au dessus de l'empilement. Les zones restantes de la couche isolante 132 qui étaient situées sur les blocs 110 et 130 de régions de source et de drain, et sur la structure 120 sont ainsi retirées . Le deuxième retrait partiel de la couche isolante 132 est également réalisé de manière à conserver des zones isolantes contre les flancs des blocs 110 et 130 et en contact avec la grille 150 (figures IG, 2G, 3G) .
A la suite de cette gravure, une première zone isolante ou un premier espaceur 170a issu de la couche isolante 132 gravée, est en contact avec au moins un flanc du premier bloc 110 situé en regard de la grille, de préférence sur toute la hauteur de flanc
(la hauteur des blocs étant définie dans une direction parallèle au vecteur k du repère orthogonal [O; i ; j ; k ] . Le premier espaceur 170a est également en contact avec la grille 150 et sépare ou/et isole, de préférence entièrement, cette dernière du premier bloc 110. Une deuxième zone isolante ou un deuxième espaceur 170b issu de la couche isolante 132 gravée, est en contact avec au moins un flanc du deuxième bloc 130 situé en regard de la grille, de préférence sur toute la hauteur de ce flanc. Le deuxième espaceur 170b est également en contact avec la grille 150 et sépare ou/et isole, de préférence entièrement, cette dernière du deuxième bloc 130 de drain. Les barreaux semi- conducteurs 104a, 104b, 104c, 104d traversent le premier espaceur 107a et le deuxième espaceur 170b. Une partie du masquage isolant dans lequel on a formé la grille, a ainsi été réduit pour former des espaceurs 170a, 170b, sans qu'un matériau diélectrique supplémentaire ait été déposé (figures IG, 2G, 3G) .
Une fois les espaceurs 170a, 170b, réalisés, on peut compléter la formation d'un transistor, par exemple en effectuant un dopage d'au moins une région des blocs 110 et 130. Ensuite, une siliciuration des blocs 110 et 130 et éventuellement de la grille 150 peut être avantageusement réalisée. Cette siliciuration peut comprendre une étape de dépôt d'un métal tel que par exemple du nickel, une étape de recuit de siliciuration, puis de retrait sélectif du métal non consommé.
Selon une variante de l'exemple de procédé précédemment décrit, un autre empilement 1005, peut être réalisé. Cet autre empilement 1005 peut être également formé d'une alternance de couches lO6o, 106i, 1062, « sacrificielles », à base dudit deuxième matériau, et de couches 104i, 1042, semi-conductrices à base dudit premier matériau, mais agencées de manière différente par rapport à l'empilement 105 précédemment décrit. Dans cet autre empilement 1005, la couche diélectrique 102 du substrat 100 est cette fois recouverte par, et en contact avec, une couche lO6o sacrificielle à base du deuxième matériau, elle-même recouverte par une couche 104i à base du premier matériau, elle-même recouverte par une alternance de couches à base du deuxième matériau et de couches à base du premier matériau. Une fois cet autre empilement 1005 réalisé on peut effectuer les mêmes étapes de procédé que celles décrites précédemment en liaison avec les figures 1, 2, 3. On peut obtenir avec cette variante de procédé, des barreaux semi-conducteurs 104a, 104b, 104c, 104d, séparés de la couche diélectrique 102 du substrat 100 et une grille 151, totalement enrobante, pour laquelle le diélectrique de grille et le matériau de grille sont formés tout autour d'une portion respective des barreaux semi-conducteurs 104a, 104b, 104c, 104d, ou forme une bague autour d'une portion de chacun des barreaux semi-conducteurs 104a, 104b, 104c, 104d (figures 15A, 15B) .
Selon une autre variante de l'exemple de procédé qui a été décrit précédemment en liaison avec les figures 1, 2, 3, après par exemple le retrait du deuxième matériau dans la cavité 136 (qui a été décrit en liaison avec les figures IE, 2E, 3E), pour former les barreaux semi-conducteurs disjoints 104a, 104b, 104c, 104d, à base du premier matériau, on peut effectuer un retrait d'une épaisseur de la couche diélectrique 102 du substrat 100. Ce retrait peut être effectué par gravure isotrope du matériau diélectrique de la couche 102, par exemple par gravure humide à l'aide de HF, de manière à séparer les barreaux 104a, 104c de la couche diélectrique 102 substrat 100, et former un espace entre les barreaux 104a, 104c, et cette couche diélectrique 102. Les barreaux 104a, 104b, 104c, 104d, ainsi formés sont tous suspendus au-dessus du substrat 100 et ne sont pas en contact avec ce dernier (figure 16A) . On peut ensuite effectuer les mêmes étapes de procédé que celles décrites précédemment en liaison avec les figures 1F-1G, 2F-2G, 3F-3G, de formation d'une grille puis de formation des espaceurs 170a, 170b. On peut obtenir avec cette variante, une grille « totalement enrobante » 152, pour laquelle le diélectrique de grille et le matériau de grille sont formés tout autour d'une portion respective des barreaux semi-conducteurs 104a, 104b, 104c, 104d, ou forme une bague autour d'une portion de chacun des barreaux semi-conducteurs 104a, 104b, 104c, 104d, est ainsi réalisée (figure 16B) .
Selon une variante (non représentée) des exemples de procédé qui viennent d'être décrits, une couche tampon ou de protection de l'empilement 105 peut être déposée sur ce dernier, avant de former le premier bloc 110 le deuxième bloc 130 et la structure 120. Cette couche « tampon » peut être à base de Siθ2, et d'épaisseur par exemple comprise entre 5 et 50 nanomètres, et est recouverte ensuite par la première couche isolante 132, par exemple à base Si3N4.
Un autre exemple de procédé microélectronique, va à présent être donné en liaison avec les figures 4A-4G ; 5A-5G ; 6A-6G (les figures A-4G représentant une vue de dessus d'un dispositif microélectronique en cours de réalisation, tandis que les figures 5A-5G représentent respectivement, des vues en coupe du dispositif microélectronique en cours de réalisation selon un plan de coupe passant par un axe
X' X et parallèle à un plan [θ;i;k] d'un repère orthogonal [θ;i;j;k], et que les figures 6A-6G représentent d'autres vues en coupe du dispositif microélectronique en cours de réalisation selon un autre plan de coupe passant par un axe Y' Y et parallèle à un plan [θ;j;k] d'un repère orthogonal [0,- i,- j,- k ]) .
Pour cette variante, on réalise sur un substrat 200, par exemple de type semi-conducteur sur isolant, un empilement 205 de couches 204i, 206i, 2042, 2O62, comprenant une alternance de couches 204i, 2042, à base d'un premier matériau, semi -conducteur, par exemple du Si, et de couches 206i, 2062, a base d'un deuxième matériau différent du premier matériau et apte à être gravé sélectivement par rapport au premier matériau. Le deuxième matériau peut être par exemple un matériau semi -conducteur tel que du SiGe. L'empilement 205 peut être réalisé par exemple en effectuant plusieurs épitaxies successives. On dépose ensuite au moins une première couche isolante 232, par exemple à base Si3N4, par-dessus l'empilement 205. Puis, on réalise un masquage (non représenté) , par exemple à l'aide d'un procédé de photolithographie, ou par exemple à l'aide d'un faisceau d'électrons (« e-beam » selon la terminologie anglo-saxonne) ou à l'aide d'un procédé hybride dans lequel on utilise un faisceau d'électrons et un rayonnement ultraviolet lointain
(« deep UV » selon la terminologie anglo-saxonne) ou d'un procédé de moulage de motifs nano-métriques
(communément appelé « nano-imprint » selon la terminologie anglo-saxonne) sur la couche première couche isolante 232. On grave ensuite la couche isolante 232 à travers le masquage, de manière à former dans la première couche isolante 232, au moins un premier motif 232a de région de source de transistor, au moins un deuxième motif 232b de région de drain de transistor, ainsi qu'un ou plusieurs motifs reliant le premier motif 232a et le deuxième motif 232b, par exemple un troisième motif 232c et un quatrième motif 232d, reliant le premier motif 232a et le deuxième motif 232b, sous forme de deux bandes parallèles et disjointes. On grave ensuite l'empilement 205 à travers le masquage et la couche isolante 232, par exemple par gravure anisotrope à l'aide d'un plasma de manière à former sous le premier motif 232a, au moins un premier bloc 210 destiné à jouer le rôle d'au moins une région de source de transistor, et sous le deuxième motif 232b, au moins un deuxième bloc 230 destiné à jouer le rôle d' au moins une région de drain de transistor, ainsi que sous les troisième et quatrième motifs 232c, 232d respectivement, un premier empilement 220a de barreaux et un deuxième empilement 220b de barreaux, reliant le premier bloc 210 et le deuxième bloc 230. Dans les empilements 220a et 220b de barreaux, des branches d'un canal de transistor sont destinées à être formées. Sur l'empilement 205 gravé ainsi réalisé, les blocs 210 et 230 ainsi que les empilements de barreaux 220a et 220b, sont recouverts par la couche isolante 232. Le masquage est ensuite retiré (figures 4A, 5A, 6A) .
Puis, on forme des zones isolantes contre les flancs ou faces latérales du premier bloc 210 et du deuxième bloc 230.
Pour cela, on peut déposer une couche de matériau diélectrique 234 apte à réagir à une exposition à un faisceau d'électrons (« e-beam » selon la terminologie anglosaxonne) ou sensible à l'action d'un faisceau d'électrons, par exemple un matériau HSQ (HSQ pour « hydrogen silsesquioxane » ou hydrogène silsesquioxane) sur et autour de l'empilement 205 gravé. On effectue ensuite un retrait partiel, de la couche de matériau diélectrique 234, de manière à conserver une épaisseur isolante contre les faces latérales ou flancs des blocs 210 et 230. La lithographie est réalisée à l'aide d'un faisceau d'électrons. Les parties de la couche 234 de matériau diélectrique qui ne sont pas exposées au faisceau d'électrons sont retirées chimiquement par exemple à l'aide de TMAH dilué (TMAH pour « tétra méthyl ammonium hydroxyde ») . Le matériau diélectrique 234 est notamment retiré partiellement dans une région située entre les blocs de source 210 et de drain 230, de manière à former dans cette région, une cavité 236 dont les parois sont à base de matériau diélectrique 234, et dont la forme est celle d'un motif 235a de grille de transistor. Les zones du matériau diélectrique 234 qui ont été exposées au faisceau d'électrons, sont quant à elle transformées au moins partiellement en des zones à base d'un matériau diélectrique de nature différente du matériau 234, par exemple du Siθ2. Les zones conservées de la couche de matériau diélectrique 234, forment des espaceurs isolants 237a et 237b, situés contre les flancs des blocs 210 et 230. Dans une zone située entre les blocs 210 et 230, la distance d2 séparant les espaceurs 237a et 237b ou la largeur d2 de la cavité 236 est uniforme (cb étant mesurée dans une direction parallèle à l'axe X'X indiqué sur la figure 4B) . Cette distance ou largeur cfe peut être par exemple comprise entre 5 et 50 nanomètres, et correspond à la dimension critique d'une grille destinée à être formée dans la cavité 236, entre les blocs 210 et 230 (figures 4B, 5B, 6B) .
Ensuite, on retire une partie de la structure 220 dévoilée par la cavité 236, et en particulier des parties des couches 206i, 2O62, à base du deuxième matériau situées dans la cavité 236. Ce retrait est effectué, à l'aide d'une gravure du deuxième matériau, sélective vis-à-vis du premier matériau, par exemple une gravure isotrope, de manière à former des barreaux semi-conducteurs distincts ou/et disjoints 204a, 204b, 204c, 204d, à base du premier matériau. La gravure du deuxième matériau peut être une gravure sèche réalisée par exemple à l'aide de CF4 ou une gravure humide réalisée par exemple à l'aide de HNO3: HFiCH3COOH: H2O, ou d'une solution communément appelée « Secco » (figures 4C, 5C, 6C) . Une grille 250 est ensuite réalisée dans la cavité 236 à l'aide d'un procédé de type Damascène, lors duquel on effectue tout d'abord un dépôt d'un matériau diélectrique 242 de grille, autour des barreaux 204a, 204b, 204c, 204d, dévoilés par la cavité 236, puis, un dépôt d'au moins un premier matériau 246 de grille, par exemple métallique tel que du TiN ou TaN ou du WSi, de manière à former une épaisseur, par exemple comprise entre 3 et 12 nanomètres recouvrant la couche de diélectrique 242 de grille autour des barreaux 204a, 204b, 204c, 204d. Ensuite, la cavité 236 est remplie à base d'un deuxième matériau 248 de grille, qui peut être semi-conducteur tel que par exemple du polysilicium. Le remplissage peut être éventuellement suivi d'une étape de polissage par CMP, avec un arrêt sur la première couche isolante 232 (figures 4D, 5D, 6D) .
On réalise ensuite un masquage 260, qui peut être à base d'un polymère ou une résine photosensible, ou un masque dur réalisé par photogravure. Le masquage 260 est formé de manière à recouvrir et protéger les zones à base de matériau 246, 248 de grille situées entre le premier bloc semi¬ conducteur 210 et le deuxième bloc semi-conducteur 230. Le masquage 260 comprend également un motif 260b de contact de grille. Le masquage 260 peut être réalisé par exemple par dépôt d'une couche de résine puis insolation, par écriture directe ou à travers un masque (figures 4E, 5E, 6E) .
Une gravure, par exemple anisotrope, et sélective des matériaux 246, 248, de grille vis-à-vis du diélectrique 242 de grille, de manière à reproduire le motif 260a, est ensuite effectuée. Cette gravure peut être anisotrope et réalisée par exemple à l'aide d'un plasma. On retire ensuite le masquage 260.
Puis, on effectue un retrait partiel de la première couche isolante 232, de manière à retirer cette couche 232 sur les blocs 210 et 230 ainsi qu'au- dessus des blocs 220a, et 220b. Ce retrait peut être réalisé par gravure anisotrope, par exemple à l'aide de H3PO4 (figures 4G, 5G, 6G) . Un dispositif microélectronique comprenant sur un substrat, un premier bloc 210 dans lequel une région de source de transistor est destinée à être réalisée, un deuxième bloc 230 dans lequel une région de drain de transistor est destinée à être réalisé, plusieurs barreaux disjoints, reliant le premier bloc 210 et le deuxième bloc 230, dont un ou plusieurs barreaux 204c, 204d, qui ne sont pas en contact avec le substrat, une grille 250 enrobant au moins partiellement les barreaux 204a, 204b, 204c, 204d, et des zones isolantes 237a, 237b, ou espaceurs reposant sur la couche diélectrique 202 du substrat 200 et formés sur les flancs ou faces latérales des blocs 210 et 230, est ainsi réalisé. La grille 250 a une dimension critique 02 uniforme entre les blocs 210 et 230. Les espaceurs isolants 237a et 237b sont en contact avec la grille 250 et séparent totalement cette dernière des blocs de source et de région de drain. Les barreaux 204a, 204b, 204c, 204d, reliant le premier bloc 210 et le deuxième bloc 230 traversent les espaceurs 237a, 237b et la grille 250. Un tel dispositif microélectronique est illustré selon une vue en perspective sur la figure 13.
Une fois les espaceurs 237a, 237b, réalisés, on peut compléter la formation d'un transistor, par exemple en effectuant un dopage des blocs 210 et 230. Une siliciuration des blocs 210 et 230 et de la grille 250 peut être ensuite réalisée. Cette siliciuration peut comprendre une étape de dépôt d'un métal tel que par exemple du nickel, une étape de recuit de siliciuration, puis de retrait sélectif du métal non consommé. Selon une variante de l'exemple de procédé qui vient d'être décrit, après avoir déposé la couche de matériau diélectrique 234 apte à réagir aux faisceaux d'électrons, par exemple de type HSQ sur et autour de l'empilement 205 gravé, on effectue ensuite un retrait partiel, du matériau 234 diélectrique, de manière à former, dans une région située entre les blocs de source 210 et de drain 230, une cavité 536 dont les parois sont à base de matériau diélectrique 234, et dont la forme est celle d'un motif 235a de grille de transistor et d'un motif 235b de contact de grille dans le prolongement du motif 235a de grille
(figure 14A) . Ensuite, comme pour l'exemple de procédé précédent, on forme les barreaux distincts ou/et disjoints 204a, 204b, 204c, 204d. Puis, on forme une grille 250 et un contact 252 de grille dans la cavité 236 par dépôt dans cette dernière d'au moins un diélectrique de grille et d'au moins un matériau de grille (figure 14B). Une autre variante de l'exemple de procédé microélectronique décrit en liaison avec les figures 1, 2 et 3, va à présent être donnée en liaison avec les figures 7A-7G ; 8A-8G ; 9A-9G (les figures 7A-7G représentant des vues de dessus du dispositif microélectronique en cours de réalisation, tandis que les figures 8A-8G représentent des vues en coupes du dispositif microélectronique en cours de réalisation selon un plan de coupe passant par un axe X' X et parallèle à un plan [O;/ ; k] d'un repère orthogonal [O; z ; j ; k], et que les figures 9A-9G représentent d' autres vues en coupes du dispositif microélectronique en cours de réalisation selon un autre plan de coupe passant par un axe Y' Y et parallèle à un plan [O;j;k] d'un repère orthogonal [0; i ; j ; k ]) . Comme pour l'exemple de procédé donné en liaison avec les figures 1, 2 et 3, on forme tout d'abord l'empilement 105 de couches minces 104i, 106i, 1042, IO62, sur le substrat 100, puis on grave cet empilement 105, de manière à former le premier bloc 110 de région de source, le deuxième bloc 130 de région de drain et la structure 120, formée de deux autres blocs disjoints reliant le premier bloc 110 et le deuxième bloc 130. On effectue ensuite un dépôt d'une première couche isolante 332, à base d'un premier matériau diélectrique, par exemple à base de Si3N4 sur et autour de l'empilement 105 gravé. Selon cette variante, on forme ensuite au moins un motif de grille 335a et éventuellement un motif de contact 335b de grille dans une couche de masquage 333, déposée sur la première couche isolante 332. Les motifs 335a et 335b peuvent être formés par exemple par photolithographie. Dans ce cas, la couche de masquage 333 peut être par exemple une couche de résine photosensible (figures 7A, 8A, 9A) .
Ensuite, on grave la première couche isolante 332 à travers les motifs 335a et 335b de la couche de masquage 333, de manière à reproduire ces derniers dans la première couche isolante 332. La première couche isolante 332 est de préférence, conservée uniquement sous les motifs 335a et 335b. Cette gravure peut être effectuée par exemple à l'aide d'une gravure plasma (figures 7B, 8B, 9B). On retire ensuite la couche de résine 333, par exemple à l'aide de l'enchaînement suivant H2SO4 + H2O2 puis H2O2 + NH4OH + H2O puis par plasma O2+H2+N2. Ensuite, on effectue un dépôt d'une deuxième couche isolante 334 à base d'un deuxième matériau diélectrique, par exemple à base d'un diélectrique de type HTO (HTO pour « High Thermal Oxide » selon la terminolgie anglo-saxonne) sur et autour des motifs de grille 335a et de contact 335b de grille réalisés dans la première couche isolante 332. On effectue ensuite un retrait des parties de la deuxième couche isolante 334 situées au dessus des motifs 335a et 335b réalisés dans la première couche isolante 332. Ce retrait peut être réalisé par polissage CMP, et de manière à dévoiler les motifs 335a et 335b (figures 7C, 8C, 9C) .
Ensuite, on effectue un retrait de la première couche isolante 332 et en particulier des motifs 335a et 335b. Ce retrait peut être réalisé par gravure sélective, par exemple par gravure humide à base de H3PO4, de manière à former une cavité 336 dans la deuxième couche isolante 334 ayant la forme des motifs de grille 335a et de contact de grille 335b, la cavité 336 dévoilant la couche diélectrique 102 du substrat 100 et une partie des empilements 120a et 120b de la structure 120 reliant les blocs semi-conducteurs 110 et 130 (figures 7D, 8D, 9D) .
Puis on effectue un retrait de parties des couches 106i, 1062 de l'empilement 105 qui sont à base du deuxième matériau et situées dans la cavité 336. Ce retrait peut être effectué par exemple à l'aide d'une gravure sèche à l'aide d'un plasma à base de CF4 ou par gravure humide à l'aide de HNO3 : HF : CH3COOH : H2O ou d'une solution appelée « Secco ». Suite au retrait du deuxième matériau dans la cavité 336, des barreaux semi-conducteurs disjoints 104a, 104b, 104c, 104d, à base du premier matériau, et reliant le premier bloc 110 et le deuxième bloc 130 sont formés. Certains barreaux 104b, 104d, sont suspendus entre le premier bloc 110 et le deuxième bloc 130 et situés au-dessus du substrat 100, sans être en contact avec la couche diélectrique 102 (figures 7E, 8E, 9E) .
Une grille 350 est ensuite réalisée dans la cavité 336 à l'aide d'un procédé Damascène, lors duquel on effectue tout d'abord un dépôt d'un matériau diélectrique 342 de grille, autour des barreaux 104a, 104b, 104c, 104d, dévoilées par la cavité 336, puis, un dépôt d'un matériau métallique 346, par exemple du TiN, ou du TaN, ou du WSi de manière à recouvrir la couche de diélectrique 342 de grille autour des barreaux 104a, 104b, 104c, 104d. Ensuite, dans la cavité 336 on dépose un matériau 348 de grille, qui peut être semi¬ conducteur tel que par exemple du polysilicium . Le remplissage peut être éventuellement suivi d'une étape de polissage par CMP avec un arrêt sur la première couche isolante 132 (figures 7F, 8F, 9F) . Puis, on réalise ensuite des espaceurs
370a, 370b, pour la grille 350 à partir de la deuxième couche isolante 334, dans laquelle la cavité 336 a été réalisée. Pour cela on effectue un retrait partiel de la couche 334, par exemple à l'aide d'une gravure anisotrope à l'aide d'un plasma, de manière à conserver des zones isolantes 370a et 370b issues de la deuxième couche isolante 334, de part et d'autre de la grille 350 et séparant cette dernière des blocs 110 et 130 destinés à jouer le rôle respectivement de région de source et de région de drain (figures 7G, 8G, 9G) . Les zones isolantes 370a et 370b sont en contact avec les flancs des blocs semi -conducteurs 110 et 130 de source et de drain, éventuellement sur toute la hauteur de ces derniers, de manière à séparer totalement la grille 350 de ces blocs 110 et 130. Un autre exemple de procédé microélectronique va à présent être donnée en liaison avec les figures 10A-10F ; HA-11F ; 12A-12F (les figures 10A-10F représentant une vue de dessus d'un dispositif microélectronique en cours de réalisation, tandis que les figures 11A-11F représentent des vues en coupes du dispositif microélectronique en cours de réalisation selon un plan de coupe passant par un axe
X' X et parallèle à un plan [θ;i;k] d'un repère orthogonal [θ;i;j;k], et que les figures 12A-12F représentent d'autres vues en coupes du dispositif microélectronique en cours de réalisation selon un autre plan de coupe passant par un axe Y' Y et parallèle à un plan [θ;j;k] d'un repère orthogonal [θ;i;j;k]).
Dans cet exemple, on réalise l'empilement 105 de couches minces tel qu'illustré sur les figures 1, 2, et 3, comprenant une alternance de couches 104i, 1042, a base d'un premier matériau semi-conducteur tel que par exemple du Si et de couches 106i, IO62, à base d'un deuxième matériau, par exemple semi-conducteur tel que du SiGe. On grave ensuite cet empilement 105, de manière à former le premier bloc 110 de région de source, le deuxième bloc 130 de région de drain, et la structure 120. On dépose ensuite une couche isolante, par exemple à base d'un premier matériau diélectrique 433, apte à réagir sous l'effet d'un faisceau d'électrons, par exemple un matériau HSQ. Puis, on réalise une fausse grille, ou un masquage isolant ayant la forme d'un motif de grille 435a et d'un motif de contact 435b de grille, dans le matériau 433, par exemple par lithographie à l'aide d'un faisceau d'électrons. (figure 1OA, figure HA, figure 12A) . L'utilisation du faisceau d'électrons peut permettre de former un motif de grille 435a précis, de dimension critique, par exemple inférieure à 50 nanomètres, et uniforme . On dépose ensuite un deuxième matériau diélectrique 434 de part et d'autre, et éventuellement sur, le masquage. Le deuxième matériau diélectrique 434 peut être par exemple à base de Si3N4 ou de SiÛ2. Puis, on peut réduire l'épaisseur du deuxième matériau diélectrique 434 et éventuellement l'épaisseur du masquage, par exemple à l'aide d'un polissage mécano- chimique. Le polissage peut être réalisé de sorte que l'épaisseur du masquage à base du premier matériau diélectrique 433 et l'épaisseur du deuxième matériau diélectrique 434 sont égales ou sensiblement égales (figure 10B, figure HB, figure 12B) .
Ensuite, on effectue un retrait du masquage à base du premier matériau diélectrique 433, de manière à former une cavité 436 dans la couche à base du deuxième matériau diélectrique 434. Le retrait du premier matériau diélectrique 433 peut être réalisé par exemple par gravure sélective vis-à-vis du deuxième matériau diélectrique 434, par exemple une gravure isotrope à l'aide de HF dilué et de concentration inférieure à 1 % . La cavité 436 formée, reproduit les motifs de grille 435a et de contact de grille 435b, et dévoile une partie des empilements 120a et 120b de la structure 120 destinée à servir de canal ainsi que la couche isolante 102 du substrat 100 (figure 1OC, figure HC, figure 12C) . Ensuite, on retire une partie de la structure 120 dévoilée par la cavité, et en particulier des parties des couches 106i, IO62, a base dudit deuxième matériau situées dans la cavité. Ce retrait peut être effectué à l'aide d'une gravure isotrope du deuxième matériau, sélective vis-à-vis du premier matériau, de manière à former des barreaux semi¬ conducteurs disjoints 104a, 104b, 104c, 104d. La gravure peut être une gravure sèche réalisée par exemple à l'aide de CF4 ou une gravure humide réalisée par exemple à l'aide de HNO3: HF : CH3COOH : H2O, ou SECCO (figures 10D, HD, 12D) .
Une grille 350 est ensuite réalisée dans la cavité 436 à l'aide d'un procédé de type Damascène, lors duquel on effectue tout d'abord un dépôt d'un matériau diélectrique 442 de grille, autour des barreaux 104a, 104b, 104c, 104d, dévoilées par la cavité 436, puis, un dépôt d'un matériau métallique 446, par exemple du TiN, de manière à recouvrir la couche de diélectrique 442 de grille autour des barreaux 104a, 104b, 104c, 104d. Ensuite, la cavité 436 est remplie à base d'un matériau 448 de grille, qui peut être semi-conducteur tel que par exemple du polysilicium (figures 1OE, HE, 12E) . Le remplissage peut être éventuellement suivi d'une étape de polissage par CMP . On forme ensuite des espaceurs 470a, 470b,
(figures 10F, HF, 12F) pour la grille 450. Pour cela, on effectue un retrait partiel de la couche 434, notamment sur le premier bloc 110 et sur le deuxième bloc 130 ainsi que sur la structure 120. Ce retrait partiel peut être effectué par exemple par gravure anisotrope à l'aide d'un plasma, de manière à conserver des zones isolantes 470a, 470b, à base du deuxième matériau diélectrique, de part et d'autre de la grille 450, séparant cette dernière des blocs 110 et 130 semi- conducteurs destinés à jouer le rôle respectivement de région de source et de région de drain. Les zones isolantes 470a, 470b, reposent sur le substrat et sont formés contre les flancs des blocs 110 et 130. Les zones isolantes 470a, 470b, peuvent être formées contre les flancs des blocs 110 et 130 sur toute la hauteur de ces derniers, de manière à former une séparation isolante totale entre la grille et les blocs semi¬ conducteurs 110 et 130.
L'invention n'est pas limitée aux exemples de matériaux qui viennent d'être donnés pour former les empilements 105, 205, 1005. Le premier matériau à base duquel les couches 104i, 1042, 204i, 2042, sont formées peut être éventuellement différent des exemples donnés précédemment. Selon des variantes, ledit premier matériau semi-conducteur tel que par exemple du SiGe ou du Ge, ou/et un matériau semi-conducteur contraint par exemple du Ge contraint ou/et un semi-conducteur donné comportant un additif tel que du carbone, par exemple du SiGeC ou du SiC ledit additif étant sous forme d'atomes placés en substitution dans le réseau dudit semi-conducteur donné et en proportion par exemple comprise entre 1 % et 2 %.
Le deuxième matériau à base duquel les couches sacrificielles lO6o, 106i, IO62, 206i, 2O62, sont formées peut être éventuellement différent des exemples donnés précédemment. Ledit deuxième matériau est différent dudit premier matériau, par exemple dopé différemment ou/et à base d'un semi-conducteur différent, ou/et de stcechiométrie différente du premier matériau, et choisi de manière à pouvoir être gravé sélectivement par rapport au premier matériau.
Dans un premier cas, par exemple où ledit premier matériau est du Si ou du Si comportant un additif tel que du carbone, ledit deuxième matériau peut être éventuellement à base de SiGe ou de SiGe comportant un additif tel que du carbone, ou du SiGe comportant un additif tel que du Bore, ou du Si dopé.
Dans un deuxième cas, par exemple où ledit premier matériau est du SiGe ou du SiGe comportant un additif tel que du carbone, ledit deuxième matériau peut être éventuellement à base de SiGe dopé ou de Si dopé ou de SiGe de stcechiométrie différente de celle du premier matériau.
Dans un troisième cas, par exemple où ledit premier matériau est du Ge ou du Ge contraint, ledit deuxième matériau peut être éventuellement à base de SiGe ou de SiGe dopé ou de Si contraint.

Claims

REVENDICATIONS
1. Dispositif microélectronique compre¬ nant : - un support,
- un empilement gravé de couches minces comprenant au moins une couche (204i,2042) a base d'un premier matériau semi-conducteur, et au moins une couche (206i,2062) à base d'un deuxième matériau, semi- conducteur et différent du premier matériau, l'empilement reposant sur le support et comprenant au moins un premier bloc et au moins un deuxième bloc, dans lesquels respectivement, au moins une région de drain et au moins une région de source sont aptes à être formées, un ou plusieurs barreaux semi-conducteurs reliant une première zone du premier bloc et une autre zone du deuxième bloc, et aptes à former un canal de transistor ou un canal de transistor à plusieurs branches, ou plusieurs canaux de transistors, - une grille située entre ledit premier bloc (210) et ledit deuxième (230) bloc, enrobant au moins partiellement lesdits barreaux,
- au moins une première zone isolante (170a, 237a, 370a, 470a) formée contre au moins un flanc dudit premier bloc,
- au moins une deuxième zone isolante (170b, 237b, 370b, 470b) en regard de la première zone isolante, et formée contre au moins un flanc dudit deuxième bloc, la grille étant en contact avec la première zone isolante et la deuxième zone isolante et séparée au moins partiellement dudit premier bloc et dudit deuxième bloc, par l'intermédiaire desdites première et deuxième zones isolantes.
2. Dispositif microélectronique selon la revendication 1, au moins un barreau (104c, 104d, 204c, 204d) parmi lesdits barreaux étant suspendu au-dessus du support (100,200) entre le premier bloc (110,210) et le deuxième bloc (130,230) et/ou étant séparé du support (100-102,200-202).
3. Dispositif microélectronique selon l'une des revendications 1 ou 2, au moins deux desdits barreaux semi-conducteurs ( 104a, 104b, 204a, 204b) étant alignés dans une direction parallèle au plan principal du support (100-102,200-202).
4. Dispositif microélectronique selon l'une des revendications 1 à 3, au moins deux desdits barreaux semi-conducteurs (204a, 204d) étant disjoints, et alignés dans une direction réalisant un angle non nul avec le plan principal du support (100-102,200-202) .
5. Dispositif microélectronique selon l'une des revendications 1 à 4, ledit empilement
(105,205,1005) étant formé d'une alternance de couches (204i,2042) a base d'un premier matériau semi-conducteur et de couches (206i,2062) a base d'un deuxième matériau, différent du premier matériau semi-conducteur.
6. Dispositif microélectronique selon l'une des revendications 1 à 5, la première zone isolante et la deuxième zone isolante étant espacées, entre le premier bloc et le deuxième bloc, d'une distance constante égale à la dimension critique de la grille .
7. Dispositif microélectronique selon l'une des revendications 1 à 6, le premier matériau ou le deuxième matériau étant à base d'un semi-conducteur comportant un additif.
8. Procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation à partir d'un empilement (205) de couches minces sur un support (200-202), l'empilement comportant au moins deux couches successives (204i, 206i, 2042, 2O62) respectivement à base d'au moins un premier matériau, semi-conducteur, et d'au moins un deuxième matériau, semi-conducteur et différent du premier matériau semi-conducteur : d'au moins un premier bloc (210) destiné à former au moins une région de source de transistor, d'au moins un deuxième bloc destiné à former au moins une région de drain (230) de transistor, et d'au moins une structure (220, 220a, 220b) reliant le premier bloc et le deuxième bloc, b) formation, dans une région située entre le premier bloc et le deuxième bloc d' au moins un première zone isolante (237a) contre au moins un flanc du premier bloc et d'au moins une deuxième zone isolante (237b) contre au moins un flanc du deuxième bloc, et d'au moins une cavité (236, 536) entre la première zone isolante (237a) et la deuxième zone isolante (237b) , la cavité comportant ou formant au moins un motif (235a) de grille, c) retrait, dans la cavité, dudit deuxième matériau, sélectif vis-à-vis dudit premier matériau, d) dépôt dans la cavité d'au moins un diélectrique (242) de grille et d'au moins un matériau (246,248) de grille.
9. Procédé selon la revendication 8, dans lequel la cavité (536) comporte en outre au moins un motif de contact (235b) de grille de transistor.
10. Procédé selon la revendication 8, comprenant en outre après l'étape d) , la formation d'au moins un contact de grille de transistor par gravure dudit matériau (246,248) de grille.
11. Procédé selon l'une des revendications 8 à 10, la formation des zones isolantes à l'étape b) comprenant :
- le dépôt d'une couche à base d'un matériau diélectrique (234) sur le support (200),
- une exposition d'une partie de ladite couche de matériau diélectrique (234) à l'aide d'un faisceau d'électrons.
12. Procédé selon la revendication 11, ladite couche (234) de matériau diélectrique étant à base d'un diélectrique HSQ, la formation des zones isolantes comprenant en outre après ladite exposition : le retrait des zones du matériau diélectrique HSQ non exposées au faisceau d'électrons.
13. Procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation à partir d'un empilement (105,1005) de couches minces sur un support (100), l'empilement comportant au moins deux couches successives (1060, 104i, 106i, 1042, 1062) respectivement à base d' au moins un premier matériau, semi-conducteur, et d'au moins un deuxième matériau, différent du premier matériau, d'au moins un premier bloc (110) destiné à former au moins une région de source de transistor, et d'au moins un deuxième bloc destiné à former au moins une région de drain (130) de transistor, et d'au moins une structure (120) reliant le premier bloc et le deuxième bloc, b) formation sur l'empilement (105,1005), d'un masquage isolant (132,334,434) comprenant au moins une cavité (136,336,436), la cavité comportant au moins un motif (135a, 335a, 435a) de grille de transistor, c) retrait à travers la cavité (136,336,436) dudit deuxième matériau, sélectif vis-à-vis du premier matériau semi-conducteur, d) dépôt dans la cavité d'au moins un diélectrique de grille (142,342,442) et d'au moins un matériau de grille (146,148,346,348,446,448), e) retrait partiel du masquage isolant
(132,334,432,434), de manière à conserver au moins une première zone isolante (170a, 170b, 370a, 370b, 470a, 470b) issue du masquage, en contact avec le matériau de grille et avec au moins un flanc du premier bloc, ainsi qu'au moins une deuxième zone isolante (170b, 370b, 470b) issue du masquage, en contact avec le matériau de grille et avec au moins un flanc du deuxième bloc, le matériau de grille étant séparé au moins partiellement du premier bloc et du deuxième bloc par l'intermédiaire, respectivement de la première zone isolante et de la deuxième zone isolante.
14. Procédé selon la revendication 13, le retrait partiel à l'étape e) , comprenant une gravure partielle du masquage isolant (132,334,432,434), au- dessus du premier bloc, du deuxième bloc, ainsi que de la structure (120, 120a, 120b) reliant ledit premier bloc et ledit deuxième bloc.
15. Procédé selon la revendication 14, dans lequel l'étape b) de formation d'un masquage isolant
(432,434) doté d'au moins une cavité (436), comprend les étapes de :
- dépôt d'un premier matériau diélectrique,
- lithographie du premier matériau diélectrique à l'aide d'au moins un faisceau d'électrons, de manière à former au moins un motif de grille de transistor,
- formation d'un deuxième matériau, de part et d' autre du motif à base du premier matériau diélectrique, - retrait du motif à base du premier matériau diélectrique.
16. Procédé selon la revendication 15, ledit premier matériau diélectrique étant un matériau
HSQ.
17. Procédé selon l'une des revendications 8 à 16, ladite structure étant formée d'au moins deux blocs disjoints (120a, 120b) .
18. Procédé selon l'une des revendications 8 à 17, dans lequel le support comprend une couche diélectrique (102,202) sur laquelle ledit empilement (105,205) est formé le procédé comprenant en outre : après l'étape b) , et préalablement à l'étape d) , un retrait partiel, de la couche diélectrique (102,202) du support à travers la cavité.
19. Procédé selon l'une des revendications
8 à 18, l'empilement étant formé d'une alternance de couches (1O6O,1O6I,1O62) a base du deuxième matériau et de couches (104i,1042) à base du premier matériau.
20. Procédé selon l'une des revendications
8 à 19, l'empilement (1005) comprenant une couche (lO6o) à base du deuxième matériau en contact avec le support (100-102) .
21. Procédé selon l'une des revendications
8 à 20, l'étape d) comprenant le dépôt d'au moins une couche d'un premier matériau de grille (146,246,346,446) métallique sur le diélectrique (142,242,342,442) de grille, puis le remplissage de la cavité (136,336,436,236) par au moins un deuxième matériau de grille semi-conducteur (148,248,348,448).
22. Procédé selon l'une des revendications 8 à 21, le premier matériau ou le deuxième matériau étant à base d'un semi-conducteur comportant un additif.
23. Procédé selon l'une des revendications 8 à 22, la première zone isolante (237a, 170a, 370a, 470a) et la deuxième zone isolante (237b, 170b, 370b, 470b) étant séparées, entre le premier bloc (210) et le deuxième bloc (230) d'une distance constante égale à la dimension critique (di, cb) d'une grille destinée à être formée dans la cavité (136,236,336,436).
24. Procédé selon l'une des revendications
8 à 23, dans lequel les zones isolantes formées (237a, 237b, 170a, 170, 370a, 370b, 470a, 470b) reposent sur le support (100-102,200-202).
25. Procédé selon l'une des revendications
8 à 24, comprenant en outre, au moins une étape de dopage du premier bloc (110,210) et du deuxième bloc (130,230) .
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